CN1617353A - 半导体器件的制造方法 - Google Patents

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Abstract

针对对于具有高击穿电压场效应晶体管的半导体器件的扭结效应进行抑制或防止的目的，在高击穿电压pMIS的沟道区沿栅极宽度方向两端的每个沟槽型隔离部分与半导体衬底之间的边界区域中，在远离高击穿电压pMIS的每个具有场缓和功能的p－型半导体区的位置，设置具有与用作高击穿电压pMIS的源极和漏极的p+型半导体区相反的导电类型的n+型半导体区，从而不与p－型半导体区(特别是在漏极侧)相接触。n+型半导体区延伸到比沟槽型隔离部分更深的位置。

Description

半导体器件的制造方法
相关申请的交叉引用
本申请要求2003年11月14日申请的日本专利中请的2003-384654的优先权，将其内容作为参考引入本申请。
技术领域
本发明涉及半导体器件及其制造技术，而且特别地涉及具有高击穿电压场效应晶体管的半导体器件及其制造技术。
背景技术
在半导体器件中，最近已经采用了称作“STI(浅沟槽隔离)或SGI(浅凹槽隔离)”的有利于改善器件的集成度、例如减少隔离宽度的能力等的沟槽型隔离结构作为器件隔离结构。但是，当由沟槽型隔离部分限定器件尺寸小并且所加电压低的低击穿电压MIS·FET的沟道区时，除了正常的导通波形之外，还容易出现异常的扭结效应。扭结效应是当测量漏极电流与漏极电压的关系曲线时，在给定的电压值下漏极电流变为不规律的突起形状从而形成阶梯形波形的现象。已知在低击穿电压MIS·FET中出现扭结效应的主要原因是由下列事实引起的：从沟槽型隔离部分产生的机械应力集中在由半导体衬底的主表面与沟槽型隔离部分的每个侧面所构成的每个肩部上，并由此导致在肩部的硅的栅格常数发生变化，从而使在肩部的载流子的迁移率局部上升。
因此，在低击穿电压MIS·FET中出现扭结效应的原因是由在隔离部分的每个侧壁处半导体衬底的每个肩部的形状陡峭而引起的。因此，肩部的倒角成为解决扭结效应的主要手段。
作为除上述之外的解决低击穿电压MIS·FET扭结效应的手段，例如，在专利文献1(日本待审专利公开Hei9(1997)-237829)中已经公开了这样一种技术，其中在沟槽型隔离部分中的一个与半导体衬底之间的边界部分中还提供相同导电类型的高浓度杂质区。
例如，专利文献2(日本待审专利公开2001-144189)已经公开了这样一种技术，其中在由沟槽器件隔离区分隔或布局的低击穿电压MOSFET中，其沟道区的中间部分由低阈值电压的p-型沟道区构成，并且在沟道区和沟槽器件隔离区之间的边界附近的两端部分分别由高阈值电压的p+型沟道区构成。
例如，专利文献3(日本待审专利公开Hei10(1998)-65153)已经公开了这样一种技术，其中在由与沟道区具有相同导电类型的沟槽型器件隔离膜限定的有源区的外围部分，提供浓度高于沟道区的杂质层，从而使其比低击穿电压MIS·FET的源极/漏极结浅。
例如，专利文献4(日本待审专利公开2001-160623)已经公开了这样一种技术，其中在由用沟槽器件隔离方法形成的器件隔离膜限定的有源区中形成低击穿电压MOSFET，并且将在MOSFET栅电极下面的有源区的沟道边缘置于用于注入高浓度杂质离子以形成源极/漏极区的区域之外，从而扭转除操作部分之外的沟道边缘，用来防止扭结效应。
还提出了针对扭结效应的其它解决方法，例如，在相对于n沟道型MOS·FET中的与沟槽型隔离部分接触的半导体衬底的每个边缘部分中离子注入氮，形成SiN区，从而防止在边缘部分硼的浓度降低，并且降低由于扭结效应引起的漏电流的方法；加厚在每个沟槽型隔离部分附近的氧化膜从而改善扭结效应的方法等；等。
发明内容
另一方面，本发明人最新发现的问题在于，虽然甚至在高击穿电压MIS·FET中也会出现扭结效应，但是其中扭结效应产生的原因与在低击穿电压MIS·FET中扭结效应产生的原因不同，并且在高击穿电压MIS·FET中，仅仅在半导体衬底的肩部形成倒角不能完全抑制扭结效应。因此，如稍后所介绍的，重要的问题是如何在高击穿电压MIS·FET中抑制扭结效应。
本发明的一个目的是提供一种能够抑制或防止在高击穿电压场效应晶体管中出现的扭结效应的技术。
通过本说明书和附图的介绍，本发明的上述和其它目的以及新颖特征将变得明显。
在本申请中公开的本发明的典型实施例的概述简要说明如下。
根据本发明，如在栅极宽度方向看到的，在高击穿电压场效应晶体管两端的隔离部分与半导体衬底之间的边界区域中，设置一个杂质浓度高于沟道区的区域，该区域是导电类型与高击穿电压场效应晶体管的漏极半导体区的导电类型相反的半导体区。杂质浓度高的区域离开高击穿电压场效应晶体管的漏极半导体区设置。
在本申请中公开的本发明的典型实施例的有利效果简要说明如下：
有可能抑制或防止在高击穿电压场效应晶体管中出现的扭结效应。还有可能改善具有高击穿电压场效应晶体管的半导体器件的特性。
附图说明
图1示出了本发明第一实施例所示的半导体器件的高击穿电压场效应晶体管的局部平面图；
图2是与图1相同位置的平面图，并且是特别示出了高击穿电压场效应晶体管的场缓和(field relaxing)半导体区域与其主要部分的半导体区域之间的布局关系的局部平面图；
图3是与图1相同位置的平面图，并且是特别示出了高击穿电压场效应晶体管的栅电极、其有源区及其主要部分的半导体区域之间的布局关系的局部平面图；
图4是与图1相同位置的平面图，并且特别示出了隔离区和有源区的局部平面图；
图5是沿图1到图4的线X1-X1的剖面图；
图6是沿图1到图4的线X2-X2的剖面图；
图7是沿图1到图4的线Y1-Y1的剖面图；
图8示出了采用高击穿电压场效应晶体管的电路的一个例子的电路图；
图9示出了采用高击穿电压场效应晶体管的电路的另一个例子的电路图；
图10示出了本发明第二实施例所示的半导体器件的高击穿电压场效应晶体管的一个例子的局部平面图；
图11是与图10相同位置的平面图，并且是特别示出了具有高击穿电压场效应晶体管的场缓和功能的半导体区域、用作源极的p+型半导体区域与其n+型半导体区域之间的布局关系的局部平面图；
图12是与图10相同位置的平面图，并且是特别示出了高击穿电压场效应晶体管的栅电极、其有源区及其n+型半导体区域之间的布局关系的局部平面图；
图13是与图10相同位置的平面图，并且是特别说明了隔离区和有源区的局部平面图；
图14是沿图10到图13的线X3-X3的剖面图；
图15是沿图10到图13的线X4-X4的剖面图；
图16示出了在本发明第三实施例所示的半导体器件的制造工艺中高击穿电压场效应晶体管的第一形成区的局部剖面图；
图17示出了在与图16相同的制造工艺中半导体器件的高击穿电压场效应晶体管的第二形成区的局部剖面图；
图18示出了在与图16相同的制造工艺中半导体器件的低击穿电压场效应晶体管的形成区的局部剖面图；
图19是图16到图18的局部放大剖面图；
图20是继图16到图19之后的局部剖面图，示出了在半导体器件的制造工艺中高击穿电压场效应晶体管的第一形成区；
图21示出了在与图20相同的制造工艺中半导体器件的高击穿电压场效应晶体管的第二形成区的局部剖面图；
图22示出了在与图20相同的制造工艺中半导体器件的低击穿电压场效应晶体管的形成区的局部剖面图；
图23是图20到图22的局部放大剖面图；
图24是继图20到图22之后的局部剖面图，示出了在半导体器件的制造工艺中高击穿电压场效应晶体管的第一形成区；
图25示出了在与图24相同的制造工艺中半导体器件的高击穿电压场效应晶体管的第二形成区的局部剖面图；
图26示出了在与图24相同的制造工艺中半导体器件的低击穿电压场效应晶体管的形成区的局部剖面图；
图27是图24到图26的局部放大剖面图；
图28是继图23到图27之后的局部剖面图，示出了在半导体器件的制造工艺中高击穿电压场效应晶体管的第一形成区；
图29示出了在与图28相同的制造工艺中半导体器件的高击穿电压场效应晶体管的第二形成区的局部剖面图；
图30示出了在与图28相同的制造工艺中半导体器件的低击穿电压场效应晶体管的形成区的局部剖面图；
图31是继图28到图30之后的局部剖面图，示出了在半导体器件的制造工艺中高击穿电压场效应晶体管的第一形成区；
图32示出了在与图31相同的制造工艺中半导体器件的高击穿电压场效应晶体管的第二形成区的局部剖面图；
图33示出了在与图31相同的制造工艺中半导体器件的低击穿电压场效应晶体管的形成区的局部剖面图；
图34是继图31到图33之后的局部剖面图，示出了在半导体器件的制造工艺中高击穿电压场效应晶体管的第一形成区；
图35示出了在与图34相同的制造工艺中半导体器件的高击穿电压场效应晶体管的第二形成区的局部剖面图；
图36示出了在与图34相同的制造工艺中半导体器件的低击穿电压场效应晶体管的形成区的局部剖面图；
图37是继图34到图36之后的局部剖面图，示出了在半导体器件的制造工艺中高击穿电压场效应晶体管的第一形成区；
图38示出了在与图37相同的制造工艺中半导体器件的高击穿电压场效应晶体管的第二形成区的局部剖面图；
图39示出了在与图37相同的制造工艺中半导体器件的低击穿电压场效应晶体管的形成区的局部剖面图；
图40是继图37到图39之后的局部剖面图，示出了在半导体器件的制造工艺中高击穿电压场效应晶体管的第一形成区；
图41示出了在与图40相同的制造工艺中半导体器件的高击穿电压场效应晶体管的第二形成区的局部剖面图；
图42示出了在与图40相同的制造工艺中半导体器件的低击穿电压场效应晶体管的形成区的局部剖面图；
图43是继图40到图42之后的局部剖面图，示出了在半导体器件的制造工艺中高击穿电压场效应晶体管的第一形成区；
图44示出了在与图43相同的制造工艺中半导体器件的高击穿电压场效应晶体管的第二形成区的局部剖面图；
图45示出了在与图43相同的制造工艺中半导体器件的低击穿电压场效应晶体管的形成区的局部剖面图；
图46是继图43到图45之后的局部剖面图，示出了在半导体器件的制造工艺中高击穿电压场效应晶体管的第一形成区；
图47示出了在与图46相同的制造工艺中半导体器件的高击穿电压场效应晶体管的第二形成区的局部剖面图；
图48示出了在与图46相同的制造工艺中半导体器件的低击穿电压场效应晶体管的形成区的局部剖面图；
图49是继图46到图48之后的局部剖面图，示出了在半导体器件的制造工艺中高击穿电压场效应晶体管的第一形成区；
图50示出了在与图49相同的制造工艺中半导体器件的高击穿电压场效应晶体管的第二形成区的局部剖面图；
图51示出了在与图49相同的制造工艺中半导体器件的低击穿电压场效应晶体管的形成区的局部剖面图；
图52是继图49到图51之后的局部剖面图，示出了在半导体器件的制造工艺中高击穿电压场效应晶体管的第一形成区；
图53示出了在与图52相同的制造工艺中半导体器件的高击穿电压场效应晶体管的第二形成区的局部剖面图；
图54示出了在与图52相同的制造工艺中半导体器件的低击穿电压场效应晶体管的形成区的局部剖面图；
图55是继图52到图54之后的局部剖面图，示出了在半导体器件的制造工艺中高击穿电压场效应晶体管的第一形成区；
图56示出了在与图55相同的制造工艺中半导体器件的高击穿电压场效应晶体管的第二形成区的局部剖面图；
图57示出了在与图55相同的制造工艺中半导体器件的低击穿电压场效应晶体管的形成区的局部剖面图；
图58是继图55到图57之后的局部剖面图，示出了在半导体器件的制造工艺中高击穿电压场效应晶体管的第一形成区；
图59示出了在与图58相同的制造工艺中半导体器件的高击穿电压场效应晶体管的第二形成区的局部剖面图；
图60示出了在与图58相同的制造工艺中半导体器件的低击穿电压场效应晶体管的形成区的局部剖面图；
图61是继图58到图60之后的局部剖面图，示出了在半导体器件的制造工艺中高击穿电压场效应晶体管的第一形成区；
图62示出了在与图61相同的制造工艺中半导体器件的高击穿电压场效应晶体管的第二形成区的局部剖面图；
图63示出了在与图61相同的制造工艺中半导体器件的低击穿电压场效应晶体管的形成区的局部剖面图；
图64示出了在本发明第四实施例所示的半导体器件的高击穿电压场效应晶体管的一个例子的局部剖面图；
图65是与图64相同位置的平面图，并且是特别示出了在具有高击穿电压场效应晶体管的场缓和功能的p-型半导体区与其相反掺杂区之间的布局关系的局部平面图；
图66是与图64相同位置的平面图，并且是特别示出了高击穿电压场效应晶体管的各个半导体区的样式的局部平面图；
图67是与图64相同位置的平面图，并且是示出了在有源区中半导体区的样式的局部平面图；
图68是沿图64到图67的线X5-X5的剖面图；
图69是沿图64到图67的线X6-X6的剖面图；
图70是沿图64到图67的线Y4-Y4的剖面图；
图71示出了以多种形式排列如图64所示的高击穿电压场效应晶体管的一个例子的局部平面图；
图72示出了本发明第五实施例所示的半导体器件的高击穿电压场效应晶体管的一个例子的局部剖面图；
图73是与图72相同位置的平面图，并且是特别示出了在具有高击穿电压场效应晶体管的场缓和功能的p-型半导体区与其相反掺杂区之间的布局关系的局部平面图；
图74是与图72相同位置的平面图，并且是特别示出了高击穿电压场效应晶体管的各个半导体区的样式的局部平面图；
图75是与图72相同位置的平面图，并且是特别示出了在有源区中半导体区的样式的局部平面图；
图76是沿图72到图75的线X7-X7的剖面图；
图77是沿图72到图75的线X8-X8的剖面图；
图78示出了在本发明第六实施例所示的半导体器件的制造工艺中高击穿电压场效应晶体管的第三形成区的局部剖面图；
图79示出了在与图78相同的制造工艺中半导体器件的高击穿电压场效应晶体管的第四形成区的局部剖面图；
图80示出了在与图78相同的制造工艺中半导体器件的低击穿电压场效应晶体管的形成区的局部剖面图；
图81是继图78到图80之后的局部剖面图，示出了在半导体器件的制造工艺中高击穿电压场效应晶体管的第三形成区；
图82示出了在与图81相同的制造工艺中半导体器件的高击穿电压场效应晶体管的第四形成区的局部剖面图；
图83示出了在与图81相同的制造工艺中半导体器件的低击穿电压场效应晶体管的形成区的局部剖面图；
图84是继图81到图83之后的局部剖面图，示出了在半导体器件的制造工艺中高击穿电压场效应晶体管的第三形成区；
图85示出了在与图84相同的制造工艺中半导体器件的高击穿电压场效应晶体管的第四形成区的局部剖面图；
图86示出了在与图84相同的制造工艺中半导体器件的低击穿电压场效应晶体管的形成区的局部剖面图；
图87是继图84到图86之后的局部剖面图，包括在半导体器件的制造工艺中高击穿电压场效应晶体管的第三形成区中对应于图64到图67的线X5-X5中每一个的部分；
图88是在与图87相同的制造工艺中包括对应于图64到图67的线X6-X6中每一个的部分的剖面图；
图89是在与图87相同的制造工艺中包括对应于图72到图75的线X7-X7中每一个的部分的剖面图；
图90是在与图87相同的制造工艺中包括对应于图72到图75的线X8-X8中每一个的部分的剖面图；
图91是在与图87相同的制造工艺中包括对应于图64到图67的线Y4-Y4中每一个或图72到图75的线Y5-Y5中每一个的剖面图；
图92示出了在与图87相同的制造工艺中半导体器件的低击穿电压场效应晶体管的形成区的局部剖面图；
图93是继图87到图92之后的局部剖面图，包括在半导体器件的制造工艺中高击穿电压场效应晶体管的第三形成区中对应于图64到图67的线X5-X5中每一个的部分；
图94是在与图93相同的制造工艺中包括对应于图64到图67的线X6-X6中每一个的部分的剖面图；
图95是在与图93相同的制造工艺中包括对应于图72到图75的线X7-X7中每一个的部分的剖面图；
图96是在与图93相同的制造工艺中包括对应于图72到图75的线X8-X8中每一个的部分的剖面图；
图97是在与图93相同的制造工艺中对应于图64到图67的线Y4-Y4中每一个或图72到图75的线Y5-Y5中每一个的部分的剖面图；
图98示出了在与图93相同的制造工艺中半导体器件的低击穿电压场效应晶体管的形成区的局部剖面图；
图99是继图93到图99之后的局部剖面图，包括在半导体器件的制造工艺中高击穿电压场效应晶体管的第三形成区中对应于图64到图67的线X5-X5中每一个的部分；
图100示出了在与图99相同的制造工艺中半导体器件的高击穿电压场效应晶体管的第四形成区的局部剖面图；
图101示出了在与图99相同的制造工艺中半导体器件的低击穿电压场效应晶体管的形成区的局部剖面图；
图102是一个剖面图，示出了本发明第七实施例所示的半导体器件的高击穿电压场效应晶体管的一个例子，并且示出了对应于图64到图67的线X5-X5中每一个的部分；
图103是一个剖面图，示出了在图102中所示的高击穿电压场效应晶体管，并且示出了对应于图64到图67的线X6-X6中每一个的部分；
图104是一个剖面图，示出了在图102中所示的高击穿电压场效应晶体管，并且示出了对应于图64到图67的线Y4-Y4中每一个的部分；
图105是一个剖面图，示出了本发明第八实施例所示的半导体器件的高击穿电压场效应晶体管的一个例子，并且示出了对应于图72到图75的线X7-X7中每一个的部分；
图106是一个剖面图，示出了在图105中所示的高击穿电压场效应晶体管，并且示出了对应于图72到图75的线X8-X8中每一个的部分；
图107示出了在高击穿电压场效应晶体管中产生的扭结波形的波形图；
图108用来说明在图107中所示的扭结波形。
图109示出了没有针对扭结效应的对抗措施的高击穿电压场效应晶体管的局部平面图；
图110是沿图109的线Y50-Y50的剖面图；以及
图111示出了以多种形式排列本发明第一实施例所示的半导体器件的如图1中的高击穿电压场效应晶体管的一个例子的局部平面图。
具体实施方式
在随后的实施例中，为了方便起见，只要情况需要，就将它们分为多个部分或实施例进行介绍。但是，除非特别说明，否则它们是彼此相关的。其中的一个和其它的一些或全部的修改、细节和补充说明有关。当在随后的实施例中涉及元件等的数目(包括件数、数值、数量、范围等)时，其数目并不限于特定的数，并且可以大于或小于或等于特定的数，除非特别指明并且在原理上明确限定为特定的数。同时也不用声明，在随后的实施例中采用的组成部分(包括元件或要素步骤等)并不总是必要的，除非特别指明并且在原理上认为是确定必须的。同样，当在随后的实施例中涉及组成部分等的形状、位置关系等时，它们将包括与这些形状等基本类似或相同的形状，除非特别指明并且在原理上认为不必这样，等等。这同样适用于上述数值和范围。在用来介绍实施例的所有附图中对具有相同功能的每一个部分分别给予相同的参考数字，并且省略其各自的介绍。在随后的实施例中，将对应于场效应晶体管的MIS·FET(金属绝缘体半导体·场效应晶体管)简称为“MIS”，分别将n沟道型MIS简称为“nMIS”，将p沟道型MIS简称为“pMIS”。下面将根据附图详细介绍本发明的优选实施例。上面提到的MIS中，用相对较高电压驱动的MIS称作“高击穿电压MIS”，用相对较低电压驱动的MIS称作“低击穿电压MIS”。高击穿电压MIS对应于通过在其漏极区施加例如大约40V的电势而工作的MIS，并且被设置为能够实现100V击穿电压的结构。低击穿电压MIS对应于通过在其漏极区施加例如大约1.5V的电势而工作的MIS。
首先介绍本发明人最新发现的在高击穿电压MIS中出现的扭结效应。虽然在高击穿电压MIS中出现扭结效应，但是这种扭结效应的原因不同于在低击穿电压MIS中产生扭结效应的原因。本发明人发现的问题在于：在高击穿电压MIS的情况下，仅仅在半导体衬底的肩部形成倒角不能完全抑制扭结效应。
图107示出了高击穿电压MIS的漏极电流ID相对于栅极电压VG的实际测量波形的一个例子。图108示出了用于说明在图107中所示的测量波形的图。在图108中的实线A表示高击穿电压MIS的沟道电流，虚线B表示从高击穿电压MIS的纵向方向(栅极宽度方向)看高击穿电压MIS的沟道区两端的边缘电流。特别是当如上所述形成沟槽型隔离部分时，由于应力和杂质浓度的降低，小的漏电流(μA或更大)在其两端沿在两端的其有源区与隔离部分之间的边界流过沟道区的两个纵向端，从而引起扭结效应。仅仅在半导体衬底的肩部形成倒角不能完全抑制在高击穿电压MIS的扭结效应的原因在于：在高击穿电压MIS的扭结效应是由于高击穿电压MIS的特殊结构而产生的，并且其产生原因不同于低击穿电压MIS的扭结效应产生的原因。
第一个原因如下：高击穿电压MIS的栅极绝缘膜的厚度必须设置得比低击穿电压MIS的栅极绝缘膜厚度更厚，以保证栅极击穿电压。但是，即使在如此厚的栅极绝缘膜的情况下，也必须将阈值电压降低以便正常工作。为此目的，沟道区的杂质浓度(形成与漏极区的导电类型相反的杂质浓度)必须设置得较低。因此，容易出现扭结效应。
用图109和图110说明第二个原因。图109示出了没有采取任何抗扭结措施的高击穿电压MIS50的一个例子的平面图，并且图110是沿图109的线Y50-Y50的剖面图。符号V0表示其每个具有高击穿电压MIS50的场缓和功能的半导体区，符号S0表示源极区，符号D0表示漏极区。如在纵向方向(栅极宽度方向)看到的，扭结效应容易出现在沟道区两端的区域C中。这是由于以下原因产生的：由于湿蚀刻处理等，如在半导体衬底52的上表面看到的，沟槽型隔离部分51的上表面可能会凹进去。但是，在这种情况下，栅电极53的两端与在沟槽型隔离部分51侧壁的半导体衬底52部分之间的距离E变短，结果使由栅电极53产生的电场施加到在沟槽型隔离部分51侧壁的半导体衬底52部分，从而引导在半导体衬底52部分的载流子，由此甚至在沟槽型隔离部分51侧壁的半导体衬底52部分也形成沟道。但是，由于在高击穿电压MIS中，深阱54的杂质浓度剖面随着从半导体衬底52的主表面能深度逐渐增加而逐渐降低，所以在沟槽型隔离部分51侧壁的半导体衬底52部分的阈值电压变得比半导体衬底52的主表面的阈值电压更低。由于在沟槽型隔离部分51侧壁的半导体衬底52部分的沟道宽度较窄，所以饱和电流也很少降低，并且认为该电流是流过两种类型MIS(半导体衬底52的主表面部分和侧壁部分)的电流之和，由此产生阶梯形扭结波形。
如在专利文献1到3中的每个所介绍的，已知如在栅极宽度方向看到的，在两端提供高浓度区从而抑制或防止低击穿电压MIS的扭结效应的方法。但是，如上所述，由于高击穿电压MIS与低击穿电压MIS的结构不同，并且由于结构引起的扭结效应的原因不同，所以在栅极宽度方向的两端形成高浓度区的技术不能简单地按其原样应用于高击穿电压MIS。这是由于，在专利文献1和2中介绍的技术中提供高浓度区以便接触源极和漏极，例如，如果将其按原样应用到高击穿电压MIS中，则会出现类似于不能保证高击穿电压MIS所必需的漏极击穿电压等故障。
第一优选实施例
图1示出了根据本发明第一实施例的高击穿电压pMISQHp1的一个例子的局部平面图，图2是与图1相同位置的平面图，并特别示出了高击穿电压pMISQHp1的具有场缓和功能的p-型半导体区PV1与其n+型半导体区NVk之间的布局关系的局部平面图，图3是与图1相同位置的平面图，并特别示出了高击穿电压pMISQHp1的栅电极HG、其有源区L以及其n+型半导体区NVk之间的布局关系的平面图，图4是与图1相同位置的平面图，并特别示出了隔离区和有源区L的局部平面图，图5是沿图1到图4的线X1-X1的剖面图，图6是沿图1到图4的线X2-X2的剖面图，图7是沿图1到图4的线Y1-Y1的剖面图。顺便提及，虽然在这里对本发明用于高击穿电压pMIS的情况进行了介绍，但是通过以相反方式设置p和n导电类型，本发明也可用于高击穿电压nMIS。虽然图4是平面图，但是隔离区以阴影形式给出，以便容易看懂该图。第一方向X对应于在每幅图中从一端向另一端看的横向方向，并且表示栅电极HG的栅极长度方向(沟道长度方向)或横向方向。第二方向Y对应于垂直于第一方向X的方向。此外，第二方向Y表示在向上和向下方向看的垂直方向，并且表示栅电极HG的栅极宽度方向或纵向方向。
例如，根据本实施例的半导体器件的高击穿电压pMIS(第一、第五和第六高击穿电压场效应晶体管)QHp1应用于液晶显示器的驱动电路、用于执行大电流控制的电动机控制驱动电路等。在高电位侧的电源电压大约为40V，在低电位(参考电位)侧的电源电压例如为1.5(零)V，并且将其设置为能够实现例如100V击穿电压的结构。
半导体衬底(下文中简称为“衬底”)1S包括例如p型硅(Si)单晶。高击穿电压pMISQHp1设置在其主表面(器件形成表面)的上方。在平面和剖面底部上的深n型阱(第三、第七和第八半导体区)DNW和与其电连接的平面框形n+型阱NW1围绕高击穿电压pMISQHp1。因此，高击穿电压pMISQHp1与衬底1电隔离。将例如磷(P)等杂质引入到深n型阱DNW和n+型阱NW1中。但是，将n+型阱NW1的杂质浓度设置为高于深n型阱DNW的杂质浓度。在n+型阱NW1的上方形成杂质浓度更高的n+型半导体区N1，以便与相应于布线层的金属布线欧姆接触。在n+型半导体区N1的上表面的上方形成例如硅化钴(CoSi2等)等硅化物层2。对于硅化物层2，各种硅化物层、例如硅化钛(TiSi2)、硅化铂(PtSi2)、硅化镍(NiSi2)或硅化钨(WSi2)等，可以用来代替硅化钴。
如图4所示，在衬底1S的主表面的上方形成称作例如“STI(浅沟槽隔离)或SGI(浅凹槽隔离)”的沟槽型隔离部分3，作为器件隔离区。由此，限定了有源区L(L1到L4)。在图4中，阴影所给出的区域对应于在其中形成隔离部分3的区域。通过在衬底1的主表面中所限定的相应沟槽中嵌入例如二氧化硅等(SiO2等)绝缘膜，来形成沟槽型隔离部分3。
如在图5到图7中所示，形成与隔离部分3的上部相接触的衬底1S的肩部(由衬底1S的主表面与隔离部分3的上侧表面形成的角部)，以便呈现出倒角。已知由于当隔离部分3被构造为沟槽型结构时机械应力集中在衬底1S的肩部，所以在肩部的硅的晶格常数发生变化，并且在肩部载流子的迁移率上升，从而容易出现扭结效应。因此，由于在衬底1S的肩部形成倒角能够缓和加在肩部的机械应力，所以可以抑制在高击穿电压pMISQHp1中出现扭结效应。但是，仅仅通过上述结构不能充分抑制高击穿电压pMISQHp1中的扭结效应。顺便提及，隔离部分3的沟槽的底部终止于比深n型阱DNW浅的位置。
在由该隔离部分3限定的有源区L中，以平面带形形状形成的中央有源区L是包括在其中形成高击穿电压pMISQHp1的沟道的区域(沟道区)。深n型阱DNW设置在有源区L1的沟道区中。即在非操作时，将沟道区设置为n型通过控制在有源区L1的沟道区中的深n型阱DNW的杂质浓度和引入其中的杂质的浓度，来确定高击穿电压pMISQHp1的阈值电压。
用作高击穿电压pMISQHp1的源极和漏极的p+型半导体区(第一、第十一和第十二半导体区)P1和P1分别设置在位于中间有源区L1两侧的有源区L2和L3中。虽然，由于在中间有源区L1与左右有源区L2和L3之间存在隔离部分3，使用作源极和漏极的p+型半导体区P1和P1与中间有源区L1的沟道区相隔离，但是它们通过包括p+型半导体区P1和P1的、具有缓和功能的p-型半导体区(第二半导体区)PV1和PV1电连接到沟道区。
在p-型半导体区PV1和PV1中，如在在该平面中看到的，沿第一方向X延伸的一端，分别以对应于沟道区的深n型阱DNW保留在p-型半导体区PV1和PV1之间的方式，穿过在有源区L1与有源区L2和L3之间的隔离部分3向有源区L1(即，在栅电极HG的下方)突出预定的长度。另一方面，p-型半导体区PV1和PV1在第一方向X的另一端及其在第二方向Y中的两端，分别在不与n+型阱NW1接触的位置终止。虽然如在剖面中看到的，p-型半导体区PV1和PV1的底部延伸到其比隔离部分3要深的相应位置，但是它们分别在比深n型阱DNW浅的位置终止。通过采用这种结构，可以保证高击穿电压pMISQHp1的漏极击穿电压。
虽然将例如硼(B)等杂质引入到作为源极和漏极的p+型半导体区P1和P1以及p-型半导体区PV1和PV1中，但是将p+型半导体区P1和P1的杂质浓度设置为高于p-型半导体区PV1和PV1的杂质浓度，以便提供与金属布线的欧姆接触。在作为源极和漏极的p+型半导体区P1和P1的上表面上形成硅化物层2。
高击穿电压pMISQHp1的栅电极HG设置在中间有源区L1的上方，从而覆盖有源区L1的整个区域。在第二方向Y(栅极宽度方向)上，栅电极HG的两端的一部分在平面基底上延伸到与n+型阱NW1部分重叠的位置。由此，有可能抑制或防止在与栅电极HG相对的深n型阱DNW的表面中出现寄生MIS，而不降低高击穿电压pMISQHp1的击穿电压。栅电极HG由导电膜形成例如用磷(P)等掺杂得到的低阻抗多晶硅等。在其上表面的上方形成硅化物层2。虽然在本实施例中概略地显示出硅化物层2，但是本实施例并不一定要求形成硅化物层2。例如，栅电极HG可以仅由用磷等掺杂的低阻抗多晶硅形成。
在栅电极HG的侧表面的上方形成由例如二氧化硅构成的侧壁5，作为绝缘膜。在栅电极HG与衬底1S的主表面之间形成栅极绝缘膜6。栅极绝缘膜6由在衬底1S的主表面的上方通过例如热氧化方法等形成的包括二氧化硅等的绝缘膜6a、以及通过化学汽相淀积(CVD，例如，低压CVD方法)方法淀积的包括二氧化硅等的绝缘膜6b的叠层膜形成。如在平面中看到的栅极绝缘膜6的，通过CVD方法形成的绝缘膜6b，是以其外围稍稍从栅电极HG的外围突出的方式形成的。
n+型半导体区N1设置在以平面框形形状形成的最外围有源区L4中。顺便提及，在实际的半导体器件中，有源区L4、n+型半导体区N1和n+型阱NW1通常围绕多个高击穿电压MIS为了简化说明，示出了它们围绕一个高击穿电压pMISQHp1的方式。
另一方面，当上述使用如上高击穿电压MIS时，仅通过在与隔离部分3的上部接触的衬底1S的肩部(由衬底1S的主表面与隔离部分3的上侧表面形成的角部)形成倒角的技术不能完全抑制扭结效应，该技术作为抑制低击穿电压MIS的扭结效应的对抗措施进行了介绍。因此，在本实施例中，如图1到图5和图7所示，在高击穿电压pMISQHp1的沟道区第二方向Y上两端的沟槽型隔离部分3与衬底1S之间的边界区中，在中间有源区L1的沿第二方向Y的两端，局部形成导电类型与作为源极和漏极的p+型半导体区P1和P1相反的n+型半导体区(第四、第十三和第十四半导体区)NVk。由此，可以将在第二方向Y中沟道区两端(即，侧壁部分)的阈值电压设为高于沟道区中间部分(即，主表面部分)的阈值电压。即，如在第二方向Y看到的，在沟道区的中间部分MIS容易工作，而在沟道区的两端MIS难以工作。因此，即使隔离部分3的上表面凹入，也可以抑制或防止扭结效应的出现。由此，有可能改善高击穿电压MIS的特性。顺便提及，虽然这里阈值电压表示为高，但是因为这里用高击穿电压pMIS作为例子进行说明，所以从源极电位(例如，0V)看，为负的一侧表示为高。
根据本实施例，作为针对低击穿电压MIS的扭结效应的对抗措施的在沟道宽度方向(第二方向Y)的两端形成高浓度区的技术，不能按原样用在高击穿电压MIS中。即，这所造成的问题在于：如果类似于本实施例的高击穿电压MIS按原样采取针对低击穿电压MIS的扭结效应的对抗措施，并且n+型半导体区NVk与p-型半导体区PV1和PV1互相接触，则高浓度区会互相接触，从而不能保证高击穿电压MIS所必需的漏极击穿电压。由于特别是在所需漏极击穿电压为高的情况下，必须降低在沟道宽度方向两端的杂质浓度，所以不能简单地设置n+型半导体区NVk。因此，在本实施例中，将用作抗扭结措施的n+型半导体区NVk设置在远离p-型半导体区PV1和PV1的位置，从而不与具有场缓和功能的p-型半导体区PV1和PV1(特别是漏极侧)进行接触。因此，有可能防止高击穿电压pMISQHp1的漏极击穿电压的下降。由此，根据本实施例，扭结效应的抑制或防止与漏极击穿电压的保证可以兼得。
设置用作抗扭结措施的n+型半导体区NVk，从而跨过有源区L1和隔离部分3。将每个n+型半导体区NVk的n型杂质的浓度设置为高于沟道区的深n型阱DNW的n型杂质的浓度。如在剖面中所看到的，n+型半导体区NVk从衬底1S的主表面延伸到比隔离部分3的底部更深的位置，并且大致达到与p+型半导体区P1和P1的底部相同的深度。但是，n+型半导体区NVk在比深n型阱DNW浅的位置终止。以此方式形成到比隔离部分3更深的位置的用作抗扭结措施的n+型半导体区NVk，使得有可能增强抑制或防止扭结效应出现的能力。即，由于能够使在与隔离部分3的相应上部相接触的衬底1S的肩部的阀值或电压变高，所以可以抑制扭结效应的出现。
当作为源极和漏极的p+型半导体区P1和P1中的作为源极的p+型半导体区P1的电位总是使用与n型阱DNW的电位相同的电位时，用作抗扭结措施的n+型半导体区NVk可以与作为源极的p+型半导体区P1相接触。由此，由于可以增加用于对准用作抗扭结措施的n+型半导体区NVk的容差，所以容易进行布局。
接着，图8和图9分别示出了采用高击穿电压MIS的电路的例子。图8和图9示出了具有使用高击穿电压MIS的差分电路的恒流电路。图8示出了大量用在模拟电路中的恒流源推动电路。作为一个例子，图8示出了这样一种情形，其中恒流源推动电路包括多个利用栅电极和在高电位侧共用的源极或电源电位Vcc的高击穿电压pMISQHn。即，电源电位Vcc加在高击穿电压pMISQHn的漏极区。图9还示出了在模拟电路中频繁使用的恒流源拉动(pull-in)电路。作为一个例子，图9示出了这样一种情形，其中恒流源拉动电路由多个利用栅电极和在基准电位侧共用的源极或电源电位GND的高击穿电压pMISQHp构成。即，电源电位Vcc加在高击穿电压pMISQHp的栅电极和漏极区。例如，在高电位侧的电源电位Vcc的范围从大约20V到100V，而在基准电位侧的电源电位GND为0(零)V。在图8和9中的符号R1和R2分别表示电阻。特别是在这些电路中扭结效应成为难题。这是由于，假设在这些电路中没有采取针对扭结效应的对抗措施，则即使试图根据高击穿电压MIS的尺寸(沟道长度和沟道宽度)设计预定的电流值，但是由于在沟道宽度方向的两端(隔离部分3的侧壁部分)流过的电流，实际电流值也会偏离设计值。相反，由于在本实施例中可以抑制或防止扭结效应，因此可以减小与每个电路的预定电流值相对应的设计值和实际测量值之间的误差。因此，能够改善这些电路的特性。
接着，图111示出了局部平面图的一个例子，其中排列了多个高击穿电压pMISQHp3。高击穿电压pMISQHp3以其沟道方向(电流流动方向)沿第一方向X延伸的状态彼此相邻设置。将高击穿电压pMISQHp3彼此相邻设置，从而共享作为源极和漏极的p+型半导体区P1和P2。然后，设置n+型半导体区N1和n型阱NW1，从而围绕一组多个高击穿电压pMISQHp3。
由于在本实施例中提供n+型半导体区NVk1，所以甚至在通过小型化或缩小比例来减小高击穿电压pMISQHp3的情况下，也可以抑制或防止扭结效应。因此，在减小高击穿电压pMISQHp3的尺寸方面中是有效的。由此，由于即使假设每个高击穿电压pMISQHp3的尺寸减小量很小，也能够整体上大幅度地减小尺寸，所以可以大大减小具有高击穿电压pMISQHp3的半导体芯片的尺寸。
第二优选实施例
虽然第一实施例已经说明了源极和漏极能够保证源极和漏极与阱之间的击穿电压的结构，但是第二实施例将说明在源极和阱之间不要求大击穿电压的高击穿电压MIS的一个例子。即，由于在nMIS的情况下在p型阱连接到公共GND(在pMIS的情况下n型阱连接到公共Vcc)的这种电路中源极电位不同于p型阱的电位，所以需要反向偏置击穿电压来保证源极和阱之间的击穿电压。因此，将源极侧设置为与漏极侧相同的结构。即，例如，在nMIS的情况下，由于大约-16.5V的电压加在p型阱上作为反向偏置击穿电压，并且大约1.5V的电压加在nMIS的源极，所以将源极侧设置为与漏极侧相同的结构，来保证源极和阱之间的击穿电压。由此，构成能够保证40V或更高击穿电压的结构。此时，低击穿电压MIS采取这样一种结构，其中可以保证在低击穿电压MIS的源极和阱之间的击穿电压大约为10V。即，形成高击穿电压MIS的源极和阱之间的击穿电压，以便大于低击穿电压MIS的源极和阱之间的击穿电压。作为这种电路，例如，可以例举出输出电路、升压电路等。但是，在源极和阱之间不存在电位差的这种电路不需要用于保证源极和阱之间的击穿电压的反向偏置击穿电压。因此，仅将漏极侧构成高击穿电压结构。通过采用这种结构，可以减小MIS的尺寸，并且可以缩小半导体芯片的面积。
图10示出了高击穿电压pMISQHp2的一个例子的局部平面图，图11示出了与图10相同位置的平面图，并且特别示出了具有高击穿电压pMISQHp2的场缓和功能的p-型半导体区PV1、用作其源极的p+型半导体区P1s与其n+型半导体区NVk之间的布局关系的局部平面图，图12示出了与图10相同位置的平面图，并且特别示出了高击穿电压pMISQHp2的栅电极HG、其有源区L及其n+型半导体区PVk之间的布局关系的局部平面图，图13示出了与图10相同位置的平面图，并且是示出了隔离区和有源区L的局部平面图，图14是沿图10到图13的线X3-X3的剖面图，图15是沿图10到图13的线X4-X4的剖面图。顺便提及，由于沿图10到图13的线Y3-Y3的剖面图与沿在图1图到4中所示的线Y1-Y1的剖面图相同，所以将其省略。虽然图13是平面图，但是隔离区以阴影形式给出，以便易于看懂该图。虽然在本实施例中举例说明了高击穿电压pMIS，但是本发明也可以以与第一实施例相似的方式应用于高击穿电压nMIS。
在根据本实施例的高击穿电压pMIS(第二、第七和第八场效应晶体管)QHp2中，以类似于第一实施例的方式将隔离部分3置于作为漏极的p+型半导体区P1d与沟道区之间。作为漏极的p+型半导体区P1d通过具有场缓和功能的p-型半导体区域PV1与有源区L5的沟道区相连接。另一方面，在作为源极区的p+型半导体区域P1s与沟道区之间不设置沟道区3。在一个有源区L5中将作为源极的p+型半导体区P1s与沟道区彼此相邻放置，并且其彼此电连接，不通过具有场缓和功能的p-型半导体区PV1。不形成栅电极HG以覆盖有源区L5的整个区域。在有源区L5中，在栅电极HG重叠在平面基底的部分(除放置了在漏极侧具有场缓和功能的p-型半导体区PV1之外的部分)形成沟道区，并且将作为源极的p+型半导体区P1s设置在栅电极HG不与平面基底重叠的部分。在本结构中，电路结构采用加在作为源极的p+型半导体区P1s的电位与加在深n型阱DNW的电位相等的方式，即，在p+型半导体区P1s与深n型阱DNW之间没有电位差。
如上上述在这种实施例中，在作为源极的p+型半导体区P1s与沟道区之间可以不提供隔离部分3。在p+型半导体区P1s侧可以不提供具有场缓和功能的p-型半导体区PV1。因此，有可能减小高击穿电压pMISQHp2的尺寸。在上述实际的半导体器件中，多个高击穿电压MIS一起设置在衬底1S的主表面上。可以将1000输出型(1000)高击穿电压MIS放置在电路的总输出点或位置。因此，即使一个高击穿电压pMISQHp2减小少量的尺寸，整体上也能够实现较大的尺寸的减小。因此，可以减小具有高击穿电压pMISQHp2的半导体芯片的尺寸。
在这种结构中，用作抗扭结措施的n+型半导体区NVk可以与作为源极的p+型半导体区P1s相接触。因此，由于可以增加用于对准用作抗扭结措施的n+型半导体区NVk的容差，所以容易进行布局。
以类似于第一实施例的方式，设置用作抗扭结措施的n+型半导体区NVk，从而跨过有源区L和隔离部分3。将每个n+型半导体区NVk的n型杂质的浓度设置为高于沟道区的深n型阱DNW的n型杂质的浓度。并且形成n+型半导体区NVk以到达比隔离部分3更深的位置。因此，有可能进一步增强抑制或防止出现扭结效应的能力。
第三优选实施例
第三实施例将利用图16到图63说明这样一种半导体器件的制造方法的一个例子，该半导体器件具有在相同衬底1S上提供的如第一和第二实施例所述结构的高击穿电压MIS和低击穿电压MIS。顺便提及，在图16到图63中的符号HR1表示用于形成具有第一实施例中所述结构的高击穿电压MIS的区域，符号HR2表示用于形成具有第二实施例所述结构的高击穿电压MIS的区域，以及符号LR表示用于形成低击穿电压MIS的区域。用于形成高击穿电压MIS的区域HR1和HR2的剖面示出了分别对应于图1的线X1-X1和图10的线X3-X3的位置的剖面图。
在包括电阻率为例如10Ω·cm或更小的p型硅(Si)单晶的衬底1S(在本实施例中为平的圆形晶片)上进行热氧化处理，如在图16到图19的相同制造工艺中衬底1S的局部剖面图所示，由此，在衬底1S的主表面的上方形成包括例如二氧化硅的薄绝缘膜8(参见图19)。随后，在绝缘膜8的上方通过CVD方法等淀积包括例如氮化硅(Si3N4等)的绝缘膜9。此外，其上涂覆光致抗蚀膜(下文中简称“抗蚀膜”)，并且通过一系列光刻蚀(下文中简称“光刻”)工艺、例如曝光和显影等，对其进行干蚀刻处理，从而在有源区的形成区中形成层式构图的绝缘膜8和9。顺便提及，图19是图16到图18的说明性的局部放大剖面图。
接着，如在图20到图23的相同制造工艺中衬底1S的局部剖面图所示，利用绝缘膜9作为蚀刻掩模在衬底1S的主表面(器件形成表面)中限定沟槽3a。在该阶段，由沟槽3a的侧壁和衬底1S的主表面形成的肩部是有角度的。图23是图20到图22的说明性的局部放大剖面图。如在图24到图27的相同制造工艺中衬底1S的局部剖面图所示，随后在衬底1S(即，晶片)上进行干氧化处理，从而在包括沟槽3a的内表面等的衬底1S的暴露表面的上方形成由二氧化硅等形成的绝缘膜10。由此，形成具有圆形或弧度的由沟槽3a的侧壁和衬底1S的主表面形成的肩部。
接着，如在图28到图30的相同制造工艺中衬底1S的局部剖面图所示，例如包括二氧化硅的绝缘膜3b通过CVD等方法淀积在衬底1S(即，晶片)的主表面的上方。用化学机械抛光(CMP)方法等对其进行抛光，以便去掉在沟槽3a外面的绝缘膜3b。绝缘膜3b仅嵌入沟槽3a中，以形成隔离部分3。随后，用热磷酸等去掉绝缘膜9，并通过湿蚀刻方法去掉位于其下方的绝缘膜8，从而暴露出有源区的主表面。随后，衬底1S经过热氧化处理，以在有源区的主表面的上方形成例如包括二氧化硅的薄绝缘膜。该薄绝缘膜在离子注入工艺步骤中用作穿透膜(throughfilm)。
接着，例如，用抗蚀膜作为掩模在衬底1S的深n型阱形成区选择性地离子注入磷，并且随后去掉抗蚀膜。随后，例如，利用另一个抗蚀膜作为掩模在衬底1S的深p型阱形成区和用于隔离的p型半导体区选择性地离子注入硼(B)，并且随后去掉抗蚀膜。然后，以引入到衬底1S中的磷和硼从衬底1S的主表面扩散到大约10μm深度的方式，在衬底1S(即，晶片)上进行退火或热处理，从而如在图31到图33的相同制造工艺中衬底1S的局部剖面图所示，形成深n型阱DNW、深p型阱(第三、第七和第八半导体区)DPW和用来隔离的p型半导体区PIS。
接着，如在图34到图36的相同制造工艺中衬底1S的局部剖面图所示，通过光刻工艺在衬底1S的主表面的上方形成抗蚀膜PR1的图形。以这样一种方式形成抗蚀膜PR1的图形，以便暴露出在高击穿电压nMIS形成区中具有场缓和功能的n-型半导体区(第二、第九和第十半导体区)NV1和在高击穿电压pMIS形成区中用作抗扭结措施的n+型半导体区NVk的形成区，而且覆盖除它们之外的其它区域。随后，例如，利用抗蚀膜PR1的图形作为掩模通过离子注入等在衬底1S中选择性地引入磷。此时，形成半导体区NV1和半导体区NVk，以便比隔离部分3更深。以这种方式形成半导体区NV1，使得有可能增强抑制或防止出现扭结效应的能力。顺便提及，在该阶段，虽然在引入用于形成它们的杂质的阶段，没有完全形成在高击穿电压nMIS形成区中具有场缓和功能的n-型半导体形成区NV1和在高击穿电压pMIS形成区中用作抗扭结措施的n+型半导体区NVk，但是也将这些区域显示出来，以便容易理解对其的描述。
接着，如图37到图39的相同制造工艺中衬底1S的局部剖面图所示，去掉抗蚀膜PR1，随后通过光刻工艺在衬底1S的主表面的上方形成抗蚀膜PR2的图形。以这样一种方式形成抗蚀膜PR2的图形，以便暴露出在高击穿电压pMIS形成区中具有场缓和功能的p-型半导体区PV1和在高击穿电压nMIS形成区中用作抗扭结措施的p+型半导体区(第四、第十三和第十四半导体区)PVk的形成区，而且覆盖除它们之外的其它区域。随后，例如，利用抗蚀膜PR2的图形作为掩模通过离子注入等在衬底1S中选择性地引入硼。此时，以与半导体区NV1和半导体区NVk类似的方式，形成半导体区PV1和半导体区PVk，以便比隔离部分3更深。因此，能够增强抑制或防止出现扭结效应的能力。顺便提及，虽然在该阶段没有完全地形成在高击穿电压nMIS形成区中具有场缓和功能的n-型半导体形成区NV1、在高击穿电压pMIS形成区中用作抗扭结措施的n+型半导体区NVk、在高击穿电压pMIS形成区中具有场缓和功能的p-型半导体形成区PV1、和在高击穿电压nMIS形成区中用作抗扭结措施的p+型半导体区PVk，但是也将这些区域显示出来，以便容易理解对其的描述。
接着，去掉抗蚀膜PR2，随后对衬底1S进行扩大扩散处理(退火)，以便形成相应的在高击穿电压nMIS形成区中具有场缓和功能的n-型半导体形成区NV1、在高击穿电压nMIS形成区中用作抗扭结措施的p+型半导体区PVk、在高击穿电压pMIS形成区中具有场缓和功能的p-型半导体形成区PV1、和在高击穿电压pMIS形成区中用作抗扭结措施的n+型半导体区NVk。由此，在第三实施例中，在与具有场缓和功能的p-型半导体区PV1和n-型半导体区NV1相同的形成工艺中，形成用作抗扭结措施的p+型半导体区PVk和n+型半导体区NVk。因此，即使提供了用作抗扭结措施的p+型半导体区PVk和n+型半导体区NVk，也不增加制造工艺。因此，可以提供高性能和高可靠性的半导体器件，而不增加半导体器件的制造时间和成本。随后，在高击穿电压MIS的沟道区上进行浅沟道注入，以调整每个高击穿电压MIS的阈值电压。然后，通过湿蚀刻工艺去掉在离子注入中作为穿透膜的绝缘膜。随后，将衬底1S经过热氧化处理，从而在衬底1S的主表面(有源区的主表面)的上方利用二氧化硅转换厚度形成包含二氧化硅等的厚度为例如大约10nm的绝缘膜6a(在本实施例中省略其图示，以便容易理解附图)。当此时所需的栅极绝缘击穿电压较低时，栅极绝缘膜可以仅由通过热氧化方法形成的二氧化硅膜构成。但是，当与漏极相同的高电压恰加在栅电极时，在基于热氧化方法形成的二氧化硅膜的上方淀积由例如通过CVD方法等形成的二氧化硅等构成的绝缘膜6b，从而由基于热氧化方法的二氧化硅膜和基于CVD方法的二氧化硅膜的叠层膜构成栅极绝缘膜6。本实施例示出了由叠层膜构成栅极绝缘膜6的情况。因此，有可能使栅极绝缘膜的厚度差别非常大的高击穿电压MIS和低击穿电压MIS在同一个衬底1S的上方共存。不仅在有源区的上方，还在隔离部分3的上方，形成通过CVD方法形成的绝缘膜6b。通过CVD方法淀积绝缘膜6b，可以减少在随后的工艺中蚀刻隔离部分3的上部的数量。因此，有可能保证对于隔离部分3的击穿电压，并且抑制和防止寄生MIS的出现。因此，能够增强半导体器件的可靠性。
接着，在通过CVD方法形成的栅极绝缘膜6的绝缘膜6b中，通过光刻工艺和湿蚀刻工艺，选择性地去掉像甚至在低击穿电压MIS形成区中和高击穿电压MIS形成区中进行欧姆接触的n+型半导体区和p+型半导体区形成的部分等这样的不必要部分。在进行蚀刻工艺时，基于用于形成栅极绝缘膜的CVD方法的绝缘膜6b的蚀刻速度比热氧化绝缘膜(绝缘膜6a)快。当蚀刻继续进行，从而暴露出在通过CVD方法形成的绝缘膜6b下面的热氧化绝缘膜(绝缘膜6a)时，蚀刻速度明显变慢，从而有可能防止每个隔离部分3的绝缘膜3b厚度减小。由此，如在低击穿电压MIS形成区等中没有用抗蚀膜覆盖的隔离部分3可以简单地回到基于CVD方法的用作栅极绝缘膜6的绝缘膜6b淀积之前的状态。即，当在同一个衬底的上方形成高击穿电压MIS和低击穿电压MIS时，可以保证在低击穿电压MIS形成区中的隔离部分3的厚度，并且因此可以避免对低击穿电压MIS的不利影响。因此，有可能增强在同一个衬底1S的上方具有高击穿电压MIS和低击穿电压MIS的半导体器件的可靠性。随后，通过执行硬化处理(热处理工艺)，减少阱中通过CVD方法形成的绝缘膜6b，该阱在膜淀积时在其中保存电子、正空穴等，并且在该膜中包含水分(由于膜成分的反应产生的水分)。由此，绝缘膜6b变为实质上与热氧化膜具有相同质量的膜。随后，对衬底1S进行光热氧化处理。
接着，通过CVD方法在衬底1S(即，晶片)的主表面的上方淀积例如由低阻抗多晶硅构成的导体膜。氧化其表面，并且随后在其上淀积由氮化硅等构成的绝缘膜。此外，氧化其表面，以形成绝缘膜。随后，通过光刻工艺和干蚀刻工艺对导体膜和绝缘膜的叠层膜进行构图，从而形成导体膜13和绝缘膜14的叠层图形，如在图43到图45的相同制造工艺中衬底1S的局部剖面图所示。形成导体膜13和绝缘膜14的叠层图形，从而覆盖高击穿电压MIS形成区HR1和HR2，并且不覆盖低击穿电压MIS形成区LR。导体膜13是用来形成每个高击穿电压MIS的栅电极的导体膜。在该阶段没有为每个高击穿电压MIS构图栅电极的原因在于：避免在高击穿电压MIS形成区HR2中出现的缺陷条件，特别是在低击穿电压MIS的栅电极形成时。这将在形成每个低击穿电压MIS的栅电极的工艺中进行说明。
接着，例如，利用通过光刻工艺形成的抗蚀膜的图形作为掩模通过离子注入等将硼引入衬底1S，从而在高击穿电压nMIS形成区中形成p+型阱PW1，以及在低击穿电压MIS形成区中形成p+型阱PW2，如在图46到图48的相同制造工艺中衬底1S的局部剖面图所示。在高击穿电压pMIS侧，使硼通过导体膜13并且将其引入衬底1S。随后，去掉用于形成p+型阱PW1和PW2的抗蚀膜，随后通过光刻工艺在衬底1S的主表面的上方形成另一个抗蚀膜的图形。此外，例如，利用抗蚀膜的图形作为掩模通过离子注入等将磷引入衬底1S，从而在高击穿电压pMIS形成区中形成n+型阱NW1，以及在低击穿电压pMIS形成区中形成n+型阱NW2。在高击穿电压nMIS侧，使磷通过导体膜13并将其引入衬底1S。然后，去掉抗蚀膜，随后对衬底1S进行热处理，以激活p+型阱PW1和PW2以及n+型阱NW1和NW2。通过以这种方式在同一个工艺中执行用于形成高击穿电压MIS的阱和低击穿电压MIS的阱的工艺，与利用分离的抗蚀膜作为掩模形成高击穿电压MIS的阱和低击穿电压MIS的阱的情况相比，在本实施例中可以减少如抗蚀涂覆、曝光和显影等一系列光刻工艺步骤，从而有可能避免在同一个衬底1S的上方设置高击穿电压MIS和低击穿电压MIS的半导体器件的制造工艺步骤的数量显著增加。此外，高击穿电压MIS和低击穿电压MIS可以共存。
接着，通过湿蚀刻方法等去掉低击穿电压MIS形成区LR的二氧化硅膜，随后进行热氧化处理，从而在低击穿电压MIS形成区中形成低击穿电压MIS栅极绝缘膜15。栅极绝缘膜15例如由二氧化硅形成，并且具有例如大约7nm的二氧化硅转换厚度。随后，例如，通过CVD方法等在衬底1S(即，晶片)的主表面的上方淀积多晶硅膜16。此时，甚至在高击穿电压MIS形成区中的导体膜13和绝缘膜14的叠层图形的表面上方淀积多晶硅膜16。随后，例如，利用分离的抗蚀膜的图形作为掩模，在多晶硅膜16中通过离子注入等将磷和硼分别引入nMIS形成区和pMIS形成区。然后，通过光刻工艺和干蚀刻工艺对多晶硅膜16进行构图，以形成低击穿电压MIS的栅电极LG(16)，如在图49到图51的相同制造工艺中衬底1S的局部剖面图所示。将低击穿电压nMIS的栅电极LG设置为n型，并且将低击穿电压pMIS的栅电极LG设置为p型。在蚀刻工艺中，也去掉在高击穿电压MIS形成区中的导体膜13和绝缘膜14的叠层图形的表面上方淀积的多晶硅膜16。例如，以上述方式未形成高击穿电压MIS的栅电极的原因如下。即，可能存在这样一种情形，其中如果在低击穿电压MIS的栅电极LG的构图工艺之前形成高击穿电压MIS的栅电极，则当对低击穿电压MIS的栅电极LG进行构图时，用于形成低击穿电压MIS的栅电极LG的多晶硅膜16保留在每个已经形成的高击穿电压MIS栅电极的侧壁中。即使多晶硅膜16保留在高击穿电压MIS形成区HR1中的每个栅电极的侧表面中，特别是由于厚隔离部分3在其之下，因此也不会出现问题。但是，在高击穿电压MIS形成区HR2中，在每个栅电极的一个侧表面的一侧没有设置隔离部分3，并且因此只有栅极绝缘膜6在其之下。因此，问题出现在于：如果将多晶硅膜16保留在高击穿电压MIS形成区HR中的栅电极的一个侧面上，则当形成半导体区时，在用作高击穿电压MIS的源极的半导体区中存在多晶硅膜16的蚀刻残留物，从而将该区域相应地与高击穿电压MIS的栅电极的侧面相分开。为了避免该问题，在第三实施例中，在低击穿电压MIS的栅电极LG的构图之前，不对高击穿电压MIS的栅电极进行构图。
接着，通过光刻工艺和干蚀刻工艺对导体膜13、绝缘膜14和栅极绝缘膜6的用CVD方法形成的绝缘膜6b进行构图，从而，如在图52到图54的相同制造工艺中衬底1S的局部剖面图所示，在高击穿电压MIS形成区HR1和HR2中形成栅电极HG(13)。形成栅极绝缘膜6的用CVD方法形成的绝缘膜6b，从而从在高击穿电压MIS区HR1中形成的栅电极HG的全部外围突出，并且除源极侧一侧外从在高击穿电压MIS形成区HR2中每个栅电极HG的外围突出。随后，例如，通过离子注入等将硼引入衬底1S的主表面中，以形成p-型半导体区18，作为在自对准基底上相对于相应的在高击穿电压MIS形成区HR2中的栅电极HG的高击穿电压pMIS的范围。随后，通过光刻工艺在衬底1S的主表面的上方形成抗蚀膜图形。然后，例如，利用该图形作为掩模通过离子注入等将磷引入衬底1S的主表面中，从而形成n-型半导体区19，作为在自对准基底上相对于相应的在高击穿电压MIS形成区HR2中的栅电极HG的高击穿电压nMIS的范围。随后，在去掉抗蚀膜之后，通过光刻工艺在衬底1S的主表面上方形成抗蚀膜图形。例如，利用其作为掩模，通过离子注入等将硼引入衬底1S的主表面中，从而形成p-型半导体区20，作为在自对准基底上相对于相应的在低击穿电压MIS形成区LR中的每个栅电极LG的低击穿电压pMIS的范围。此时，通过离子注入等将磷引入，以形成用作p-型半导体区20之下的低击穿电压pMIS的穿通停止层(punch through stopper)的n型半导体区(凹陷区，hollowregion)。然后，去掉抗蚀膜，并且之后将衬底1S进行热处理。随后，通过光刻工艺在衬底1S的主表面的上方形成抗蚀膜图形。例如，利用其作为掩模，通过离子注入等将磷引入衬底1S的主表面中，以形成n-型半导体区21，作为在自对准基底上相对于在低击穿电压MIS形成区LR中相应的栅电极LG的低击穿电压nMIS的范围。此时，可以通过离子注入等将硼引入，以形成用作n-型半导体区21之下的低击穿电压nMIS的穿通停止层的p型半导体区(凹陷区)。
接着，通过CVD方法等在衬底1S(即，晶片)的主表面的上方淀积包括例如二氧化硅的绝缘膜。随后，通过各向异性干蚀刻进行回蚀，以便在对应于栅电极HG和LG的侧表面上方形成例如由二氧化硅等形成的侧壁5，如在图58到图60的相同制造工艺中衬底1S的局部剖面图所示。此时，还去掉栅电极HG上的绝缘膜14。随后，通过光刻工艺在衬底1S的主表面的上方形成抗蚀膜图形。然后，例如，利用该图形作为掩模，通过离子注入等将磷引入衬底1S的主表面中，以形成n+型半导体区N1、N2和N3。n+型半导体区N1对应于n+型阱NW1的拉出(pull-out)或吸入(drawing)区。n+型半导体区(第一、第十一和第十二半导体区)N2是用作高击穿电压nMISQHn1和QHn2中每个的源极和漏极的半导体区。n+型半导体区N3是用作低击穿电压nMISQLn1的源极和漏极的半导体区。随后，在去掉抗蚀膜之后，通过光刻工艺在衬底1S的主表面的上方形成抗蚀膜图形。例如，利用其作为掩模，通过离子注入等将硼引入衬底1S的主表面中，以形成p+型半导体区P1、P2和P3。p+型半导体区P1是用作高击穿电压pMISQHp1和QHp2中每个的源极和漏极的半导体区。p+型半导体区P2是p+型阱PW1的拉出(pull-out)区。p+型半导体区P3是用作低击穿电压pMISQLp1的源极和漏极的半导体区。随后，对衬底1S进行热处理，以便激活n+型半导体区N1、N2和N3以及p+型半导体区P1、P2和P3。由此，在同一个衬底1S的上方形成高击穿电压nMIS(第五高击穿电压场效应晶体管)QHn1、高击穿电压nMIS(第七高击穿电压场效应晶体管)QHn2、高击穿电压pMIS(第六高击穿电压场效应晶体管)QHp1、高击穿电压pMIS(第八高击穿电压场效应晶体管)QHp2、低击穿电压nMISQLn1和低击穿电压pMISQLp1。作为一个例子，本实施例示出了作为低击穿电压nMISQLn1和低击穿电压pMISQLp1的源极和漏极的每个半导体区具有LDD(轻掺杂漏极)结构的情况。低击穿电压nMISQLn1和低击穿电压pMISQLp1的工作电压低于高击穿电压nMIS QHp1、QHp2、QHn1和QHn2的工作电压。在基准电位侧的源极或电源电压例如为0V，而在高电位侧的源极或电源电压例如为1.5V。
接着，在衬底1S的主表面上进行光蚀刻工艺，以暴露出衬底1S的主表面(有源区的主表面)以及栅电极HG和LG的上表面。随后，如在图61到图63的相同制造工艺中衬底1S的局部剖面图所示，根据自对准硅化物(salicide)工艺，在自对准基底上的n+型半导体区N1、N2和N3、p+型半导体区P1、P2和P3以及栅电极HG和LG的上表面的上方，形成例如硅化钴等硅化物层2。例如，按如下方式进行自对准金属硅化物形成工艺。在光蚀刻工艺之后，通过溅射法等在衬底1S的主表面上方淀积例如钴(Co)等金属膜。随后，在例如400℃到550℃的温度范围内对衬底1S进行几十秒的热处理，以便使金属膜中的钴与衬底1S以及栅电极HG和LG中的硅彼此反应，从而在金属膜与衬底1S以及栅电极HG和LG相接触的部分形成由钴和硅的混合晶体构成的硅化物层。随后，利用例如氨过氧化氢溶液(ammonia hydrogen peroxidesolution)等水溶液对未反应的钴进行选择性地湿蚀刻。此时，保留硅化物层不被蚀刻。随后，在温度为例如800℃下对衬底1S进行大约90秒的热处理，以将钴和硅的混合晶体相变为CoSi2，从而使其为低阻抗。由此，在自对准基底上形成硅化物层2。金属膜并不限于钴，并且可以以各种方式进行改变。例如，可以采用钛(Ti)、铂(Pt)、镍(Ni)或钨(W)。当选择钛作为金属膜时，硅化物层2为硅化钛(TiSi2)。当选择铂作为金属膜时，硅化物层2为硅化铂(PtSi2)。当选择镍作为金属膜时，硅化物层2为硅化镍(NiSi2)。当选择钨作为金属膜时，硅化物层2为硅化钨(WSi2)。
通过半导体器件的普通金属布线形成工艺完成后续工序。即，根据布线层所需数目，重复进行层间绝缘膜淀积工序、层间绝缘膜平整工序、接触孔或通孔形成工序、栓塞(plug)形成工序、布线金属淀积工序和布线金属构图工序等，然后进行保护膜形成工序和焊盘(pad)开口形成工序。之后，通过检查工序和晶片切割工序将晶片分为单个半导体芯片，从而制造出在同一个衬底1S的上方同时具有高击穿电压MIS和低击穿电压MIS的半导体器件。
因此，根据第三实施例，除了在第一和第二实施例中获得的效果之外，还可以得到以下有利结果。
即，能够在同一个衬底1S的上方形成低击穿电压MIS和高击穿电压MIS。还有可能制造出在同一个衬底1S的上方具有低击穿电压MIS和高击穿电压MIS的半导体器件，而不会显著增加制造工序。即，在制造工艺中将低击穿电压MIS制造工艺和高击穿电压MIS制造工艺放在一起使用，从而有可能减少制造工序，并且实现在同一个衬底1S的上方具有低击穿电压MIS和高击穿电压MIS的半导体器件的制造工序的简化。
第四优选实施例
第四实施例将说明高击穿电压MIS的改进。图64示出了高击穿电压pMISQHp3的一个例子的局部剖面图，图65是与图64相同位置的平面图，并且特别示出了在高击穿电压pMISQHp3的具有场缓和功能的p-型半导体区PV1与相反掺杂区DR之间的布局关系的局部平面图，图66是与图64相同位置的平面图，并且特别示出了高击穿电压pMISQHp3的各个半导体区的样式的局部平面图，图67是与图64相同位置的平面图，示出了在有源区L中的半导体区的样式的局部平面图，图68是沿图64到图67的线X5-X5的剖面图，图69是沿图64到图67的线X6-X6的剖面图，图70是沿图64到图67的线Y4-Y4的剖面图。顺便提及，虽然本实施例将说明本发明用于高击穿电压pMIS的情况，但是通过类似于第一实施例的方式相反设置p和n导电类型，本发明也可用于高击穿电压nMIS。虽然图66和图67是平面图，但是各个半导体区以阴影形式给出，以便容易看懂该图。
根据第四实施例的半导体器件的高击穿电压pMIS(第三、第九和第十高击穿电压场效应晶体管)QHp3采用例如可以实现60V击穿电压的结构。在高电位侧的源极或电源电压例如为37V，并且在低电位(基准电位)侧的电源电压例如为0(零)V。在高击穿电压pMISQHp3中，在除具有沟道区(有源区L1)的具有场缓和功能的p-型半导体区PV1之外的器件区域中，形成n+型半导体区(第五、第十五和第十七半导体区)NV1p。由n+型半导体区NV1p形成高击穿电压pMISQHp3的n型阱。主要由在沟道区中的n型阱的杂质浓度(n-型半导体区NV1与n型阱DNW的杂质浓度的和，即，n+型半导体区NV1p的杂质浓度)、在衬底1S的沟道区中引入的用于反掺杂的杂质(例如，硼)浓度、以及栅极绝缘膜6的厚度，来确定高击穿电压pMISQHp3的阈值电压。反掺杂区DR表示在其中引入用于反掺杂的杂质的区域。虽然没有在沿第二方向的有源区L1的两端(即，对应于有源区L与隔离部分3之间的边界并且与隔离部分3的侧壁相接触的衬底1S部分)引入用于反掺杂的杂质，但是在位于它们之间的有源区L1中引入杂质。结果，将没有引入反掺杂杂质的区域设置为n+型半导体区NV1p，而将引入反掺杂杂质的区域(除了在有源区L1中放置具有场缓和功能的p-型半导体区PV1和PV1的区域之外)设置为n-型半导体区(第六、第十六和第十八半导体区)NV1m。即，n-型半导体区NV1m产生了高击穿电压pMISQHp3的有效沟道区。而且，在半导体衬底的表面附近形成n-型半导体区NV1m，并且在n+型半导体区NV1p的上方形成n-型半导体区NV1m。即，在比n+型半导体区NV1p更浅的位置形成n-型半导体区NV1m。因此，可以将有源区L1的沟道区中间(衬底1S的主表面部分)的阈值电压设置为低于沿第二方向Y在有源区L1两端(与隔离部分3的侧壁接触的衬底1S部分)的阈值电压。即，MIS在沟道区的中间容易工作，而在有源区的沿第二方向Y的两端难以工作。因此，即使隔离部分3的上表面凹入，也可以抑制或防止出现扭结效应(阈值电压与在第一实施例中描述的相同)。
现在，如图70所示，形成在栅电极HG之下形成沟道区的n-型半导体区NV1m的长度和n+型半导体区NV1p的长度，以便如从栅电极的横向方向(第二方向Y)看到的，使有源区L1中n-型半导体区域NV1m的长度变得比n+型半导体区域NV1p的长度更长。即，形成在低浓度区中的半导体区NV1m，从而占据大半个沟道区。由此，可以减小沿第二方向Y在沟道区的两端形成的难以工作的MIS的区域，从而有可能防止降低根据本发明的高击穿电压MIS(例如，高击穿电压pMISQHp3)的有效工作速度。
此时，如在栅电极HG的栅极宽度方向看到的，浓度相对低的半导体区NV1m被浓度相对高的半导体区NV1p所包围。如从衬底1S的主表面看到的，在比低浓度半导体区NV1m更深的位置形成高浓度半导体区NV1p。
形成n+型半导体区NV1p，以便变得比隔离部分3更深。以这种方式形成半导体区NV1p，使得有可能增加在与隔离部分3的上部接触的衬底1S的每个肩部的阈值或电压。由此有可能抑制扭结效应的出现。
在根据第四实施例的高击穿电压pMISQHp3中，如在剖面中看到的，在形成沟道的n-型半导体区NV1m之下设置n+型半导体区NV1p。由此，有可能增强抑制或防止在用作源极和漏极的p+型半导体区P1和P1(p-型半导体区PV1和PV1)之间穿通的能力。即，有可能抑制在高击穿电压pMISQHp3工作时有效沟道长度的缩短。因此，可以缩短高击穿电压pMISQHp3的设计沟道长度(在第一方向X的长度)。由于反掺杂区DR的图形较大，并且具有用作与通过反掺杂杂质形成的半导体区具有相同导电类型的p型半导体区PV1和PV1的左右区域，所以即使反掺杂区DR出现或多或少的偏移，也不会出现问题。与第一实施例相比，可以使对准的容差变大。即，即使在减小高击穿电压pMISQHp3的尺寸的情况下，也完全可以采用反掺杂技术。由此，第四实施例与第一实施例相比，能够减小高击穿电压pMISQHp3的尺寸。因此，能够根据第四实施例减小具有高击穿电压pMISQHp3的半导体芯片的尺寸。
接着，图71示出了设置多个高击穿电压pMISQHp3的局部平面图的一个例子。高击穿电压pMISQHp3以其沟道方向(电流流动方向)沿第一方向X延伸的状态彼此相邻放置。彼此相邻地排列高击穿电压pMISQHp3，从而共享作为源极和漏极的p+型半导体区P1和P2。然后，设置n+型半导体区N1和n型阱NW1，从而围绕一组多个高击穿电压pMISQHp3。由此，即使每个高击穿电压pMISQHp3的尺寸减小量很小，整体上也能够大幅度地减小尺寸。因此，能够显著减小具有高击穿电压pMISQHp3的半导体芯片的尺寸。
第五优选实施例
第五实施例是根据第四实施例的高击穿电压MIS的改进。以在源极和阱之间不需要高击穿电压的高击穿电压MIS结构的例子进行介绍。
图72示出了根据第五实施例的高击穿电压pMISQHp4的一个例子的局部剖面图，图73是与图72相同位置的平面图，并且特别示出了在高击穿电压pMISQHp4的具有场缓和功能的p-型半导体区PV1与其中的反掺杂区之间的布局关系的局部平面图，图74是与图72相同位置的平面图，并且特别示出了高击穿电压pMISQHp4的各个半导体区的样式的局部平面图，图75是与图72相同位置的平面图，并且特别示出了在有源区中的半导体区的样式的局部平面图，图76是沿图72到图75的线X7-X7的剖面图，图77是沿图72到图75的线X8-X8的剖面图。顺便提及，由于沿图72到图75的线Y5-Y5的剖面图与在图70中所示的剖面图相同，所以将其省略。虽然图74和图75是平面图，但是隔离区以阴影形式给出，以便容易看懂该图。虽然在第五实施例中举例说明了高击穿电压pMIS，但是本发明也可以以与第一实施例相同的方式应用于高击穿电压nMIS。
根据第五实施例的半导体器件的高击穿电压pMIS(第四、第十一和第十二高击穿电压场效应晶体管)QHp4采用一种例如可以实现60V击穿电压的结构。在高电位侧的源极或电源电压为例如37V，在低电位(基准电位)侧的源极或电源电压为例如0(零)V。由于本实施例与第四实施例的抗扭结措施相同，所以省略对其的介绍。第五实施例与第四实施例之间的差别如下：在第五实施例中，以与第四实施例类似的方式将隔离部分3置于用作漏极的p+型半导体区P1d和沟道区之间。用作漏极的p+型半导体区P1d通过具有场缓和功能的p-型半导体区PV1电连接到有源区L5中的相应沟道区。不在用作源极的p+型半导体区P1s和沟道区之间置入隔离部分3。p+型半导体区P1s和沟道区彼此相邻地设置在一个有源区L5中，并且彼此电连接，而不通过具有场缓和功能的p-型半导体区PV1。不形成栅电极HG来覆盖有源区L的整个区域。在有源区L5中，在平面基底上叠置栅电极HG的部分(除去设置在漏极侧的具有场缓和功能的p-型半导体区PV1之外的部分)形成沟道区，而用作源极的p+型半导体区P1s放在平面基底上不与栅电极HG重叠的部分。但是，在第五实施例中，以与第四实施例类似的方式，将在没有引入反掺杂杂质的有源区L5的沿第二方向Y的两端区域构成n+型半导体区NV1p。另-方面，将引入反掺杂杂质的区域(除了放置具有场缓和功能的p-型半导体区PV1之外的区域)构成n-型半导体区NV1m。在衬底1S的表面附近形成n-型半导体区NV1m，并且在n+型半导体区NV1p的上方形成n-型半导体区NV1m。即，在比n+型半导体区NV1p更浅的位置形成n-型半导体区NV1m。因此，即使栅电极HG为在平面基底上与其重叠的有源区L5，也可以将有源区L5的沟道区中间(衬底1S的主表面部分)的阈值电压设置得低于在有源区L5沿第二方向Y的两端的阈值电压。因此，可以以与第四实施例类似的方式抑制或防止出现扭结效应(阈值电压与在第一实施例的相同)。
这里以类似于第四实施例的方式，如图70所示，如在有源区L5中的栅电极的横向方向(第二方向Y)看到的，形成在栅电极HG之下形成沟道区的n-型半导体区NV1m的长度和n+型半导体区NV1p的长度，从而使n-型半导体区NV1m的长度变得比n+型半导体区NV1p的长度更长。即，形成n-型半导体区NV1m，从而占据大半个沟道区。由此，可以减小在沟道区沿第二方向Y的两端形成的难以工作的MIS的区域，从而能够防止根据本实施例的高击穿电压MIS(例如，高击穿电压pMISQHp3)的有效操作速度的降低。
此时，如在栅电极HG的栅极宽度方向看到的，浓度相对低的半导体区NV1m被浓度相对高的半导体区NV1p所包围。如从衬底1S的主表面看到的，在比低浓度半导体区NV1m更深的位置形成高浓度半导体区NV1p。
形成n+型半导体区NV1p以便比隔离部分3更深。以这种方式形成半导体区NV1p，能够增加在与隔离部分3的上部接触的衬底1S的每个肩部的阈值或电压。由此能够抑制扭结效应的出现。
第五实施例的结构采取这样一种电路结构，其中加在用作源极的p+型半导体区P1s、深n型阱DNW、n+型半导体区NV1p和n-型半导体区NV1m的电位相等，即，在用作源极的p+型半导体区P1s、深n型阱DNW、n+型半导体区NV1p和n-型半导体区NV1m之间没有电位差。
在以这种方式介绍的第五实施例中，由于与第二实施例中所介绍的相同原因，可以减小高击穿电压pMISQHp4的尺寸。由于特别如第四实施例中所介绍的，在第五实施例中，能够增强对于穿通进行抑制或防止的能力，所以与第二实施例相比可以进一步减小高击穿电压pMISQHp4的尺寸。因此，与第二实施例相比，能够进一步减小根据第五实施例的具有高击穿电压pMISQHp4的半导体芯片的尺寸。
第六优选实施例
通过图78到图101，第六实施例将说明半导体器件的制造方法的一个例子，其中在同一个衬底1S上提供具有在第四和第五实施例中介绍的结构的高击穿电压MIS以及低击穿电压MIS。顺便提及，图78到图101所示的符号HR3表示用于形成具有第四实施例的结构的高击穿电压MIS的区域(X5-X5)，符号HR4表示用于形成具有第五实施例的结构的高击穿电压MIS的区域(X7-X7)，符号LR表示低击穿电压MIS的形成区域。
在完成与显示第三实施例的图16到图33所介绍的相同的工艺步骤之后，首先通过光刻工艺在衬底1S的主表面上方形成抗蚀膜图形PR3，如在图78到图80的相同制造工艺中衬底1S的局部剖面图所示。以这种方式形成抗蚀膜PR3的图形，以便暴露出在高击穿电压nMIS形成区中每个具有场缓和功能的n-型半导体区和在高击穿电压pMIS形成区中的n+型半导体区的形成区域，而覆盖除它们之外的其它区域。随后，例如，利用抗蚀膜PR3的图形作为掩模通过离子注入等在衬底1S中选择性地引入磷。由此，由于在高击穿电压nMIS形成区中形成深p型阱DPW，所以形成了n-型半导体形成区NV1。由于在高击穿电压pMIS形成区中形成深n型阱DNW，所以形成了n+型半导体形成区NV1p。此时，形成半导体区NV1和半导体区NV1p，从而比隔离部分3更深。以这种方式形成半导体区NV1p，能够增强抑制或防止出现扭结效应的能力。顺便提及，虽然在该阶段，高击穿电压nMIS形成区中每个具有场缓和功能的n-型半导体形成区NV1、和在高击穿电压pMIS形成区中的n+型半导体区NV1p在引入用于形成它们的杂质时还没有完全形成，但是还是将这些区域显示出来，以便容易理解对其的介绍。
接着，去掉抗蚀膜PR3，随后通过光刻工艺在衬底1S的主表面上方形成抗蚀膜PR4的图形，如在图81到图83的相同制造工艺中衬底1S的局部剖面图所示。以这种方式形成抗蚀膜PR4的图形，以便暴露出在高击穿电压pMIS形成区中每个具有场缓和功能的p-型半导体区和在高击穿电压nMIS形成区中的p+型半导体区的形成区域，而覆盖除它们之外的其它区域。随后，例如，利用抗蚀膜PR4的图形作为掩模通过离子注入等在衬底1S中选择性地引入硼。由此，由于在高击穿电压pMIS形成区中形成深n型阱DNW，所以形成了p-型半导体区PV1。由于在高击穿电压nMIS形成区中形成深p型阱DPW，所以形成了p+型半导体区PV1p(第五、第十五和第十七半导体区)。此时，形成半导体区PV1和半导体区PV1p，以便比隔离部分3更深。因此，通过形成半导体区PV1p，能够增强抑制或防止出现扭结效应的能力。顺便提及，虽然在该阶段没有完全形成在高击穿电压nMIS形成区中每个具有场缓和功能的n-型半导体形成区NV1、在高击穿电压pMIS形成区中的n+型半导体区NV1p、在高击穿电压pMIS形成区中每个具有场缓和功能的p-型半导体区PV1、和在高击穿电压nMIS形成区中的p+型半导体区PV1p，但是还是将这些区域显示出来，以便容易理解对其的介绍。
接着，去掉抗蚀膜PR4，随后对衬底1S进行扩大扩散处理(退火)，以比隔离部分3深并且扩大到比深n型阱DNW和深p型阱DPW浅的位置的状态，形成相应的在高击穿电压nMIS形成区中每个具有场缓和功能的n-型半导体区NV1、在高击穿电压nMIS形成区中的p+型半导体区PV1p、在高击穿电压pMIS形成区中每个具有场缓和功能的p-型半导体区PV1和在高击穿电压pMIS形成区中的n+型半导体区NV1p。由此，在第六实施例中，在与每个具有场缓和功能的p-型半导体区PV1和n-型半导体区NV1相同的形成工艺中，形成p+型半导体区PV1p和n+型半导体区NV1p。因此，即使形成p+型半导体区PV1p和n+型半导体区NV1p，也不增加半导体器件制造工序。因此，可以提供高性能和高可靠性的半导体器件而不显著增加半导体器件的制造时间和成本。
接着，工序进行到反掺杂工艺。图87到图92分别示出了对于高击穿电压MIS形成区在反掺杂工艺中的衬底1S的局部剖面图。图87是包括对应于图64到图67的线X5-X5的位置或部分的剖面图，图88是包括对应于图64到图67的线X6-X6的位置或部分的剖面图，图89是包括对应于图72到图75的线X7-X7的位置或部分的剖面图，图90是包括对应于图72到图75的线X8-X8的位置或部分的剖面图，图91是对应于图64到图67的线Y4-Y4中每一个和图72到图75的线Y5-Y5中每一个的剖面图，图92示出了在反掺杂工艺中低击穿电压MIS的形成区域的局部剖面图。顺便提及，由于在反掺杂工艺中对应于图64到图67的线Y4-Y4的位置的剖面图与对应于图72到图75的线Y5-Y5的位置的剖面图相同，所以为了简化对其的介绍，在图91中仅示出了与其相应的剖面图。
首先通过光刻工艺在衬底1S(即，晶片)的主表面的上方形成抗蚀膜PR5的图形。以这种方式形成抗蚀膜PR5的图形，以便暴露出在高击穿电压nMIS形成区中的反掺杂区，而覆盖除它们之外的其它区域。即，在如图87和图91所示的形成区HR3中，利用抗蚀膜PR5覆盖高击穿电压nMIS侧的有源区L1沿第二方向Y的两端的一部分。如图88和图91所示，将在高击穿电压nMIS侧的除它之外的有源区L1从抗蚀膜PR5中暴露出来。在如图89和图91所示的形成区HR4中，利用抗蚀膜PR5覆盖高击穿电压nMIS侧的有源区L5沿第二方向Y的两端的一部分。如图90和图91所示，将在高击穿电压nMIS侧的除它之外的有源区L5从抗蚀膜PR5中暴露出来。随后，例如，用抗蚀膜PR5的图形作为掩模通过离子注入等在衬底1S中选择性地并且浅地引入磷或砷(As)。由此，在从抗蚀膜PR5中暴露出来的高击穿电压nMIS侧的有源区L1和L5的p+型半导体区PV1p的上方，形成p-型半导体区(第六、第十六和第十八半导体区)PV1m。另一方面，即使在同一个高击穿电压nMIS侧的有源区L1和L5中，在沿第二方向Y的两端用抗蚀膜PR5覆盖的区域中的p+型半导体区PV1p的上部也保持为p+型。而且在衬底1S的表面附近形成p-型半导体区PV1m，并且在p+型半导体区PV1p的上方形成p-型半导体区PV1m。即，在比p+型半导体区PV1p更浅的位置形成p-型半导体区PV1m。因此，可以将在高击穿电压nMIS侧的有源区L1和L5的沟道区中间(衬底1S的主表面部分)的阈值电压设置为低于在有源区L1和L5沿第二方向Y的两端(与隔离部分3的侧壁相接触的衬底1S部分)的阈值电压，从而能够抑制或防止扭结效应的出现。
现在，如在稍后形成的栅电极的横向方向(第二方向Y)看到的，形成在栅电极HG下方形成沟道区的半导体区PV1m的长度和半导体区PV1p的长度，以便使半导体区PV1m的长度大于半导体区PV1p的长度。由此，可以减小在沟道区的沿第二方向Y的两端形成的难以工作的MIS的区域，从而能够防止根据本实施例的高击穿电压nMIS的有效工作速度的降低。
此时，形成半导体区PV1p以便比隔离部分3更深。以该种方式形成半导体区PV1p，能够增加在与隔离部分3的上部接触的衬底1S的每个肩部的阈值或电压。由此能够抑制扭结效应的出现。
接着，去掉抗蚀膜PR5，随后工序进行到对高击穿电压pMIS形成区进行的反掺杂工艺。图93到图98分别示出了在对高击穿电压pMIS形成区进行反掺杂工艺时衬底1S的局部剖面图。图93是包括对应于图64到图67的线X5-X5的位置或部分的剖面图，图94是包括对应于图64到图67的线X6-X6的位置或部分的剖面图，图95是包括对应于图72到图75的线X7-X7的位置或部分的剖面图，图96是包括对应于图72到图75的线X8-X8的位置或部分的剖面图，图97是对应于图64到图67的线Y4-Y4中每一个或图72到图75的线Y5-Y5中每一个的剖面图，图98示出了在反掺杂工艺中低击穿电压MIS形成区的局部剖面图。顺便提及，由于对应于在反掺杂工艺中的图64到图67的线Y4-Y4的位置的剖面图与对应于图72到图75的线Y5-Y5的位置的剖面图也相同，所以为了简化对它们的介绍，在图97中仅示出了与其相应的剖面图。
首先通过光刻工艺在衬底1S(即，晶片)的主表面上方形成抗蚀膜PR6的图形。以这种方式形成抗蚀膜PR6的图形，以便暴露出在高击穿电压pMIS形成区中的反掺杂区DR，而覆盖除它之外的其它区域。即，在如图93和图97所示的形成区HR3中，利用抗蚀膜PR6覆盖高击穿电压pMIS侧的有源区L1沿第二方向Y的两端的一部分。如图94和图97所示，在高击穿电压pMIS侧的除它之外的有源区L1从抗蚀膜PR6中暴露出来。在如图95和图97所示的形成区HR4中，利用抗蚀膜PR6覆盖高击穿电压pMIS侧的有源区L5沿第二方向Y的两端的一部分。如图96和图97所示，在高击穿电压pMIS侧的除它之外的有源区L5从抗蚀膜PR6中暴露出来。随后，例如，利用抗蚀膜PR6的图形作为掩模，通过离子注入等在衬底1S中选择性地并且浅地引入硼。由此，在从抗蚀膜PR6中暴露出来的高击穿电压pMIS侧的有源区L1和L5的n+型半导体区NV1p的上方，形成n-型半导体区NV1m。另一方面，在同一个高击穿电压pMIS侧的有源区L1和L5中，在沿第二方向Y的两端用抗蚀膜PR6所覆盖的区域中的n+型半导体区NV1p的上部也保持为n+型。而且在半导体衬底1S的表面附近形成n-型半导体区NV1m，并且在n+型半导体区NV1p的上方形成n-型半导体区NV1m。即，在比n+型半导体区NV1p更浅的位置形成n-型半导体区NV1m。因此，可以将在高击穿电压pMIS侧的有源区L1和L5的沟道区中间(衬底1S的主表面部分)的阈值电压设置为低于在高击穿电压pMIS侧的有源区L1和L5沿第二方向Y的两端(与隔离部分3的侧壁相接触的衬底1S部分)的阈值电压，从而能够抑制或防止扭结效应的出现。
现在，如在稍后形成的栅电极的横向方向(第二方向Y)看到的，形成在栅电极HG之下形成沟道区的半导体区NV1m的长度和半导体区NVIp的长度，以便使半导体区NV1m的长度大于半导体区NV1p的长度。即，形成半导体区NV1m，从而占据大半个沟道区。由此，可以减小在沟道区沿第二方向Y的两端所形成的难以工作的MIS的区域，从而能够防止根据本实施例的高击穿电压pMIS的有效工作速度。
此时，形成半导体区NV1p以便比隔离部分3更深。以这种方式形成半导体区NV1p，能够增加在与隔离部分3的上部接触的衬底1S的肩部的阈值或电压。由此，能够抑制扭结效应的出现。
随后，去掉抗蚀膜PR6，然后通过与第三实施例相同的工艺步骤，在同一个衬底1S上方形成相应的高击穿电压nMIS(第九和第十高击穿电压场效应晶体管)QHn3、高击穿电压nMIS(第十一和第十二高击穿电压场效应晶体管)QHn4、高击穿电压pMISQHp3和QHp4、低击穿电压nMISQLn1和低击穿电压pMISQLp1，如在图99到图101的相同制造工艺中衬底1S的局部剖面图所示。顺便提及，省略了绝缘膜6a的图示，以便容易看懂和理解第六实施例的附图。因此，在制造工艺中将低击穿电压MIS制造工艺和高击穿电压MIS制造工艺放在一起应用，从而能够减少在同一个衬底1S的上方具有低击穿电压MIS和高击穿电压MIS的半导体器件的制造工序。
第七优选实施例
第七实施例将说明利用通过LOCOS(硅的局部氧化，LocalOxidization of Silicom)方法形成的隔离部分代替根据第四实施例的半导体器件的每个沟槽型隔离部分3的情况。
在图102到图104中示出了根据第七实施例的高击穿电压MIS的一个例子的局部剖面图。其平面图与第四实施例采用的图64到图67相同。图102示出了对应于图64到图67的线X5-X5的位置或部分的剖面图，图103示出了对应于图64到图67的线X6-X6的位置或部分的剖面图，图104示出了对应于图64到67的线Y4-Y4的位置或部分的剖面图。顺便提及，虽然在这里介绍了本发明用于高击穿电压pMISQHp5的情况，但是本发明也可用于高击穿电压nMIS。
除了通过LOCOS方法形成隔离部分3之外，根据第七实施例的高击穿电压pMISQHp5与第四实施例相同。即，在衬底1S的主表面之上的有源区中，形成包括薄二氧化硅等的绝缘膜和在其上淀积的包括氮化硅等的抗氧化绝缘膜的叠层图形，而不是通过在衬底1S的主表面中挖沟槽并在其中嵌入绝缘膜来形成隔离部分。随后，衬底1S经过热氧化工艺，从而在从叠层图形中暴露出来的隔离区中形成包括二氧化硅等的隔离部分3。
即使在如第四实施例所述的本实施例中，也能够增强对于在用作源极和漏极的p+型半导体区P1和P1(p-型半导体区PV1和PV1)之间穿通进行抑制或防止的能力。因此，可以缩短高击穿电压pMISQHp5的设计沟道长度(在第一方向X的长度)。即，即使在其中的隔离部分3是通过LOCOS方法形成的高击穿电压pMISOHp5的情况下，也能够减小其尺寸。还能够减小具有高击穿电压pMISQHp5的半导体芯片的尺寸。
由于除隔离部分3之外的结构和制造方法与第四和第六实施例类似，并且可以得到类似的效果，所以省略对其的介绍。
第八优选实施例
第八实施例将说明利用通过LOCOS方法形成的隔离部分代替根据第五实施例的半导体器件的每个沟槽型隔离部分3的情况。
在图105和图106中示出了根据第八实施例的高击穿电压MIS的一个例子的局部剖面图。其平面图与在第五实施例中采用的图72到图75相同。图105示出了对应于图72到图75的线X7-X7的位置或部分的剖面图，图106示出了对应于图72到图75的线X8-X8的位置或部分的剖面图。由于沿图72到图75的线Y5-Y5的剖面图与在第七实施例中采用的图104相同，所以省略对其的介绍。顺便提及，虽然在这里介绍了本发明用于高击穿电压pMISQHp6的情况，但是本发明也可用于高击穿电压nMIS。
除了通过LOCOS方法形成隔离部分3之外，根据第八实施例的高击穿电压pMISQHp6与第五实施例相同。即，以与第七实施例类似的方式，在衬底1S的主表面上方的有源区中，形成包括薄二氧化硅等的绝缘膜和在其上淀积的包括氮化硅等的抗氧化绝缘膜的叠层图形。随后，衬底1S经过热氧化工艺，从而在从叠层图形中暴露出来的隔离区中形成包括二氧化硅等的隔离部分3。
即使在第八实施例中，也能够以与第四到第六实施例类似的方式增强对于高击穿电压pMISQHp6穿通进行抑制或防止的能力。从而，可以缩短高击穿电压pMISQHp6的设计沟道长度(沿第一方向X的长度)。因此，由于可以减小在其中的隔离部分3是通过LOCOS方法形成的高击穿电压pMISQHp6的尺寸，所以能够减小具有高击穿电压pMISQHp6的半导体芯片的尺寸。
由于除隔离部分3之外的结构和制造方法与第五和第六实施例类似，并且可以得到类似的效果，所以省略对其的介绍。
虽然基于优选实施例详细介绍了发明人作出的本发明，但是本发明并不限于上述实施例。不用说，可以在不脱离其要点的范围内进行各种变化。
虽然在第一到第八实施例中已经说明了例如在分离的工序中形成高击穿电压MIS的栅电极和低击穿电压MIS的栅电极的情况，但是本发明并不限于此。可以在同一个工序中形成高击穿电压MIS的栅电极和低击穿电压MIS的栅电极。例如，以下面的方式处理这种情况。如在第三和第六实施例中那样，首先对通过CVD方法形成的高击穿电压MIS的绝缘膜6b进行构图。随后，用其相应的抗蚀膜覆盖高击穿电压MIS形成区。然后，蚀刻在低击穿电压MIS形成区中的衬底1S的主表面上方形成的有源区的硅从而使其暴露出来，之后去掉抗蚀膜。接着，通过热氧化方法等形成低击穿电压MIS的栅极绝缘膜，之后在衬底1S的主表面的整个区域的上方淀积栅电极形成导体膜。通过光刻工艺和干蚀刻工艺对其进行构图，从而在高击穿电压MIS和低击穿电压MIS形成区中形成栅电极。
当高击穿电压MIS的漏极击穿电压相对低、例如大约7到30V时，为了形成低击穿电压MIS的阱通过离子注入等引入杂质，可以与为了形成高击穿电压MIS的每个具有场缓和功能的半导体区(PV1和NV1)以及其中的沟道停止层通过离子注入等引入杂质共同使用。在这种情况下，一次引入工序能够形成低击穿电压MIS的阱、高击穿电压MIS的每个具有场缓和功能的半导体区以及沟道停止层。即，由于可以删减具有诸如抗蚀剂涂覆、显影和曝光等一系列工序的光刻工艺，所以可以大大减少半导体器件的制造工序。
虽然上述介绍主要针对本发明人作出的发明应用于半导体器件的制造方法的情况，该半导体器件应用于属于本发明背景的应用领域的液晶显示器的驱动电路、用于进行大电流控制的电动机控制驱动电路等，但是本发明并不限于此，而是可以以各种方式进行应用。本发明还可用于其它电子设备的半导体器件的制造方法，例如，用在汽车的各种电路中等。
本发明可用于半导体器件的制造行业。

Claims (45)

1.一种半导体器件，包括：
第一导电类型的高击穿电压场效应晶体管；
从沟道区的栅极宽度方向看，在高击穿电压场效应晶体管的沟道区两端设置的沟槽型隔离部分；
半导体衬底；
第一导电类型半导体区，与沟道区具有相同的导电类型，并且杂质浓度比沟道区高；以及
与高击穿电压场效应晶体管的第一导电类型相反的第二导电类型的漏极半导体区，
其中将第一导电类型半导体区设置在远离位于沟槽型隔离部分与半导体衬底之间的边界区域之内的漏极半导体区的位置，从而不与漏极半导体区相接触。
2.根据权利要求1的半导体器件，其中形成第一导电类型半导体区，从而从半导体衬底的主表面延伸到比沟槽型隔离部分更深的位置。
3.根据权利要求1的半导体器件，其中半导体衬底设置有工作电压比高击穿电压场效应晶体管低的低击穿电压场效应晶体管。
4.一种半导体器件，包括：
由隔离部分在半导体衬底的主表面中限定的有源区；
在有源区中设置的高击穿电压场效应晶体管；
在高击穿电压场效应晶体管的栅电极之下的半导体衬底中形成的至少一个相对高浓度的半导体区；以及
在栅电极之下的半导体衬底中形成的至少一个相对低浓度的半导体区，
其中从栅电极的栅极宽度方向看，相对低浓度的半导体区被相对高浓度的半导体区所围绕。
5.根据权利要求4的半导体器件，其中在从半导体衬底的主表面起比相对低浓度的半导体区更深的位置形成相对高浓度的半导体区。
6.根据权利要求4的半导体器件，其中在从半导体衬底的主表面起比隔离部分更深的位置形成相对高浓度的半导体区。
7.根据权利要求4的半导体器件，其中相对低浓度的半导体区包括高击穿电压场效应晶体管的多于一半的沟道区。
8.根据权利要求4的半导体器件，其中通过将绝缘膜嵌入在半导体衬底中所限定的沟槽中来形成隔离部分。
9.根据权利要求4的半导体器件，其中半导体衬底设置有工作电压比高击穿电压场效应晶体管低的低击穿电压场效应晶体管。
10.一种半导体器件，包括：
由沟槽型隔离部分在半导体衬底的主表面中所限定的有源区；以及
具有设置在有源区中的沟道区的高击穿电压场效应晶体管，
所述高击穿电压场效应晶体管包括：
(a)通过置于其间的栅极绝缘膜在有源区的上方所提供的栅电极，
(b)用作源极和漏极的第一导电类型的第一半导体区，设置在有源区的沿栅极长度方向的两侧，其间插有沟槽型隔离部分，
(c)其杂质浓度比第一导电类型的第一半导体区低的用作源极和漏极的第一导电类型的第二半导体区，提供所述第一导电类型的第二半导体区，以便将各个第一导电类型的第一半导体区和有源区的沟道区进行电连接，以及
(d)与第一导电类型相反的第二导电类型的第三半导体区，并且将其一部分置于有源区中的第一导电类型的第二半导体区之间，提供所述第三半导体区以便在其中包括第一导电类型的第一和第二半导体区，
其中在有源区沿栅极宽度方向的两端的沟槽型隔离部分与半导体衬底之间的边界区域之内，以远离第一导电类型的第一和第二半导体区从而不与第一导电类型的第一和第二半导体区相接触的状态，设置其杂质浓度比第三半导体区高的第二导电类型的第四半导体区。
11.一种半导体器件，包括：
由沟槽型隔离部分在半导体衬底的主表面中所限定的有源区；以及
具有设置在有源区中的沟道区的高击穿电压场效应晶体管，
所述高击穿电压场效应晶体管包括：
(a)通过置于其间的栅极绝缘膜在有源区的上方所设置的栅电
(b)第一导电类型的漏极第一半导体区，设置在有源区的沿栅极长度方向的一侧，其间插有沟槽型隔离部分，
(c)第一导电类型的源极第一半导体区，设置得相邻于有源区的沿栅极长度方向的另一侧，其间没有插入沟槽型隔离部分，
(d)其杂质浓度比第一导电类型的漏极第一半导体区低的第一导电类型的漏极第二半导体区，提供所述漏极第二半导体区，以便在其中包括第一导电类型的漏极第一半导体区，并且将第一导电类型的漏极第一半导体区和有源区的沟道区进行电连接，以及
(e)与第一导电类型相反的第二导电类型的第三半导体区，并且将其一部分置于有源区中的第一导电类型的源极第一半导体区与漏极第二半导体区之间，提供所述第三半导体区，以便在其中包括第一导电类型的源极第一半导体区和第一导电类型的漏极第二半导体区，
其中在有源区沿栅极宽度方向的两端的沟槽型隔离部分与半导体衬底之间的边界区域之内，以远离漏极第一导电类型的第一和第二半导体区从而不与漏极第一导电类型的第一和第二半导体区相接触的状态，设置杂质浓度比第三半导体区高的第二导电类型的第四半导体区。
12.根据权利要求10或11的半导体器件，其中形成第四半导体区，从而从半导体衬底的主表面延伸到比隔离部分更深的位置。
13.根据权利要求10或11的半导体器件，其中半导体衬底设置有工作电压比高击穿电压场效应晶体管低的低击穿电压场效应晶体管。
14.一种半导体器件，包括：
由沟槽型隔离部分在半导体衬底的主表面中所限定的第一和第二有源区；以及
具有设置在第一和第二有源区中的沟道区的第一和第二高击穿电压场效应晶体管，
所述第一高击穿电压场效应晶体管包括：
(a)通过置于其间的栅极绝缘膜在第一有源区的上方所设置的栅电极，
(b)第一导电类型的源极和漏极第一半导体区，设置在第一有源区的沿栅极长度方向的两侧，其间插有相应的沟槽型隔离部分，
(c)其杂质浓度比源极和漏极第一半导体区低的第一导电类型的源极和漏极第二半导体区，提供所述源极和漏极第二半导体区，以便将各个第一导电类型的源极和漏极第一半导体区与第一有源区的沟道区进行电连接，
(d)与第一导电类型相反的第二导电类型的第三半导体区，并且将其一部分置于第一有源区中的第一导电类型的源极和漏极第二半导体区之间，提供所述第三半导体区，以便在其中包括第一导电类型的源极和漏极第一和第二半导体区，以及
(e)其杂质浓度比第三半导体区高的第二导电类型的第四半导体区，并且在第一有源区的沿栅极宽度方向的两端的沟槽型隔离部分与半导体衬底之间的边界区域之内，以远离源极和漏极第一导电类型的第一和第二半导体区从而不与源极和漏极第一导电类型的第一和第二半导体区相接触的状态，设置所述第二导电类型的第四半导体区，以及
所述第二高击穿电压场效应晶体管包括：
(a)通过置于其间的栅极绝缘膜在第二有源区的上方所设置的栅电极，
(b)第一导电类型的漏极第一半导体区，设置在第二有源区的沿栅极长度方向的一侧，其间插有沟槽型隔离部分，
(c)第一导电类型的源极第一半导体区，设置得相邻于第二有源区的沿栅极长度方向的另一侧，其间没有插入沟槽型隔离部分，
(d)其杂质浓度比第二高击穿电压场效应晶体管的第一导电类型的漏极第一半导体区低的第一导电类型的漏极第二半导体区，提供所述漏极第二半导体区，以便将第二高击穿电压场效应晶体管的第一导电类型的漏极第一半导体区和第二有源区的沟道区进行电连接，
(e)与第一导电类型相反的第二导电类型的第三半导体区，并且将其一部分置于第二有源区中的第一导电类型的源极第一半导体区与第二高击穿电压场效应晶体管的第一导电类型的漏极第二半导体区之间，提供所述第三半导体区，以便在其中包括第二高击穿电压场效应晶体管的第一导电类型的源极第一半导体区与第一导电类型的漏极第一和第二半导体区，以及
(f)其杂质浓度比第二高击穿电压场效应晶体管的第三半导体区高的第二导电类型的第四半导体区，并且在第二有源区沿栅极宽度方向的两端的沟槽型隔离部分与半导体衬底之间的边界区域之内，以远离第二高击穿电压场效应晶体管的源极和漏极第一导电类型的第一和第二半导体区从而不与第二高击穿电压场效应晶体管的源极和漏极第一导电类型的第一和第二半导体区接触的状态，设置所述第二导电类型的第四半导体区。
15.根据权利要求14的半导体器件，其中形成第一和第二高击穿电压场效应晶体管的第四半导体区，从而从半导体衬底的主表面延伸到比沟槽型隔离部分更深的位置。
16.根据权利要求14的半导体器件，其中半导体衬底设置有工作电压比第一和第二高击穿电压场效应晶体管低的低击穿电压场效应晶体管。
17.一种半导体器件，包括：
由隔离部分在半导体衬底的主表面中所限定的有源区；以及
具有设置在有源区中的沟道区的高击穿电压场效应晶体管，
所述高击穿电压场效应晶体管包括：
(a)通过置于其间的栅极绝缘膜在有源区的上方所设置的栅电极，
(b)用作源极和漏极的第一导电类型的第一半导体区，设置在有源区的沿栅极长度方向的两侧，其间插有隔离部分，
(c)其杂质浓度比用作源极和漏极的第一导电类型的第一半导体区低的用作源极和漏极的第一导电类型的第二半导体区，提供所述第一导电类型的第二半导体区，以便将用作源极和漏极的各个第一导电类型的第一半导体区和有源区的沟道区进行电连接，以及
(d)与第一导电类型相反的第二导电类型的第三半导体区，提供所述第三半导体区，以便在其中包括用作源极和漏极的第一导电类型的第一和第二半导体区，
其中在有源区中用作源极和漏极的第一导电类型的第二半导体区之间，设置其杂质浓度高于第三半导体区的第二导电类型的第五半导体区，以及
其中在第二导电类型的第五半导体区的上方，设置其杂质浓度比第二导电类型的第五半导体区低的第二导电类型的第六半导体区，以便使第六半导体区沿栅极宽度方向的两端均远离沿栅极宽度方向两端的隔离部分的侧壁。
18.一种半导体器件，包括：
由隔离部分在半导体衬底的主表面中所限定的有源区；以及
具有设置在有源区中的沟道区的高击穿电压场效应晶体管，
所述高击穿电压场效应晶体管包括：
(a)通过置于其间的栅极绝缘膜在有源区的上方所设置的栅电极，
(b)第一导电类型的漏极第一半导体区，设置在有源区的沿栅极长度方向的一侧，其间插有隔离部分，
(c)第一导电类型的源极第一半导体区，设置得相邻于有源区的沿栅极长度方向的另一侧，其间没有插入隔离部分，
(d)其杂质浓度比第一导电类型的漏极第一半导体区低的第一导电类型的漏极第二半导体区，提供所述漏极第二半导体区，以便将第一导电类型的漏极第一半导体区和有源区的沟道区进行电连接，以及
(e)与第一导电类型相反的第二导电类型的第三半导体区，并且提供所述第三半导体区，以便在其中包括第一导电类型的源极第一半导体区以及第一导电类型的漏极第一和第二半导体区，
其中在有源区中的第一导电类型的源极第一半导体区与第一导电类型的漏极第二半导体区之间，设置杂质浓度高于第三半导体区的第二导电类型的第五半导体区，以及
其中在第二导电类型的第五半导体区的上方设置其杂质浓度比第二导电类型的第五半导体区低的第二导电类型的第六半导体区，以便使第六半导体区沿栅极宽度方向的两端均远离沿栅极宽度方向两端的隔离部分的侧壁。
19.根据权利要求17或18的半导体器件，其中隔离部分是通过将绝缘膜嵌入在半导体衬底中挖出的沟槽中所形成的沟槽型隔离部分。
20.根据权利要求17或18的半导体器件，其中隔离部分都是通过选择性地氧化半导体衬底所形成的隔离部分。
21.根据权利要求17或18的半导体器件，其中形成第五半导体区，以便从半导体衬底的主表面延伸到比隔离部分更深的位置。
22.根据权利要求17或18的半导体器件，其中半导体衬底设置有工作电压比高击穿电压场效应晶体管低的低击穿电压场效应晶体管。
23.根据权利要求17或18的半导体器件，其中第六半导体区包括多于一半的沟道区。
24.一种半导体器件，包括：
由隔离部分在半导体衬底的主表面中所限定的第一和第二有源区；以及
具有设置在第一和第二有源区中的沟道区的第三和第四高击穿电压场效应晶体管，
所述第三高击穿电压场效应晶体管包括：
(a)通过置于其间的栅极绝缘膜在第一有源区的上方所设置的栅电极，
(b)第一导电类型的源极和漏极第一半导体区，设置在第一有源区的沿栅极长度方向的两侧，其间插有隔离部分，
(c)其杂质浓度比源极和漏极第一半导体区低的第一导电类型的源极和漏极第二半导体区，提供所述源极和漏极第二半导体区，以便将各个第一导电类型的源极和漏极第一半导体区与第一有源区的沟道区进行电连接，
(d)与第一导电类型相反的第二导电类型的第三半导体区，提供所述第三半导体区，以便在其中包括第一导电类型的源极和漏极第一和第二半导体区，
(e)其杂质浓度比第三半导体区高的第二导电类型的第五半导体区，并且其设置在有源区的第一导体类型的源极和漏极第二半导体区之间，以及
(f)其杂质浓度比第二导电类型的第五半导体区低的第二导电类型的第六半导体区，并且其设置在第二导电类型的第五半导体区的上方，从而远离在沿栅极宽度方向两端的隔离部分的侧壁，以及
所述第四高击穿电压场效应晶体管包括：
(a)通过置于其间的栅极绝缘膜在第二有源区的上方所设置的栅电极，
(b)第一导电类型的漏极第一半导体区，设置在第二有源区的沿栅极长度方向的一侧，其间插有隔离部分，
(c)第一导电类型的源极第一半导体区，设置得相邻于第二有源区的沿栅极长度方向的另一侧，其间没有插入隔离部分，
(d)其杂质浓度比第四高击穿电压场效应晶体管的第一导电类型的漏极第一半导体区低的第一导电类型的漏极第二半导体区，提供所述漏极第二半导体区，以便将第四高击穿电压场效应晶体管的第一导电类型的漏极第一半导体区和第二有源区的沟道区进行电连接，
(e)与第一导电类型相反的第二导电类型的第三半导体区，提供所述第三半导体区，以便在其中包括第四高击穿电压场效应晶体管的第一导电类型的源极第一半导体区以及第一导电类型的漏极第一和第二半导体区，
(f)其杂质浓度比第四高击穿电压场效应晶体管的第三半导体区高的第五半导体区，并且其设置在第二有源区的第一导电类型的源极第一半导体区和第一导电类型的漏极第二半导体区之间，以及
(g)其杂质浓度比第四高击穿电压场效应晶体管的第五半导体区低的第二导电类型的第六半导体区，并且其设置在第五半导体区的上方，以便远离在沿栅极宽度方向两端的隔离部分的侧壁。
25.根据权利要求24的半导体器件，其中隔离部分是通过将绝缘膜嵌入在半导体衬底中挖出的沟槽中所形成的沟槽型隔离部分。
26.根据权利要求24的半导体器件，其中隔离部分是通过选择性地氧化半导体衬底所形成的隔离部分。
27.根据权利要求24的半导体器件，其中形成第三和第四高击穿电压场效应晶体管的第五半导体区，从而从半导体衬底的主表面延伸到比隔离部分更深的位置。
28.根据权利要求24的半导体器件，其中半导体衬底设置有工作电压比第三和第四高击穿电压场效应晶体管低的低击穿电压场效应晶体管。
29.根据权利要求24的半导体器件，其中第六半导体区包括多于一半的沟道区。
30.一种制造半导体器件的方法，具有用于在半导体衬底中形成第五和第六高击穿电压场效应晶体管的工艺，所述方法包括以下步骤：
(a)在半导体衬底的主表面中形成沟槽型隔离部分，并且形成由沟槽型隔离部分所限定的多个有源区；
(b)在半导体衬底中形成第一导电类型的第七半导体区；
(c)在半导体衬底中形成与第一导电类型相反的第二导电类型的第八半导体区；
(d)在第七半导体区中形成第五高击穿电压场效应晶体管的第二导电类型的源极和漏极第九半导体区；
(e)在第八半导体区中形成第六高击穿电压场效应晶体管的第一导电类型的源极和漏极第十半导体区；
(f)在半导体衬底的上方形成栅极绝缘膜；
(g)在栅极绝缘膜的上方形成栅电极；
(h)在第九半导体区中形成其杂质浓度比第九半导体区高的第五高击穿电压场效应晶体管的第二导电类型的源极和漏极第十一半导体区；以及
(i)在第十半导体区中形成其杂质浓度比第十半导体区高的第六高击穿电压场效应晶体管的第一导电类型的源极和漏极第十二半导体区，
其中在相应有源区中形成第五高击穿电压场效应晶体管的第二导电类型的源极和漏极第十一半导体区，其中该相应有源区通过沟槽型隔离部分设置在其中设置有第五高击穿电压场效应晶体管的沟道区的有源区的沿栅极长度方向的两侧，
其中形成第五高击穿电压场效应晶体管的第二导电类型的源极和漏极第九半导体区，从而将第二导电类型的源极和漏极第十一半导体区与第五高击穿电压场效应晶体管的沟道区进行电连接，
其中在相应有源区中形成第六高击穿电压场效应晶体管的第一导电类型的源极和漏极第十二半导体区，其中该相应有源区通过沟槽型隔离部分设置在其中设置有第六高击穿电压场效应晶体管的沟道区的有源区的沿栅极长度方向的两侧，
其中形成第六高击穿电压场效应晶体管的第一导电类型的源极和漏极第十半导体区，从而将第一导电类型的源极和漏极第十二半导体区和第六高击穿电压场效应晶体管的沟道区进行电连接，
其中当形成第五高击穿电压场效应晶体管的第二导电类型的源极和漏极第九半导体区时，在第六高击穿电压场效应晶体管沿栅极宽度方向两端的相应沟槽型隔离部分与半导体衬底之间的边界区域中，形成其杂质浓度比第八半导体区高的第二导电类型的第十三半导体区，从而不与第六高击穿电压场效应晶体管的第一导电类型的源极和漏极第十和第十二半导体区相接触，并且远离第十和第十二半导体区，以及
其中当形成第六高击穿电压场效应晶体管的第一导电类型的源极和漏极第十半导体区时，在第五高击穿电压场效应晶体管沿栅极宽度方向两端的相应沟槽型隔离部分与半导体衬底之间的边界区域中，形成其杂质浓度比第七半导体区高的第一导电类型的第十四半导体区，从而不与第五高击穿电压场效应晶体管的第二导电类型的源极和漏极第九和第十一半导体区相接触，并且远离第九和第十一半导体区。
31.一种制造半导体器件的方法，具有用于在半导体衬底中形成第七和第八高击穿电压场效应晶体管的工艺，所述方法包括以下步骤：
(a)在半导体衬底的主表面中形成沟槽型隔离部分，并且形成由沟槽型隔离部分所限定的多个有源区；
(b)在半导体衬底中形成第一导电类型的第七半导体区；
(c)在半导体衬底中形成与第一导电类型相反的第二导电类型的第八半导体区；
(d)在第七半导体区中形成第七高击穿电压场效应晶体管的第二导电类型的漏极第九半导体区；
(e)在第八半导体区中形成第八高击穿电压场效应晶体管的第一导电类型的漏极第十半导体区；
(f)在半导体衬底的上方形成栅极绝缘膜；
(g)在栅极绝缘膜的上方形成栅电极；
(h)在第九半导体区中形成其杂质浓度比第九半导体区高的第七高击穿电压场效应晶体管的第二导电类型的漏极第十一半导体区，并且在第七半导体区中形成其杂质浓度比第九半导体区高的第七高击穿电压场效应晶体管的第二导电类型的源极第十一半导体区；以及
(i)在第十半导体区中形成其杂质浓度比第十半导体区高的第八高击穿电压场效应晶体管的第一导电类型的漏极第十二半导体区，并且在第八半导体区中形成其杂质浓度比第十半导体区高的第八高击穿电压场效应晶体管的第一导电类型的源极第十二半导体区，
其中在相应有源区中形成第七高击穿电压场效应晶体管的第二导电类型的漏极第十一半导体区，其中该相应有源区通过相应沟槽型隔离部分设置在其中设置有第七高击穿电压场效应晶体管的沟道区的有源区沿栅极长度的一侧，
其中不通过沟槽型隔离部分，以与其中设置有第七高击穿电压场效应晶体管的沟道区的有源区沿栅极长度方向的另一侧相邻的状态，形成第七高击穿电压场效应晶体管的第二导电类型的源极第十一半导体区，
其中形成第七高击穿电压场效应晶体管的第二导电类型的漏极第九半导体区，从而将第二导电类型的漏极第十一半导体区和第七高击穿电压场效应晶体管的沟道区进行电连接，
其中在相应有源区中形成第八高击穿电压场效应晶体管的第一导电类型的漏极第十二半导体区，其中该相应有源区通过相应的沟槽型隔离部分设置在其中设置有第八高击穿电压场效应晶体管的沟道区的有源区沿栅极长度方向的一侧，
其中不通过沟槽型隔离部分，以与其中设置有第八高击穿电压场效应晶体管的沟道区的有源区沿栅极长度方向的另一侧相邻的状态，形成第八高击穿电压场效应晶体管的第一导电类型的源极第十二半导体区，
其中形成第八高击穿电压场效应晶体管的第一导电类型的漏极第十半导体区，以便将第一导电类型的漏极第十二半导体区和第八高击穿电压场效应晶体管的沟道区进行电连接，
其中当形成第七高击穿电压场效应晶体管的第二导电类型的漏极第九半导体区时，在第八高击穿电压场效应晶体管沿栅极宽度方向的两端的相应沟槽型隔离部分与半导体衬底之间的边界区域之中，形成其杂质浓度比第八半导体区高的第二导电类型的第十三半导体区，从而不与第八高击穿电压场效应晶体管的第一导电类型的漏极第十和第十二半导体区相接触，并且从而远离第十和第十二半导体区，以及
其中当形成第八高击穿电压场效应晶体管的第一导电类型的漏极第十半导体区时，在第七高击穿电压场效应晶体管沿栅极宽度方向的两端的相应沟槽型隔离部分与半导体衬底之间的边界区域之中，形成其杂质浓度比第七半导体区高的第一导电类型的第十四半导体区，从而不与第七高击穿电压场效应晶体管的第二导电类型的漏极第九和第十一半导体相接触区，并且从而远离第九和第十一半导体区。
32.一种制造半导体器件的方法，具有用于在半导体衬底中形成第七和第八高击穿电压场效应晶体管的工艺，所述方法包括以下步骤：
(a)在半导体衬底的主表面中形成沟槽型隔离部分，并且形成由沟槽型隔离部分所限定的多个有源区；
(b)在半导体衬底中形成第一导电类型的第七半导体区；
(c)在半导体衬底中形成与第一导电类型相反的第二导电类型的第八半导体区；
(d)在第七半导体区中形成第七高击穿电压场效应晶体管的第二导电类型的漏极第九半导体区；
(e)在第八半导体区中形成第八高击穿电压场效应晶体管的第一导电类型的漏极第十半导体区；
(f)在半导体衬底的上方形成第七和第八高击穿电压场效应晶体管的栅极绝缘膜；
(g)在栅极绝缘膜的上方形成第七和第八高击穿电压场效应晶体管的栅电极；
(h)在第九半导体区中形成其杂质浓度比第九半导体区高的第七高击穿电压场效应晶体管的第二导电类型的漏极第十一半导体区，并且在第七半导体区中形成其杂质浓度比第九半导体区高的第七高击穿电压场效应晶体管的第二导电类型的源极第十一半导体区；
(i)在第十半导体区中形成其杂质浓度比第十半导体区高的第八高击穿电压场效应晶体管的第一导电类型的漏极第十二半导体区，并且在第八半导体区中形成其杂质浓度比第十半导体区高的第八高击穿电压场效应晶体管的第一导电类型的源极第十二半导体区，
(j)形成低击穿电压场效应晶体管的栅极绝缘膜；
(k)形成低击穿电压场效应晶体管的栅电极；以及
(l)形成低击穿电压场效应晶体管的源极和漏极第十五半导体区，
其中在相应有源区中形成第七高击穿电压场效应晶体管的第二导电类型的漏极第十一半导体区，其中该相应有源区通过相应的沟槽型隔离部分设置在其中设置有第七高击穿电压场效应晶体管的沟道区的有源区沿栅极长度方向的一侧，
其中不通过沟槽型隔离部分，以与设置有第七高击穿电压场效应晶体管的沟道区的有源区沿栅极长度方向的另一侧相邻的状态，形成第七高击穿电压场效应晶体管的第二导电类型的源极第十一半导体区，
其中形成第七高击穿电压场效应晶体管的第二导电类型的漏极第九半导体区，以便将第二导电类型的漏极第十一半导体区和第七高击穿电压场效应晶体管的沟道区进行电连接，
其中在相应有源区中形成第八高击穿电压场效应晶体管的第一导电类型的漏极第十二半导体区，其中该相应有源区通过相应的沟槽型隔离部分设置在其中设置有第八高击穿电压场效应晶体管的沟道区的有源区沿栅极长度方向的一侧，
其中不通过沟槽型隔离部分，以与其中设置有第八高击穿电压场效应晶体管的沟道区的有源区沿栅极长度方向的另一侧相邻的状态，形成第八高击穿电压场效应晶体管的第一导电类型的源极第十二半导体区，
其中形成第八高击穿电压场效应晶体管的第一导电类型的漏极第十半导体区，以便将第一导电类型的漏极第十二半导体区和第八高击穿电压场效应晶体管的沟道区进行电连接，
其中当形成第七高击穿电压场效应晶体管的第二导电类型的漏极第九半导体区时，在第八高击穿电压场效应晶体管沿栅极宽度方向的两端的相应沟槽型隔离部分与半导体衬底之间的边界区域之中，形成其杂质浓度比第八半导体区高的第二导电类型的第十三半导体区，从而不与第八高击穿电压场效应晶体管的第一导电类型的漏极第十和第十二半导体区相接触，并且从而远离第十和第十二半导体区，
其中当形成第八高击穿电压场效应晶体管的第一导电类型的漏极第十半导体区时，在第七高击穿电压场效应晶体管沿栅极宽度方向的两端的相应的沟槽型隔离部分与半导体衬底之间的边界区域之中，形成其杂质浓度比第七半导体区高的第一导电类型的第十四半导体区，从而不与第七高击穿电压场效应晶体管的第二导电类型的漏极第九和第十一半导体区相接触，并且从而远离第九和第十一半导体区，以及
其中在形成低击穿电压场效应晶体管的栅电极之后，形成第七和第八高击穿电压场效应晶体管的栅电极。
33.根据权利要求30、31或32的方法，其中形成第十三和第十四半导体区，从而从半导体衬底的主表面延伸到比隔离部分更深的位置。
34.一种制造半导体器件的方法，具有用于在半导体衬底中形成高击穿电压场效应晶体管和工作电压比高击穿电压场效应晶体管低的低击穿电压场效应晶体管的工艺，所述方法包括以下步骤：
(a)在半导体衬底的主表面中形成沟槽型隔离部分，并且形成由沟槽型隔离部分所限定的多个有源区；
(b)在半导体衬底中形成第一导电类型的第七半导体区；
(c)在第七半导体区中形成高击穿电压场效应晶体管的第二导电类型的漏极第九半导体区，它是与第一导电类型相反的第二导电类型的半导体区；
(d)在高击穿电压场效应晶体管沿栅极宽度方向的两端的相应沟槽型隔离部分与半导体衬底之间的边界区域中，形成其杂质浓度比第七半导体区高的第一导电类型的第十四半导体区，从而不与高击穿电压场效应晶体管的漏极第二导电类型的第九半导体区相接触，并且从而远离第九半导体区；
(e)在半导体衬底的上方形成高击穿电压场效应晶体管的栅极绝缘膜；
(f)在高击穿电压场效应晶体管的栅极绝缘膜的上方形成高击穿电压场效应晶体管的栅电极；
(g)在第九半导体区中形成其杂质浓度比第九半导体区高的高击穿电压场效应晶体管的第二导电类型的漏极第十一半导体区，并且在第七半导体区中形成其杂质浓度比第九半导体区高的高击穿电压场效应晶体管的第二导电类型的源极第十一半导体区；
(h)形成低击穿电压场效应晶体管的栅极绝缘膜；
(i)形成低击穿电压场效应晶体管的栅电极；以及
(j)形成低击穿电压场效应晶体管的源极和漏极第十五半导体区，
其中在相应有源区中形成高击穿电压场效应晶体管的第二导电类型的漏极第十一半导体区，其中该相应有源区通过相应的沟槽型隔离部分设置在其中设置有高击穿电压场效应晶体管的沟道区的有源区沿栅极长度方向的一侧，
其中不通过沟槽型隔离部分，以与其中设置有高击穿电压场效应晶体管的沟道区的有源区沿栅极长度方向的另一侧相邻的状态，形成高击穿电压场效应晶体管的第二导电类型的源极第十一半导体区，
其中形成高击穿电压场效应晶体管的第二导电类型的漏极第九半导体区，从而将第二导电类型的漏极第十一半导体区和高击穿电压场效应晶体管的沟道区进行电连接，以及
其中在形成低击穿电压场效应晶体管的栅电极之后，形成高击穿电压场效应晶体管的栅电极。
35.根据权利要求34的方法，其中形成第十四半导体区，从而从半导体衬底的主表面延伸到比隔离部分更深的位置。
36.一种制造半导体器件的方法，具有用于在半导体衬底中形成第九和第十高击穿电压场效应晶体管的工艺，所述方法包括以下步骤：
(a)在半导体衬底的主表面中形成沟槽型隔离部分，并且形成由沟槽型隔离部分所限定的多个有源区；
(b)在半导体衬底中形成第一导电类型的第七半导体区；
(c)在半导体衬底中形成与第一导电类型相反的第二导电类型的第八半导体区；
(d)在第七半导体区中形成第九高击穿电压场效应晶体管的第二导电类型的源极和漏极第九半导体区；
(e)在第八半导体区中形成第十高击穿电压场效应晶体管的第一导电类型的源极和漏极第十半导体区；
(f)在半导体衬底的上方形成栅极绝缘膜；
(g)在栅极绝缘膜的上方形成栅电极；
(h)在第九半导体区中形成其杂质浓度比第九半导体区高的第九高击穿电压场效应晶体管的第二导电类型的源极和漏极第十一半导体区；以及
(i)在第十半导体区中形成其杂质浓度比第十半导体区高的第十高击穿电压场效应晶体管的第一导电类型的源极和漏极第十二半导体区；
其中在相应有源区中形成第九高击穿电压场效应晶体管的第二导电类型的源极和漏极第十一半导体区，其中该相应有源区通过相应的隔离部分设置在其中设置有第九高击穿电压场效应晶体管的沟道区的有源区沿栅极长度方向的两侧，
其中形成第九高击穿电压场效应晶体管的第二导电类型的源极和漏极第九半导体区，从而将第二导电类型的源极和漏极第十一半导体区和第九高击穿电压场效应晶体管的沟道区进行电连接，
其中在相应有源区中形成第十高击穿电压场效应晶体管的第一导电类型的源极和漏极第十二半导体区，其中该相应有源区通过相应隔离部分设置在其中设置有第十高击穿电压场效应晶体管的沟道区的有源区沿栅极长度方向的两侧，
其中形成第十高击穿电压场效应晶体管的第一导电类型的源极和漏极第十半导体区，从而将第一导电类型的源极和漏极第十二半导体区和第十高击穿电压场效应晶体管的沟道区进行电连接，
其中当形成第九高击穿电压场效应晶体管的第二导电类型的源极和漏极第九半导体区时，在其中设置有第十高击穿电压场效应晶体管的沟道区的区域中，形成其杂质浓度比第八半导体区高的第二导电类型的第十五半导体区，
其中将用于形成与第十五半导体区相反的导电类型的杂质引入到第十五半导体区的上部，从而在第十五半导体区的上方形成其杂质浓度比第十五半导体区低的第二导电类型的第十六半导体区，
其中当形成第十高击穿电压场效应晶体管的第一导电类型的源极和漏极第十半导体区时，在其中设置有第九高击穿电压场效应晶体管的沟道区的区域中，形成其杂质浓度比第七半导体区高的第一导电类型的第十七半导体区，以及
其中将用于形成与第十七半导体区相反的导电类型的杂质引入到第十七半导体区的上部，从而在第十七半导体区的上方形成其杂质浓度比第十七半导体区低的第一导电类型的第十八半导体区。
37.一种制造半导体器件的方法，具有用于在半导体衬底中形成第十一和第十二高击穿电压场效应晶体管的工艺，所述方法包括以下步骤：
(a)在半导体衬底的主表面中形成沟槽型隔离部分，并且形成由隔离部分所限定的多个有源区；
(b)在半导体衬底中形成第一导电类型的第七半导体区；
(c)在半导体衬底中形成与第一导电类型相反的第二导电类型的第八半导体区；
(d)在第七半导体区中形成第十一高击穿电压场效应晶体管的第二导电类型的漏极第九半导体区；
(e)在第八半导体区中形成第十二高击穿电压场效应晶体管的第一导电类型的漏极第十半导体区；
(f)在半导体衬底的上方形成的栅极绝缘膜；
(g)在栅极绝缘膜的上方形成栅电极；
(h)在第九半导体区中形成其杂质浓度比第九半导体区高的第十一高击穿电压场效应晶体管的第二导电类型的漏极第十一半导体区，并且在第七半导体区中形成其杂质浓度比第九半导体区高的第十一高击穿电压场效应晶体管的第二导电类型的源极第十一半导体区；以及
(i)在第十半导体区中形成其杂质浓度比第十半导体区高的第十二高击穿电压场效应晶体管的第一导电类型的漏极第十二半导体区，并且在第八半导体区中形成其杂质浓度比第十半导体区高的第十二高击穿电压场效应晶体管的第一导电类型的源极第十二半导体区，
其中在相应有源区中形成第十一高击穿电压场效应晶体管的第二导电类型的漏极第十一半导体区，其中该相应有源区通过相应的隔离部分设置在其中设置有第十一高击穿电压场效应晶体管的沟道区的有源区沿栅极长度方向的一侧，
其中不通过隔离部分，以与其中设置有第十一高击穿电压场效应晶体管的沟道区的有源区沿栅极长度方向的另一侧相邻的状态，形成第十一高击穿电压场效应晶体管的第二导电类型的源极第十一半导体区，
其中形成第十一高击穿电压场效应晶体管的第二导电类型的漏极第九半导体区，从而将第二导电类型的漏极第十一半导体区和第十一高击穿电压场效应晶体管的沟道区进行电连接，
其中在相应有源区中形成第十二高击穿电压场效应晶体管的第一导电类型的漏极第十二半导体区，其中该相应有源区通过相应隔离部分设置在其中设置有第十二高击穿电压场效应晶体管的沟道区的有源区沿栅极长度方向的一侧，
其中不通过隔离部分，以与其中设置有第十二高击穿电压场效应晶体管的沟道区的有源区沿栅极长度方向的另一侧相邻的状态，形成第十二高击穿电压场效应晶体管的第一导电类型的源极第十二半导体区，
其中形成第十二高击穿电压场效应晶体管的第一导电类型的漏极第十半导体区，从而将第一导电类型的漏极第十二半导体区和第十二高击穿电压场效应晶体管的沟道区进行电连接，
其中当形成第十一高击穿电压场效应晶体管的第二导电类型的漏极第九半导体区时，在其中设置有第十二高击穿电压场效应晶体管的沟道区的区域中，形成其杂质浓度比第八半导体区高的第二导电类型的第十五半导体区，
其中将用于形成与第十五半导体区相反的导电类型的杂质引入到第十五半导体区的上部，从而在第十五半导体区的上方形成其杂质浓度比第十五半导体区低的第二导电类型的第十六半导体区，
其中当形成第十二高击穿电压场效应晶体管的第一导电类型的漏极第十半导体区时，在其中设置有第十一高击穿电压场效应晶体管的沟道区的区域中，形成其杂质浓度比第七半导体区高的第一导电类型的第十七半导体区，以及
其中将用于形成与第十七半导体区相反的导电类型的杂质引入到第十七半导体区的上部，从而在第十七半导体区的上方形成杂质浓度比第十七半导体区低的第一导电类型的第十八半导体区。
38.一种制造半导体器件的方法，具有用于在半导体衬底中形成第十一和第十二高击穿电压场效应晶体以及工作电压低于第十一和第十二高击穿电压场效应晶体管的低击穿电压场效应晶体管的工艺，所述方法包括以下步骤：
(a)在半导体衬底的主表面中形成沟槽型隔离部分，并且形成由沟槽型隔离部分所限定的多个有源区；
(b)在半导体衬底中形成第一导电类型的第七半导体区；
(c)在半导体衬底中形成与第一导电类型相反的第二导电类型的第八半导体区；
(d)在第七半导体区中形成第十一高击穿电压场效应晶体管的第二导电类型的漏极第九半导体区；
(e)在第八半导体区中形成第十二高击穿电压场效应晶体管的第一导电类型的漏极第十半导体区；
(f)在半导体衬底的上方形成第十一和第十二高击穿电压场效应晶体管的栅极绝缘膜；
(g)在栅极绝缘膜的上方形成第十一和第十二高击穿电压场效应晶体管的栅电极；
(h)在第九半导体区中形成其杂质浓度比第九半导体区高的第十一高击穿电压场效应晶体管的第二导电类型的漏极第十一半导体区，并且在第七半导体区中形成其杂质浓度比第九半导体区高的第十一高击穿电压场效应晶体管的第二导电类型的源极第十一半导体区；
(i)在第十半导体区中形成其杂质浓度比第十半导体区高的第十二高击穿电压场效应晶体管的第一导电类型的漏极第十二半导体区，并且在第八半导体区中形成其杂质浓度比第十半导体区高的第十二高击穿电压场效应晶体管的第一导电类型的源极第十二半导体区；
(j)形成低击穿电压场效应晶体管的栅极绝缘膜；
(k)形成低击穿电压场效应晶体管的栅电极；以及
(l)形成低击穿电压场效应晶体管的源极和漏极第十五半导体区，
其中在相应有源区中形成第十一高击穿电压场效应晶体管的第二导电类型的漏极第十一半导体区，其中该相应有源区通过相应的隔离部分设置在其中设置有第十一高击穿电压场效应晶体管的沟道区的有源区沿栅极长度方向的一侧，
其中不通过隔离部分，以与其中设置有第十一高击穿电压场效应晶体管的沟道区的有源区沿栅极长度方向的另一侧相邻的状态，形成第十一高击穿电压场效应晶体管的第二导电类型的源极第十一半导体区，
其中形成第十一高击穿电压场效应晶体管的第二导电类型的漏极第九半导体区，从而将第二导电类型的漏极第十一半导体区和第十一高击穿电压场效应晶体管的沟道区进行电连接，
其中在相应有源区中形成第十二高击穿电压场效应晶体管的第一导电类型的漏极第十二半导体区，其中该相应有源区通过相应的隔离部分设置在其中设置有第十二高击穿电压场效应晶体管的沟道区的有源区沿栅极长度方向的一侧，
其中不通过隔离部分，以与其中设置有第十二高击穿电压场效应晶体管的沟道区的有源区沿栅极长度方向的另一侧相邻的状态，形成第十二高击穿电压场效应晶体管的第一导电类型的源极第十二半导体区，
其中形成第十二高击穿电压场效应晶体管的第一导电类型的漏极第十半导体区，从而将第一导电类型的漏极第十二半导体区和第十二高击穿电压场效应晶体管的沟道区进行电连接，
其中当形成第十一高击穿电压场效应晶体管的第二导电类型的漏极第九半导体区时，在其中设置有第十二高击穿电压场效应晶体管的沟道区的区域中，形成其杂质浓度比第八半导体区高的第二导电类型的第十五半导体区，
其中将用于形成与第十五半导体区相反的导电类型的杂质引入到第十五半导体区的上部，从而在第十五半导体区的上方形成杂质浓度比第十五半导体区低的第二导电类型的第十六半导体区，
其中当形成第十二高击穿电压场效应晶体管的第一导电类型的漏极第十半导体区时，在其中设置有第十一高击穿电压场效应晶体管的沟道区的区域中，形成其杂质浓度比第七半导体区高的第一导电类型的第十七半导体区，
其中将用于形成与第十七半导体区相反的导电类型的杂质引入到第十七半导体区的上部，从而在第十七半导体区的上方形成其杂质浓度比第十七半导体区低的第一导电类型的第十八半导体区，以及
其中在形成低击穿电压场效应晶体管的栅电极之后，形成第十一和第十二高击穿电压场效应晶体管的栅电极。
39.根据权利要求36、37或38的方法，其中形成第十五和第十七半导体区，从而从半导体衬底的主表面延伸到比隔离部分更深的位置。
40.根据权利要求36、37或38的方法，其中第十五和第十七半导体区包括多于一半的沟道区。
41.一种制造半导体器件的方法，具有用于在半导体衬底中形成高击穿电压场效应晶体管和工作电压低于高击穿电压场效应晶体管的低击穿电压场效应晶体管的工艺，所述方法包括以下步骤：
(a)在半导体衬底的主表面中形成沟槽型隔离部分，并且形成由隔离部分所限定的多个有源区；
(b)在半导体衬底中形成第一导电类型的第七半导体区；
(c)在第七半导体区中形成高击穿电压场效应晶体管的第二导电类型的漏极第九半导体区；
(d)在其中设置有高击穿电压场效应晶体管的沟道区的区域中，形成其杂质浓度比第七半导体区高的第一导电类型的第十七半导体区；
(e)将用于形成与第十七半导体区相反的导电类型的杂质引入到第十七半导体区的上部，从而在第十七半导体区的上方形成其杂质浓度比第十七半导体区低的第一导电类型的第十八半导体区；
(f)在半导体衬底的上方形成高击穿电压场效应晶体管的栅极绝缘膜；
(g)在高击穿电压场效应晶体管的栅极绝缘膜的上方形成高击穿电压场效应晶体管的栅电极；
(h)在第九半导体区中形成其杂质浓度比第九半导体区高的高击穿电压场效应晶体管的第二导电类型的漏极第十一半导体区，并且在第七半导体区中形成其杂质浓度比第九半导体区高的高击穿电压场效应晶体管的第二导电类型的源极第十一半导体区；
(i)形成低击穿电压场效应晶体管的栅极绝缘膜；
(j)形成低击穿电压场效应晶体管的栅电极；以及
(k)形成低击穿电压场效应晶体管的源极和漏极第十五半导体区，
其中在相应有源区中形成高击穿电压场效应晶体管的第二导电类型的漏极第十一半导体区，其中该相应有源区通过相应的隔离部分设置在其中设置有高击穿电压场效应晶体管的沟道区的有源区沿栅极长度方向的一侧，
其中不通过隔离部分，以与其中设置有高击穿电压场效应晶体管的沟道区的有源区沿栅极长度方向的另一侧相邻的状态，形成高击穿电压场效应晶体管的第二导电类型的源极第十一半导体区，
其中形成高击穿电压场效应晶体管的第二导电类型的漏极第九半导体区，从而将第二导电类型的漏极第十一半导体区和高击穿电压场效应晶体管的沟道区进行电连接，以及
其中在形成低击穿电压场效应晶体管的栅电极之后，形成高击穿电压场效应晶体管的栅电极。
42.根据权利要求41的方法，其中形成第十七半导体区，从而从半导体衬底的主表面延伸到比隔离部分更深的位置。
43.根据权利要求36、37、38或41的方法，其中所述步骤(a)包括以下步骤：
(a1)在半导体衬底中形成沟槽；
(a2)在包括沟槽的半导体衬底的上方淀积绝缘膜；
(a3)去掉在沟槽外面的绝缘膜，并且将绝缘膜嵌入沟槽中以便形成沟槽型隔离部分。
44.根据权利要求36、37、38或41的方法，其中所述步骤(a)包括以下步骤：
(a1)在位于半导体衬底的上方的有源区中形成由抗氧化绝缘膜构成的图形；
(a2)对半导体衬底进行热氧化处理，并且在没有由抗氧化绝缘膜构成的图形的区域中形成绝缘膜，从而形成隔离部分。
45.根据权利要求41的方法，其中形成第十七半导体区以占据多于一半的沟道区。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425376A (zh) * 2013-08-28 2015-03-18 北大方正集团有限公司 Cmos管的制造方法及cmos管

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7485925B2 (en) * 2005-08-30 2009-02-03 United Microelectronics Corp. High voltage metal oxide semiconductor transistor and fabricating method thereof
JP4784738B2 (ja) * 2005-10-21 2011-10-05 セイコーエプソン株式会社 半導体装置
JP4784737B2 (ja) * 2005-10-21 2011-10-05 セイコーエプソン株式会社 半導体装置
JP4784739B2 (ja) * 2005-10-21 2011-10-05 セイコーエプソン株式会社 半導体装置
US8530355B2 (en) * 2005-12-23 2013-09-10 Infineon Technologies Ag Mixed orientation semiconductor device and method
US7687370B2 (en) * 2006-01-27 2010-03-30 Freescale Semiconductor, Inc. Method of forming a semiconductor isolation trench
KR100817084B1 (ko) * 2007-02-02 2008-03-26 삼성전자주식회사 고전압 트랜지스터 및 그 제조방법
US8072035B2 (en) 2007-06-11 2011-12-06 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
US8420488B2 (en) * 2007-09-11 2013-04-16 United Microelectronics Corp. Method of fabricating high voltage device
KR100954907B1 (ko) * 2007-12-21 2010-04-27 주식회사 동부하이텍 반도체 소자의 테스트 패턴 및 그 제조방법
JP5239548B2 (ja) * 2008-06-25 2013-07-17 富士通セミコンダクター株式会社 半導体装置及び半導体装置の製造方法
JP2010062182A (ja) * 2008-09-01 2010-03-18 Renesas Technology Corp 半導体集積回路装置
JP5147654B2 (ja) * 2008-11-18 2013-02-20 パナソニック株式会社 半導体装置
KR20100064264A (ko) * 2008-12-04 2010-06-14 주식회사 동부하이텍 반도체 소자 및 이의 제조 방법
KR101606930B1 (ko) * 2008-12-30 2016-03-28 주식회사 동부하이텍 반도체소자 및 그 제조방법
CN101710586B (zh) * 2009-01-09 2011-12-28 深超光电（深圳）有限公司 提高开口率的储存电容及其制作方法
JP2011071325A (ja) * 2009-09-25 2011-04-07 Seiko Instruments Inc 半導体装置
JP2011096862A (ja) * 2009-10-30 2011-05-12 Hitachi Ltd 半導体装置及びその製造方法
US8222093B2 (en) 2010-02-17 2012-07-17 GlobalFoundries, Inc. Methods for forming barrier regions within regions of insulating material resulting in outgassing paths from the insulating material and related devices
JP5734725B2 (ja) 2011-04-27 2015-06-17 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8716768B2 (en) * 2011-10-20 2014-05-06 Omnivision Technologies, Inc. Transistor with self-aligned channel width
JP5481526B2 (ja) * 2012-06-13 2014-04-23 ラピスセミコンダクタ株式会社 高耐圧電界効果トランジスタ
JP6341802B2 (ja) * 2014-08-21 2018-06-13 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9831134B1 (en) * 2016-09-28 2017-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device having deep wells
JP7156811B2 (ja) * 2018-03-26 2022-10-19 ラピスセミコンダクタ株式会社 半導体装置及び半導体装置の製造方法
CN110890421A (zh) * 2018-09-10 2020-03-17 长鑫存储技术有限公司 半导体器件
CN112825327A (zh) * 2019-11-21 2021-05-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112349733B (zh) * 2020-09-09 2022-09-06 湖北长江新型显示产业创新中心有限公司 阵列基板、阵列基板的制造方法及显示装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4918026A (en) * 1989-03-17 1990-04-17 Delco Electronics Corporation Process for forming vertical bipolar transistors and high voltage CMOS in a single integrated circuit chip
US5047358A (en) * 1989-03-17 1991-09-10 Delco Electronics Corporation Process for forming high and low voltage CMOS transistors on a single integrated circuit chip
US5306652A (en) * 1991-12-30 1994-04-26 Texas Instruments Incorporated Lateral double diffused insulated gate field effect transistor fabrication process
JP3252569B2 (ja) * 1993-11-09 2002-02-04 株式会社デンソー 絶縁分離基板及びそれを用いた半導体装置及びその製造方法
JP3275569B2 (ja) * 1994-10-03 2002-04-15 富士電機株式会社 横型高耐圧電界効果トランジスタおよびその製造方法
JPH08316464A (ja) * 1995-05-19 1996-11-29 Sony Corp Ｍｏｓトランジスタおよびその製造方法
JPH09237829A (ja) * 1996-03-01 1997-09-09 Hitachi Ltd 半導体集積回路装置およびその製造方法
JPH1065153A (ja) 1996-08-15 1998-03-06 Fujitsu Ltd 半導体装置及びその製造方法
JPH10189762A (ja) * 1996-12-20 1998-07-21 Nec Corp 半導体装置およびその製造方法
TW395024B (en) * 1998-08-28 2000-06-21 United Microelectronics Corp The method to shape up a shallow trench for isolation in IC
US6063674A (en) * 1998-10-28 2000-05-16 United Microelectronics Corp. Method for forming high voltage device
JP2001144189A (ja) * 1999-11-17 2001-05-25 Nec Ic Microcomput Syst Ltd 半導体集積回路装置及びその製造方法
JP2001160623A (ja) 1999-12-02 2001-06-12 Nec Ic Microcomput Syst Ltd 半導体装置とその製造方法
JP2001313389A (ja) * 2000-05-01 2001-11-09 Seiko Epson Corp 半導体装置およびその製造方法
US6528850B1 (en) * 2000-05-03 2003-03-04 Linear Technology Corporation High voltage MOS transistor with up-retro well
JP2002170888A (ja) * 2000-11-30 2002-06-14 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6501139B1 (en) * 2001-03-30 2002-12-31 Matrix Semiconductor, Inc. High-voltage transistor and fabrication process
KR100363101B1 (ko) * 2001-04-16 2002-12-05 페어차일드코리아반도체 주식회사 고내압 아이솔레이션 영역을 갖는 고전압 반도체 소자
JP2002343964A (ja) * 2001-05-18 2002-11-29 Denso Corp 半導体装置及びその製造方法
JP2005136169A (ja) * 2003-10-30 2005-05-26 Seiko Epson Corp 半導体装置およびその製造方法
US7091535B2 (en) * 2004-03-05 2006-08-15 Taiwan Semiconductor Manufacturing Company High voltage device embedded non-volatile memory cell and fabrication method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104425376A (zh) * 2013-08-28 2015-03-18 北大方正集团有限公司 Cmos管的制造方法及cmos管

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