CN1166004C - 半导体装置及其制造方法 - Google Patents

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Abstract

在半导体衬底上形成的MISFET的栅电极和所述MISFET的沟道下方阱区电连接的半导体装置中，将所述MISFET形成在所述半导体衬底上形成岛状的器件区域上，所述MISFET的栅电极与所述半导体衬底的阱区之间的电连接在所述岛状的器件区域侧面上实行。

Description

半导体装置及其制造方法
本发明涉及一种MISFET沟道下部的阱和栅电极电连接的半导体装置及其制造方法。
以往，为减少半导体装置的电力消耗，可继续不断地降低电源电压Vdd。可是，为了防止断开电流的增加，MISFET的阈值电压Vth就不能过分降低。因此，有晶体管驱动能力Id降低的倾向。
作为打破这个问题的器件，提出了DTMISFET(动态阈值电压金属绝缘体半导体场效应晶体管)(Fariborz Assaderaghi，et al.“Dynamic Threshold-Voltage MOSFET(DTMOS)for Uitra-Low voltage VLSI”，IFEE Trans.ElectronDevices，Vol.44，pp.414-421，1997)。
下面，参照图26A和26B说明DTMISFET的构造。图26A是表示现有的DTMISFET的结构图。图26A是表示DTMISFET结构的立体图。图26B是表示沿图26A的A-A’线的部分剖视图。图26A和26B中，3500为SOI衬底，3501为硅衬底，3502为绝缘层，3503为硅主体(阱)，3504为n+型源和漏，3505为栅绝缘膜，3506是由多晶硅组成的栅电极，3507为同栅电极连接的由金属塞3508间的连接部构成的p+扩散层。
DTMISFET是将栅电极和沟道下部的阱(硅主体)电连接起来的MISFET，电源电压Vdd即使小，驱动能力也会大，而且器件仍具有断开电流小的特点。产生这一特点的理由是通过栅电压传到衬底上发生衬底偏置效应，晶体管接通时阈值电压Vth低，断开时Vth高这样的工作原理。
并且，作为其他优点它还有：
(1)DTMOS纵向电场小，载流子迁移率大，是能够实现高驱动能力的理由之一；
(2)在不发生短沟道效应的区域，S系数常常为60mv/十进标量，是理想的值(室温中的最佳值)，；
(3)可以实现在采用起间隔工作作用的金属栅(例如用TiN的栅)的MISFET难以实现的低阈值电压Vth。
然而，DTMISFET有以下的缺点，就是不那么容易实用化。
(1)为了形成多晶硅与硅主体之间的连接部分(接触孔和金属塞)，会使器件的占有面积增大，从而制造工序复杂起来。如图27所示，如将每一个晶体管用于连接栅极和阱区的接触形成有2个，那么，器件的占有面积就会增大，制造工序就复杂了。之所以在硅主体3502的左右两侧形成接触孔的理由，就是因为硅主体的电阻高，又产生栅RC延迟，又有沿沟道宽度方向使阈值电压Vth变得不均匀的危险。另外，在图27中，与图26A和26B相同的部位都附以同一标号，并省略其说明。
(2)体电阻大，发生栅RC延迟，对电路工作容易有坏影响。
(3)源/漏的结电容器比现有的MOSFET大。近年来，为了降低源/漏与硅主体之间的pn结漏电，提出了介以电容器来连接栅与硅主体的试验(IEEEInternational Solid-State Circuits Conference Digest of Technicalpapers，p.292，1997)，但是存在因形成电容器而增大器件面积的大问题。(正如写入介绍文献中的那样，在介以电容器连接栅极和主体的场合，也必须形成pn结二极管。)
(4)源/漏和硅主体之间的pn结为正向偏置，Vdd超过0.7V左右，漏电流增大就不能使用了。
本发明的目的在于提供一种使DTMISFET占有面积缩小，并简化制造工序的半导体装置及其制造方法。
为实现上述目的，本发明构成如下。
本发明的半导体装置，在电连接有半导体衬底上形成的MISFET的栅电极和所述MISFET的沟道下方的阱区的半导体装置中，上述MISFET形成在所述半导体衬底上形成岛状的器件区域，并且所述MISFET的栅电极和所述半导体衬底的阱区之间的电连接在所述岛状的器件区域侧面上实行。
所述栅电极和所述阱区之间的电连接，优选的是介以形成于所述岛状器件区域侧面一部分上的电容器来进行。
本发明的半导体装置包括：由下部构造和该下部构造上形成相对衬底主表面平行的剖面面积比下部构造要小的上部构造组成的岛状器件区域的半导体衬底；在所述器件区域的上部构造上面形成的栅绝缘膜；在所述器件区域的下部构造和上部构造侧面形成的侧壁绝缘膜；以及同所述栅绝缘膜上、所述侧壁绝缘膜表面和所述器件区域的下部构造侧面连接并形成的栅电极。
本发明的半导体装置包括：由下部构造和该下部构造上形成相对衬底主表面平行的剖面面积比下部构造要小的上部构造组成的岛状器件区域的半导体衬底；在所述器件区域的上部构造上面形成的栅绝缘膜；在该栅绝缘膜上形成的栅电极；在该所述器件区域的上部构造侧面和栅电极侧面，形成表面比该栅电极表面要低的器件侧壁绝缘膜；以及在所述器件区域的下部构造侧面和所述器件侧壁绝缘膜侧面上形成，并与所述栅电极和所述器件区域的下部构造侧面电连接的接触。
本发明的半导体装置包括：由下部构造和该下部构造上形成并相对衬底主表面平行的剖面面积比下部构造要小的上部构造组成的岛状器件区域的半导体衬底；在所述器件区域的上部构造上面形成的栅绝缘膜；所述器件区域的上部构造侧面上形成的侧壁绝缘膜；在所述器件区域的下部构造对向的侧面形成的电容器绝缘膜；所述栅绝缘膜上形成的栅电极；以及在所述电容器绝缘膜上形成，并与所述栅电极电连接的电容器电极构成。
本发明优选的是，所述栅电极和所述电容器电极由连续形成的电极材料构成。
本发明的半导体装置，在电连接有半导体衬底上形成MISFET的栅电极和所述MISFET沟道下方的阱区的半导体装置中，所述MISFET在所述半导体衬底上形成岛状器件区域侧面一部分上形成，并且所述MISFET的栅电极和所述半导体衬底的阱区之间的电连接，在所述岛状器件区域的上面进行。
本发明优选的是在所述岛状器件区域的对向侧面上形成电连接的两个栅电极。进而，优选的是以使其夹着所述岛状器件区域对面一侧上形成的所述二个栅电极的方式在岛状器件区域形成源和漏区。
本发明半导体装置包括：由下部构造和该下部构造上形成并相对衬底主表面平行的剖面面积比下部构造要小的上部构造组成的岛状器件区域的半导体衬底；在所述器件区域的下部构造对向的侧面上分别形成1对栅绝缘膜；在所述器件区域的上部构造侧面形成的侧壁绝缘膜；在所述1对栅绝缘膜上，所述侧壁绝缘膜的表面和所述器件区域的上部构造上形成的栅电极；以及在该所述器件区域的下部构造上形成源和漏区，使之夹着所述1对栅绝缘膜。
在上述半导体装置中，所述栅电极最好是由金属材料组成。
本发明的半导体装置的制造方法，包括：把半导体衬低制成图形，并形成由下部构造和在该下部构造上形成且相对衬底主表面平行剖面面积比下部构造要小的上部构造构成的岛状器件区域的工序；形成同所述器件区域的上部构造侧面和下部构造上面连接的绝缘膜；在形成所述半导体衬底上栅电极的区域上形成一次性栅的工序；在所述器件区域的上部构造上形成源和漏的工序；在所述半导体衬底上，同该一次性栅的侧部连接，形成露出该一次性栅的上面的层间绝缘膜的工序；除去该一次性栅，形成露出所述器件区域的栅沟的工序；在露出所述栅沟底面的所述器件区域的上部构造上面形成栅绝缘膜的工序；以及在所述栅沟内，埋入并形成同所述器件区域的下部构造侧面电连接的栅电极的工序。
本发明的半导体装置的制造方法包括：在半导体衬底上介以绝缘层而形成的半导体层上面形成MIS晶体管的源、漏和栅电极的区域上形成掩模材料的工序；将所述掩模材料用作掩模蚀刻所述半导体层，并使该半导体层形成凸部的工序；在所述半导体层的凸部侧面形成第1侧壁绝缘膜的工序；将所述掩模材料和第1侧壁绝缘膜用作掩模蚀刻所述半导体层使所述绝缘层露出，并形成由所述凸部构成的上部构造和由在该上部构造的下部形成的下部构造构成的岛状器件区域的工序；在所述器件区域的下部构造侧面和第1侧壁绝缘膜侧面上，形成第2侧壁绝缘膜的工序；覆盖所述绝缘层、第2侧壁绝缘膜、第1侧壁绝缘膜、和所述器件区域的上部构造上面的栅形成的区域而形成一次性栅的工序；在所述器件区域的上部构造上面形成源和漏的工序；在形成绝缘膜以覆盖该一次性栅之后，使该绝缘膜的表面平坦化并露出一次性栅的工序；除去该一次性栅，露出所述器件区域下部构造侧面，形成栅沟的工序；在所述栅沟底面的所述器件区域的上部构造上面形成栅绝缘膜的工序；以及在所述栅沟内埋入并形成栅电极的工序。
本发明的半导体装置的制造方法包括：在半导体衬底上的半导体层上面，形成MOS晶体管的源、漏和栅电极的区域形成掩模材料的工序；将掩模材料用作掩模蚀刻所述半导体层，并在该半导体衬底上形成凸部的工序；在所述半导体层的凸部侧面形成第1侧壁绝缘膜的工序；将所述掩模材料和第1侧壁绝缘膜用作掩模蚀刻所述半导体层，形成由所述凸部构成的上部构造和由在该上部构造的下部形成的下部构造构成的岛状器件区域的工序；形成覆盖除所述器件区域以外的所述半导体衬底表面的绝缘层，以露出所述器件区域的下部构造侧面的上端部的工序；在所述器件区域的下部构造侧面和第1侧壁绝缘膜侧面上，形成第2侧壁绝缘膜的工序；覆盖所述绝缘层、第2侧壁绝缘膜、第1侧壁绝缘膜、和所述器件区域的上部构造上面的栅极形成区域而形成一次性栅的工序；在所述器件区域的上部构造上面形成源和漏的工序；在形成绝缘膜以覆盖该一次性栅之后，使该绝缘膜表面平坦化并露出一次性栅的工序；除去该一次性栅，形成与该器件区域的下部构造侧面连接的栅沟的工序；在所述栅沟底面的所述器件区域的上部构造上面形成栅绝缘膜的工序；以及在所述栅沟内埋入并形成栅电极的工序。
本发明的半导体装置的制造方法包括：在半导体衬底上介以绝缘层而形成的半导体层上面形成MOS晶体管的源、漏和沟道区的区域上形成掩模材料的工序；将所述掩模材料用作为掩模，蚀刻所述半导体层至规定深度，在该半导体层形成凸部的工序；在所述掩模材料和所述半导体层的凸部侧面，形成器件侧壁绝缘膜的工序；将所述掩模材料和所述器件侧壁绝缘膜用作掩模，蚀刻所述半导体层使所述绝缘层露出，并形成由所述凸部构成的上部构造和由在该上部构造的下部形成的下部构造构成的岛状器件区域的工序；在所述器件区域的下部构造侧面和所述器件侧壁绝缘膜侧面上，形成虚设接触的工序；在所述虚设接触的周围形成第1侧壁绝缘膜的工序；使所述器件侧壁绝缘膜的表面后退的工序；除去所述掩模材料一部分或全部的工序；在包括所述器件区域的上部构造的所述沟道区并所述栅电极形成的区域上面，形成同所述虚设接触连接一次性栅的工序；将该一次性栅用作掩模，在所述器件区域的上部构造上形成源和漏的工序；在所述半导体衬底上覆盖该一次性栅的侧面，同时露出该一次性栅的表面而形成第2侧壁绝缘膜的工序；除去该一次性栅，露出所述虚设接触形成栅沟的工序；在所述栅沟的内部形成栅绝缘膜的工序；在所述栅沟内埋入并形成所述栅电极的工序；使所述虚设接触的上面露出的工序；除去所述虚设接触，露出所述器件区域的下部构造侧面而形成接触沟的工序；以及在所述接触沟内埋入并形成接触电极的工序。
本发明的半导体装置的制造方法包括：在半导体衬底上形成MOS晶体管的源、漏和沟道区的区域形成掩模材料的工序；将所述掩模材料用作为掩模，蚀刻所述半导体衬底至规定深度，在该半导体层形成凸部的工序；在所述掩模材料和所述凸部侧面，形成器件侧壁绝缘膜的工序；将所述掩模材料和所述器件侧壁绝缘膜用作掩模，蚀刻所述半导体层，形成由所述凸部构成的上部构造和由在该上部构造的下部形成的下部构造构成的岛状器件区域的工序；在所述器件区域的下部构造侧面和所述器件侧壁绝缘膜侧面上，形成虚设接触的工序；在所述虚设接触的周围形成第1侧壁绝缘膜的工序；使所述器件侧壁绝缘膜的表面后退的工序；除去所述掩模材料的一部分或全部的工序；在包括所述器件区域的上部构造的沟道区的所述栅电极形成的区域上面，形成与所述虚设接触连接的一次性栅的工序；把该一次性栅用作掩模，在所述器件区域的上部构造上形成源和漏的工序；在所述半导体衬底上覆盖该一次性栅的侧面，同时露出该一次性栅的表面而形成第2侧壁绝缘膜的工序；除去该一次性栅，露出所述虚设接触来形成栅沟的工序；在所述栅沟的内部形成栅绝缘膜的工序；在所述栅沟内埋入并形成栅电极的工序；使所述虚设接触上面露出的工序；除去所述虚设接触，形成同侧壁的一部分和所述器件区域的下部构造侧面连接的接触沟的工序；以及在所述接触沟内埋入并形成接触电极的工序。
本发明的半导体装置的制造方法包括：将半导体衬底制成图形，并形成由下部构造和在该下部构造上形成且相对衬底主表面平行的剖面面积比下部构造小的上部构造构成的岛状器件区域的工序；形成同所述器件区域的上部构造侧面和下部构造上面连接的绝缘膜的工序；在所述半导体衬底上形成栅电极的区域上形成一次性栅的工序；在所述器件区域的下部构造侧部形成源和漏的工序；在所述半导体衬底上，同该一次性栅的侧面连接，形成露出该一次性栅上面的层间绝缘膜的工序；除去该一次性栅，形成露出所述器件区域的栅沟的工序；在露出所述栅沟底面的所述器件区域表面上淀积绝缘膜，在该器件区域的上部构造上形成栅绝缘膜，并在所述器件区域的下部构造侧面形成栅绝缘膜的工序；以及在所述栅沟内埋入并形成电极材料，形成栅电极和电容器电极的工序。
本发明的半导体装置的制造方法包括：将半导体衬底制成图形，并形成由下部构造和在该下部构造上形成且相对衬底主表面平行的剖面面积比下部构造小的上部构造构成的岛状器件区域的工序；形成连接所述器件区域的上部构造侧面和下部构造上面的绝缘膜的工序；在所述半导体衬底上形成栅电极的区域上形成一次性栅的工序；在所述器件区域的下部构造侧面形成源和漏的工序；在所述半导体衬底上，连接于该一次性栅的侧面而形成露出该一次性栅上面的层间绝缘膜的工序；除去该一次性栅，形成露出所述器件区域的栅沟的工序；在露出所述栅沟底面的所述器件区域的下部构造侧面上形成栅绝缘膜；以及在所述栅沟内埋入并形成栅电极的工序。
本发明按照上述结构，具有以下的作用和效果。
由于在岛状的器件区域侧面进行栅电极和阱区的连接，因此不需要有现有的DTMISFET那样的形成接触部分的平面面积，可大幅度减少器件的占用面积。另外，栅电极和阱区电连接的部位可自对准形成，因而能够简化制造工序。
并且，由于通过在岛状器件区域的硅侧面形成的电容器进行栅极和阱之间的电连接，不仅可以减少面积，而且可以大幅度降低源/漏与硅主体之间的泄漏电流。
并且，形成了源和漏，使其夹着岛状器件区域形成的两个栅电极，因而可以减少pn结面积，并大幅度降低源/漏与硅主体之间的泄漏电流。
并且，采用金属电极作为栅电极，因此就能容易地对n型阱和p型阱两者进行电连接。另外，在使用多晶硅栅电极的场合下，连接栅极、相反导电型的阱区和栅极时，在两者之间应形成金属塞，而通过用金属栅电极，就不需要形成其它的金属塞。
图1A表示本发明第1实施例的DTMISFET结构立体图；
图1B表示图1A的A-A’部分剖开的剖视图；
图2A～2L表示本发明第1实施例的DTMISFET制造工序的工序剖视图(相当于图1A的A-A’部分的剖面)；
图3A～3L表示本发明第1实施例的DTMISFET制造工序的工序剖视图(相当于图1A的A-A’部分的剖面)；
图4A表示本发明第2实施例的DTMISFET结构立体图；
图4B表示图4A的A-A’部分剖开的剖视图；
图5A～5D表示本发明第2实施例的DTMISFET制造工序的工序剖视图(相当于图4A的A-A’部分的剖面)；
图6A～6D表示本发明第2实施例的DTMISFET制造工序的工序剖视图(相当于图4A的B-B’部分的剖面)；
图7A表示本发明第3实施例的DTMISFET结构立体图；
图8A～8P表示本发明第3实施例的DTMISFET制造工序的工序剖视图(相当于图7A的A-A’部分的剖面)；
图9A～9P表示本发明第3实施例的DTMISFET制造工序的工序剖视图(相当于图7A的B-B’部分的剖面)；
图10A表示本发明第4实施例的DTMISFET结构立体图；
图11A～11D表示本发明第4实施例的DTMISFET制造工序的工序剖视图(相当于图10A的A-A’部分的剖面)；
图12A～12D表示本发明第4实施例的DTMISFET制造工序的工序剖视图(相当于图10A的B-B’部分的剖面)；
图13A表示本发明第5实施例的DTMISFET结构立体图；
图14A～14B表示本发明第5实施例的DTMISFET制造工序的工序剖视图(相当于图13A的A-A’部分的剖面)；
图15A～15B表示本发明第5实施例的DTMISFET制造工序的工序剖视图(相当于图13A的B-B’部分的剖面)；
图16A～160表示本发明第6实施例的DTMISFET制造工序的工序剖视图(相当于图13A的A-A’部分的剖面)；
图17A～170表示本发明第6实施例的DTMISFET制造工序的工序剖视图(相当于图13A的B-B’部分的剖面)；
图18A～18E表示本发明第7实施例的DTMISFET制造工序的工序剖视图(相当于图13A的A-A’部分的剖面)；
图19A～19E表示本发明第7实施例的DTMISFET制造工序的工序剖视图(相当于图13A的B-B’部分的剖面)；
图20A表示本发明第8实施例的DTMISFET结构立体图；
图20B表示图20A的A-A’部分剖开的剖视图；
图21A～21J表示本发明第8实施例的DTMISFET制造工序的工序剖视图(相当于图20A的A-A’部分的剖面)；
图22A～22J表示本发明第8实施例的DTMISFET制造工序的工序剖视图(相当于图4A的B-B’部分的剖面)；
图23A表示本发明第9实施例的DTMISFET结构立体图；
图23B表示图23A的A-A’部分剖开的剖视图；
图24A～24K表示本发明第9实施例的DTMISFET制造工序的工序剖视图(相当于图23A的A-A’部分的剖面)；
图25A～25K表示本发明第9实施例的DTMISFET制造工序的工序剖视图(相当于图23A的B-B’部分的剖面)；
图26A表示现有的DTMISFET结构立体图；
图26B表示图26A的A-A’部分剖开的剖视图；
图27表示图26A、26B所示的DTMISFET的栅极和阱区之间连接部位的俯视图。
以下参照附图说明本发明的实施例。
[第1实施例]
图1A表示本发明第1实施例的DTMISFET结构立体图；图1B表示图1A的A-A’部分剖开的剖视图。
如图1A和1B所示，在本实施例中，采用顺次淀积了作为半导体衬底的硅单晶衬底12、氧化硅膜13和岛状的硅主体(阱区)14的SOI衬底11。岛状的硅主体14由下部构造14a和相对于下部构造14a上形成的衬底主平面平行的剖面面积比下部构造14a小的上部构造14b构成。另外，在上部构造14b的周围，露出了下部构造14a的上表面。
形成同岛状硅主体14的下部构造14a侧面和上部构造14b上表面连接的侧壁绝缘膜17。并且，在硅主体14的一部分上部构造14b上形成栅绝缘膜18。形成金属栅电极19，使其在栅绝缘膜18上，并与侧壁绝缘膜17和硅主体14的下部构造14a侧面连接。以从左右夹着金属栅电极19的方式，在硅主体14的表面层内形成源和漏区16。
如上所述，金属栅电极19和器件区域的硅主体14在岛状的硅主体14的下部构造14a侧面电连接。
另外，作为栅绝缘膜18，可取的是使用Ta2O5，TiO2，Si3N4，HfO2，ZrO2，La2O3，Gd2O3，Y2O3，CaF2，CaSnF2，CeO2，氧化钇稳定化的氧化锆，Al2O3，ZrSiO4，HfSiO4，Gd2SiO5，2La2O3·3SiO2等的高介电膜。
下面，参照附图说明本发明的制造方法。图2A～2L和图3A～3L是表示图1A和1B所示的的DTMISFET制造工序的工序剖视图。并且，图2A～2L是与图1A的A-A’部分剖面相当的工序剖视图，图3A～3L是与图1A的B-B’部分剖面相当的工序剖视图。
首先，如图2A，图3A所示，准备叠层了硅单晶衬底12、氧化硅膜13和硅半导体层14的SOI衬底11。
接着，如图2B，图3B所示，在硅半导体层14的表面形成膜厚5nm左右的热氧化膜21后，用LPCVD法淀积膜厚100nm左右的多晶硅层(掩模材料)22。在器件区域的多晶硅层22上形成图中未示出的光刻胶图形后，顺次对多晶硅层22、热氧化膜21和硅半导体层14进行RIE(反应离子蚀刻)，在硅半导体层14上形成深度100nm左右的沟，并形成硅主体的上部构造14b。而且，除去光刻胶图形后，对露出的多晶硅层22和硅主体14表面进行薄氧化(～5nm)而形成SiO2层23。并且，为了在硅主体的下部构造14a侧面上，把随后形成的栅极和硅层电连接起来，用离子注入法形成必要的p+扩散层15。该离子注入时，以多晶硅层22为掩模。
接着，如图2C、图3C所示，在整个面上淀积Si3N4膜后，通过进行RIE，在前工序形成的上部构造14b侧面形成侧壁绝缘膜17。而且，用多晶硅层22和侧壁绝缘膜17为掩模，蚀刻硅主体14露出氧化硅膜13。通过该蚀刻工序，形成由包括相对于下部构造14a上形成的衬底主平面平行的剖面面积比下部构造14a要小的上部构造14b构成的岛状硅主体14。另外，在上部构造14b的周围，露出了下部构造14a的上表面。在该蚀刻工序中，也对多晶硅层22进行蚀刻，但预先调整膜厚，或预先在多晶硅层22表面形成TEOS-SiO2膜等的蚀刻掩模，使之不消失。
然后，如图2D和图3D所示，在淀积Si3N4膜后，通过对Si3N4膜进行RIE，在氧化硅膜13上形成的构造物侧壁上，形成厚度大约10nm的第2侧壁绝缘膜24。另外，在淀积构成该第2侧壁绝缘膜24的Si3N4膜时，调整工艺条件，要调整第2侧壁绝缘膜24的湿式蚀刻速度，使得蚀刻速度比侧壁绝缘膜17快。
接着，如图2E和图3E所示，淀积膜厚400nm左右的作为一次性栅材料的多晶硅层25。
接着，如图2F和图3F所示，用CMP法使多晶硅层25的表面平坦化。而后，在栅电极形成区域的多晶硅层表面上形成图中未示出的光刻胶图形之后，对多晶硅层25、22进行蚀刻并制成图形。以后把该制成图形的多晶硅层22、25称作一次性栅22、25。
如图2G和图3G所示，除去光刻胶图形后，进行Si3N4膜的淀积和蚀刻，在一次性栅22、25侧壁上形成膜厚20nm左右的栅侧壁绝缘膜26。而且，形成延伸用或深结用的扩散层，并形成源和漏16。用于形成延伸用的n-扩散层的As离子注入条件为，例如加速电压15keV，剂量3×1014cm-2。并且，用于形成深结的As注入条件为加速电压45keV，剂量3×1015cm-2。这里也进行源和漏16激活用的加热处理(～1000℃)。
如图2H和图3H所示，在整个面上淀积TEOS-SiO2膜27后，用CMP法使TEOS-SiO2层27表面平坦化，将一次性栅22、25表面露出来。
如图2I和图3I所示，用CDE法等除去一次性栅22、25，在栅的形成区域形成栅沟31。另外，该蚀刻工序用不蚀刻Si3N4的工艺来进行，留下侧壁绝缘膜17、24和26。而且，用HF系的湿式蚀刻法，也将栅沟底面的热氧化膜21除去。
如图2J和图3J所示，在露出栅沟31底面的硅主体的上部构造14b表面上，形成由SiO2组成的栅绝缘膜18。接着，如图2K、图3K所示，用湿式蚀刻法除去p+扩散层15侧部形成的第2侧壁绝缘膜24，并露出p+扩散层15。如上所述，构成第2侧壁绝缘膜24的Si3N4的蚀刻速度比侧壁绝缘膜17和栅侧壁绝缘膜26的速度高而膜厚薄，除去第2侧壁绝缘膜24后，还能残留侧壁绝缘膜17和栅侧壁绝缘膜26。
如图2L和图3L所示，用CVD或溅射法形成Al/TiN(膜厚：400nm/5nm)这样的淀积金属，通过以CMP法进行平坦化，并形成与所述器件区域下部构造14a侧部形成的p+扩散层15电连接的金属栅电极19。
然后，与通常的LSI制造工艺相同，以CVD法淀积TEOS层间绝缘膜，在源和漏及金属栅电极上开出接触孔，形成上层金属布线也行。
如以上所示，栅电极和硅层间的电连接，在形成岛状的器件区域侧面的一部分，由栅电极和形成一体的接触电极进行，因而不需要形成接触部分的剖面面积，可以大幅度降低器件占有面积。
并且，栅电极由金属形成，能与n型半导体和p型半导体两者都容易进行电连接，对形成C-MOSFET非常有利。在多晶硅栅电极的场合，当连接与栅电极相反导电型的硅层和栅电极时，两者之间必须形成金属塞等，工序复杂。
进而，可用自对准法进行栅电极和硅层之间的连接，得到面积缩小，工序简化的工序。并且还通过把金属栅电极和DTMISFET组合起来的办法，就能实现金属栅电极MISFET难以实现的低阈值电压Vth(～0.2V)。
并且，由于在栅绝缘膜和栅电极形成前形成源和漏，因而在源和漏激活工序之后，没有高温处理工序。这样，不仅可将SiO2膜使用于栅绝缘膜上，而且可以使用Ta2O5膜、TiO2膜或(Ba，Sr)TiO3膜等高介电膜或强电介质膜，并可以把金属材料使用于栅电极上。
另外，在把高或强电介质膜使用于栅绝缘膜的情况下，需要根据所用的栅绝缘膜选择栅电极的材料，就可以使用TiN、Al、W、Ru等。并且，在栅绝缘膜和栅电极之间，可以形成TiN和WN等作为阻挡金属。
[第2实施例]
在本实施例中，说明有关采用通常体硅半导体衬底的DTMISFET。图4A是表示本发明第2实施例的DTMISFET结构立体图；图4B是表示图4A的A-A’部分剖开的剖视图。
在器件区域的一部分硅单晶衬底71上，形成岛状的器件区域75。岛状的器件区域75由下部构造75a、在下部构造75a上形成相对于衬底主平面平行的剖面面积比下部构造75a小的上部构造75b构成。另外，在上部构造75b的周围，露出下部构造75a的上表面。在岛状的器件区域75表面层上形成p型阱73，进而在p型阱73下部形成n型阱72。
硅单晶衬底71的器件区域75下部构造75a上和上部构造75b侧面连接形成侧壁绝缘膜17。并且，在器件区域75周围的硅单晶衬底71上，以及器件区域75下部构造75a侧面连接形成器件隔离绝缘膜(TEOS)74。形成的器件隔离绝缘膜74上表面要比器件区域75的下部构造75a上表面低，并从一部分器件隔离绝缘膜74中露出硅单晶衬底71的p型阱73。
在器件区域75的上部构造75b上表面的一部分上形成栅绝缘膜18。金属栅电极19，通过栅绝缘膜18形成到硅单晶衬底71上，并在器件区域75的上部构造75b表面形成源和漏16，使其夹着栅绝缘膜18。金属栅电极19形成在栅绝缘膜18上，而且要与侧壁绝缘膜17和器件区域75的下部构造75a上部侧面的p型阱73连接。
下面，参照附图说明本发明的制造方法。用图5A～5D和图6A～6D说明应该本装置的制造工序。图5A～5D是与图4A的A-A’部分剖面相当的工序剖视图。图6A～6D是与图4A的B-B’部分剖面相当的工序剖视图。
首先，如图5A，图6B所示，准备体硅单晶衬底71。在硅单晶衬底71的表面形成膜厚5nm左右的热氧化膜81后，用LPCVD法淀积由膜厚100nm左右的多晶硅层82和膜厚150nm左右的TEOS膜组成的绝缘膜83。利用光刻技术，在器件区域的绝缘膜83上形成图中未示出的光刻胶图形。以光刻胶图为掩模，对多晶硅层82、热氧化膜81和硅单晶衬底71进行蚀刻，在硅单晶衬底71上形成深度100nm左右的沟，并在硅单晶衬底71上形成上部构造75b。而且，除去光刻胶图形后，对露出的多晶硅层82和硅单晶衬底71的表面进行薄氧化(～5nm)，形成氧化层84。
接着，如图5B、图6B所示，在硅单晶衬底71上形成的上部构造75b侧面，形成由厚度30nm左右的Si3N4构成的侧壁绝缘膜17。而且，以绝缘膜83和侧壁绝缘膜17为掩模，进一步蚀刻硅单晶衬底71大约250nm。通过这次蚀刻，形成由下部构造75a和在下部构造75a上形成相对于衬底主平面平行的剖面面积比下部构造75a要小的上部构造75b组成的岛状器件区域75。另外，在上部构造75b的周围，让下部构造75a的上表面露出。这时，绝缘膜83虽然也同时受蚀刻，但是在此蚀刻工序中，要调整形成绝缘膜83的膜厚，使得绝缘膜83不消失。
然后，如图5C、图6C所示，在整个面上淀积膜厚550nm左右的器件隔离绝缘膜74之后，用CMP法将表面平坦化，并露出多晶硅层82。接着，通过高加速离子注入，依次形成深n型阱72和浅p型阱73(双重阱构造)。
然后，如图5D、图6D所示，用RIE或湿式蚀刻法，留下器件隔离区的器件隔离绝缘膜74，并使器件隔离绝缘膜74下的浅p型阱73侧面凹陷，在深度方向露出80nm左右。进而通过进行Si3N4膜的淀积/蚀刻，在侧壁绝缘膜17侧部再形成厚度10nm左右的第2侧壁绝缘膜85。另外，最好优化工艺条件进行淀积，要使构成第2侧壁绝缘膜85的Si3N4膜蚀刻速度比侧壁绝缘膜17的快。
此后的工序，跟用于第1实施例的图2E～2L和图3E～3L说过的制造工序一样，因此省去说明。
根据本实施例，不用担心使用SOI衬底时容易出现的硅主体高电阻问题。这是因为不用硅主体而代之以比较高的杂质浓度膜厚采用厚的p型阱，可以降低该部分电阻的缘故。
[第3实施例]
图7为表示本发明第3实施例的DTMISFET结构剖面立体图。
本装置采用淀积了硅衬底1001、埋入氧化膜1002和硅有源层1003的SOI衬底1000。硅有源层(器件区域)1003形成为岛状。岛状的硅有源层1003由下部构造1003a和形成于下部构造1003a上跟衬底主表面平行的剖面面积比下部构造1003a小的上部构造1003b构成。另外，在上部构造1003b周围，露出了下部构造1003a的上表面。
同岛状硅有源层1003的下部构造1003a上面和上部构造1003b侧面连接，形成了环状的器件侧壁绝缘膜1010。另外，器件侧壁绝缘膜1010上面的高度要形成得比硅有源层1003上部构造1003b的上面还高。
在埋入的氧化膜1002上，且与硅有源层1003下部构造1003a侧面和器件侧壁绝缘膜1010侧面连接，形成底面和下面用阻挡金属1011覆盖的接触电极1012。因此，硅有源层1003和接触电极1012，通过阻挡金属1011进行电连接。
在硅有源层1003的上部构造1003b上面形成了栅绝缘膜1006。该栅绝缘膜1006要形成与器件侧壁绝缘膜1010一边对面的一部分连接，而另一边对面不连接。在没有形成栅绝缘膜1006的硅有源层1003上部构造1003b的上面，形成缓冲氧化膜1005。
另外，作为栅绝缘膜18，可取的是使用Ta2O5，TiO2，Si3N4，HfO2，ZrO2，La2O3，Gd2O3，Y2O3，CaF2，CaSnF2，CeO2，氧化钇稳定化的氧化锆，Al2O3，ZrSiO4，HfSiO4，Gd2SiO5，2La2O3·3SiO2等的高介电膜。
层间绝缘膜1007形成于缓冲氧化膜1005上面，要同缓冲氧化膜1005连接的区域的器件侧壁绝缘膜1010侧面和上面，以及同阻挡金属1011侧面连接。
阻挡金属1008形成于栅绝缘膜1006上面，要同层间绝缘膜1007侧面、器件侧壁绝缘膜1010侧面和上面以及阻挡金属1011侧面连接。并且形成栅电极1009，使其同阻挡金属1008连接。即，栅电极1009和接触电极1012，介以阻挡金属1008、1011进行电连接。因此，栅电极1009和硅有源层1003的下部侧面，通过阻挡金属1008、1011和接触电极1012进行电连接。
而且，在硅有源层1003的上部构造1003b上面夹着栅电极1009，形成了源和漏1004(图中未示出源或漏的一方)。
而且，同覆盖接触电极1012表面的阻挡金属1011外周表面连接，形成器件隔离绝缘膜1013。器件隔离绝缘膜1013上表面形成得要比栅电极1009低。在器件隔离绝缘膜1013上面，沿栅电极1009长度方向的延长方向，形成以阻挡金属1008覆盖侧面和下面的电极1009A。并且，在器件隔离绝缘膜1013上没有形成电极1009A的区域上，形成层间绝缘膜1007。
然后，参照图8A～8P、9A～9P，说明本装置的制造方法。图8A～8P是相当于图7A的A-A’部分剖面的工序剖视图。图9A～9P是相当于图7A的B-B’部分剖面的工序剖视图。
首先，如图8A，图9A所示，在硅衬底1001上介以埋入氧化膜1002，在形成了厚度300nm左右的硅有源层1003的SOI衬底1000上，形成缓冲氧化膜1005后，依次淀积多晶硅膜1101和氮化硅膜1102。
接着，如图8B，图9B所示，用光刻技术描绘器件区域的图形并形成图中未示出的光刻胶图形后，对氮化硅膜1102、多晶硅膜1101、缓冲氧化膜1005和硅有源层1003进行RIE。这时，不对深度方向全部进行蚀刻，而是蚀刻硅有源层1003深度为15nm～20nm左右，在硅有源层1003上形成上部构造1003b。
如图8C，图9C所示，通过淀积氧化硅膜后进行RIE，形成包围硅有源层1003上部构造1003b周围的器件侧壁绝缘膜1010。这里，顶部器件侧壁绝缘膜1010称为长方形剖面，但是通常器件侧壁绝缘膜1010上部变薄。
如图8D，图9D所示，用氮化硅膜1102和器件侧壁绝缘膜1010为掩模，对硅有源层1003进行RIE露出埋入氧化膜1002，并露出器件侧壁绝缘膜1010下部的硅有源层1003。通过该蚀刻工序，形成由下部构造1003a和形成于下部构造1003a上相对衬底主表面平行的剖面面积比下部构造1003a小的上部构造1003b构成的岛状硅有源层1003。另外，在上部构造1003b周围，露出下部构造1003a的上表面。最好对该硅有源层1003的下部构造1003a侧面，通过以倾斜离子注入法等注入杂质作成高浓度，降低之后与栅电极的接触电阻。
如图8E，图9E所示，通过在整个面上淀积氮化硅膜后进行RIE，在硅有源层1003的下部构造1003a和器件侧壁绝缘膜1010侧部形成虚设接触1103。
如图8F，图9F所示，通过在整个面上淀积氧化硅膜后进行CMP，在相邻器件区域1003之间的空间形成器件隔离绝缘膜1013。用RIE法选择性蚀刻硅氧化物，使器件隔离绝缘膜1013的表面后退。这时，硅衬底1001的表面也同样后退。
如图8G，图9G所示，以选择性蚀刻硅氮化物的条件进行RIE，除去氮化硅膜1102。在蚀刻时，由硅氮化物组成的虚设接触1103表面后退。
如图8H，图9H所示，依次淀积多晶硅膜1104和氮化硅膜1105。接着，如图8I，图9I所示，在用光刻技术，形成覆盖栅电极形成区域的图中未示出的光刻胶图形之后，进行RIE，通过RIE依次蚀刻氮化硅膜1105、多晶硅膜1104和多晶硅膜1101，形成了一次性栅后，除去光刻胶图形。此后把残留的氮化硅膜1105、多晶硅膜1104和多晶硅膜1101称为一次性栅1105、1104和1101。
接着，如图8J，图9J所示，以一次性栅1105、1104和1101为掩模，对硅有源层1003进行离子注入形成源和漏1004后，进行退火激活。
如图8K，图9K所示，淀积层间绝缘膜1007以覆盖一次性栅1105、1104和1101后进行CMP，把层间绝缘膜1007的里面及一次性栅1105、1104和1101的表面制成同样的高度。
如图8L，图9L所示，以层间绝缘膜1007为掩模除去一次性栅1105、1104和1101，形成缓冲氧化膜1005表面露出的栅沟1106。而且如图8M，图9M所示，除去栅沟1106内露出的缓冲氧化膜1005。
如图8N、图9N所示，将栅沟1106内露出的硅有源层1003表面进行氧化，形成栅绝缘膜1006。为防止栅电极材料的扩散，例如淀积了由TiN组成的阻挡金属1008后，淀积W等栅电极1009。而且，用CMP法研磨栅电极材料和阻挡金属材料，只在沟内形成阻挡金属1008和栅电极1009。
如图80、图90所示，用热磷酸处理除去虚设接触1103，形成在侧面硅有源层1003下部构造1003a露出的接触沟1107。接着如图8P、图9P所示，在形成了阻挡金属1011和Al等的接触电极1012后，通过用CMP法等进行平坦，形成电连接栅电极1009和硅有源层1003下部构造1003a的接触电极1012。
然后，同通常形成晶体管工序一样，进行层间绝缘膜的淀积，形成与栅电极连接的接触孔。进而在淀积TiN作为反应防止层之后，淀积成为栅布线的铝，通过制成图形而形成栅布线。
在本实施例中，除上述第1实施例说过的效果外，由于接触电极1012和硅有源层1013之间的接触在硅有源层1013四周围都有，所以能够获得稳定低电阻电连接。另外，在图7中虽然图示出源极接触1014和漏极接触1014，但由于这些接触可以用公知的方法形成，所以没有对该制造方法进行特别说明。
[第4实施例]
在本实施例中，就作为栅绝缘膜使用氧化钽这种淀积膜的DTMISFET进行说明。使用淀积膜作为栅绝缘膜的场合下，为了除去虚设栅在所形成栅沟的整个面上淀积绝缘膜，用栅绝缘膜绝缘电连接栅电极和硅有源层的接触和栅电极。
因此，如图10所示，形成连接接触电极1012和栅电极1009的电极1902、1903。另外，在图10中，对与图7同样的部位附以相同的标号，并省去其详细说明。
接着，说明有关本装置的制造方法。图11A～11D，图12A～12D表示本发明第4实施例的DTMISFET制造工序的工序剖视图。图11A～11D是相当于图10的A-A’部分剖面的工序剖视图；图12A～12D是相当于图10的B-B’部分剖面的工序剖视图。
图11A，图12A所示的构造，由第2实施例的DTMISFET制造方法所示的工序剖视图中的图8A～8M，图9A～9M的构造来形成，因而省去说明。
而且，如图11B，图12B所示，在依次淀积作为栅绝缘膜的氧化钽等高介电膜、阻挡金属和栅电极后，通过用CMP法等使之平坦，仅在栅沟1106内残留栅绝缘膜1901、阻挡金属1008和栅电极1009。然后，如图11C，图12C所示，用热磷酸除去虚设接触1103形成接触沟1107。而且，在淀积阻挡金属1011和接触电极1012后，通过进行CMP，仅在接触沟1107内残留阻挡金属1011和接触电极1012。
接着，如图11D，图12D所示，在依次淀积阻挡电极1902和金属电极1903后，用光刻技术作成图形，形成连接栅电极1009和接触电极1012的金属电极1903。
根据本实施例，即使以淀积膜用作栅绝缘膜，通过金属电极，也能作成栅电极和接触电极电连接。从而让栅电极和硅有源层电连接。
[第5实施例]
在本实施例中，同第2实施例同样，说明用淀积高介电膜形成栅绝缘膜的DTMISFET。
本实施例的构造，如图13所示，除去接触电极1012侧部的栅绝缘膜1901，电连接接触电极1012和栅电极1009。另外，在图13中，与图10同样的部分附以相同的标号，其详细说明从略。
下面，参照图14A～14B，图15A～15B，说明本装置的制造方法。实施例图14A～14B是相当于图13的A-A-部分剖开的工序剖视图。实施例图15A～15B是相当于图13的B-B’部分剖开的工序剖视图。
在图11A～11B，图12A～12B前进行同第4实施例同样的制造工序后，如图14A和图15A所示，除去虚设接触1103之前，用CDE法等选择性地蚀刻与虚设接触1103连接的由氧化钽等高介电膜构成的栅绝缘膜1901并切凹槽。
接着，如图14B和图15B所示，除去虚设接触1103之后，淀积阻挡金属1011和接触电极1012，进行由CMP法产生的平坦化，形成同栅电极1009和硅有源层1003电连接的接触电极1012。
不用第4实施例的电极1903，因而有能够电连接栅电极1009和接触电极1012的优点。
[第6实施例]
在第3～第5实施例中，用硅氮化物作为虚设接触，而在本实施例中，说明把多晶硅用于虚设接触的实施方式。
图16A～160是相当于图13的A-A’部分剖开的工序剖视图。图17A～170是相当于图13的B-B’部分剖开的工序剖视图。
本实施例首先如图16A，图17A所示，在膜厚300nm左右的硅有源层1003上形成缓冲氧化膜1005后，再淀积氮化硅膜2401。
然后，如图16B，图17B所示，用光刻技术形成图中未示出的光刻胶图形，以该光刻胶图形为掩模，对氮化硅膜2401和缓冲氧化膜1005进行RIE。而且，除去光刻胶图形后，对硅有源层1003进行RIE。在该RIE工序中，不在深度方向全面蚀刻硅有源层1003，而是蚀刻深度为15nm～20nm左右，形成上部构造1003b。
接着，如图16C，图17C所示，在整个面上形成氧化硅膜后通过进行RIE，在硅有源层1003的上部构造1003b、缓冲氧化膜1005和氮化硅膜2401的侧部形成器件侧壁绝缘膜1010。
如图16D，图17D所示，以氮化硅膜2401和器件侧壁绝缘膜1010为掩模，对硅有源层1003进行RIE，直至埋入氧化膜1002露出。在该RIE工序中，器件侧壁绝缘膜1010下部的硅有源层1003露出，形成连接于同栅电极电连接的接触电极的下部构造1003a。而且，最好通过用倾斜离子注入法等将硅有源层露出部位的杂质浓度作成高浓度，降低之后与栅电极的接触电阻。
如图16E，图17E所示，露出的硅有源层1003的下部构造1003a表面热氧化后，淀积多晶硅膜以覆盖氮化硅膜2401和器件侧壁绝缘膜1010之后，通过进行RIE，在器件区域周围形成同硅有源层连接的虚设接触2402。
如图16F，图17F所示，在整个面上淀积氧化硅膜后，用CMP法等平坦化形成器件隔离绝缘膜1013。而且，通过用选择性蚀刻氧化硅膜的条件，使器件隔离绝缘膜1013表面后退。另外，由硅氧化物组成的器件侧壁绝缘膜1010表面也同时后退。
如图16G，图17G所示，在整个面上淀积氮化硅膜2403。接着，如图16H，图17H所示，用光刻技术在栅电极区域的氮化硅膜2403上形成图中未示出的光刻胶图形后，以该光刻胶图形为掩模，对氮化硅膜2403、2401进行RIE，仅在栅电极形成区域上残留氮化硅膜2401、2403，并除去光刻胶图形。另外，将该残留的氮化硅膜2401、2403称为一次性栅2401、2403。
如图16I，图17I所示，进行以一次性栅2401、2403为掩模的离子注入和激活，形成源和漏1004。而且，如图16J，图17J所示，在整个面上淀积层间绝缘膜1007。接着，如图16K，图17K所示，用CMP法等把层间绝缘膜1007平坦化并露出一次性栅2401和2403的表面。接着，如图16L，图17L所示，选择性除去硅氮化物组成的一次性栅2401和2403，形成栅沟1106。接着，如图16M，图17M所示，氧化露出于栅沟1106底面的硅有源层1003表面形成栅绝缘膜1006。并且，依次淀积构成阻挡金属1008和栅电极1009的材料后，通过进行CMP在栅沟1106内选择性地形成阻挡金属1008和栅电极1009。
如图16N，图17N所示，用多晶-CDE处理法，除去多晶硅组成的虚设接触2402后，用稀氢氟酸处理，除去晶体管体表面的氧化膜，形成露出下部构造1003a的接触沟1107。
如图160，图170所示，淀积阻挡金属1011和Al组成的接触电极1012，进行CMP法的平坦化，形成栅电极1009和硅有源层1003的下部构造1003a电连接的接触电极1012。
[第7实施例]
下面，在本实施例中，不是对SOI衬底，而是对在通常的多晶硅衬底上形成DTMISFET的场合进行说明。
图18A～18E是相当于图13的A-A’部分剖开的工序剖视图。图19A～19E是相当于图13的B-B’部分剖开的工序剖视图。
首先，如图1SA，图19A所示，在硅单晶衬底3201上形成缓冲氧化膜1005后，依次淀积多晶硅膜1101和氮化硅膜1102。
接着，如图18B，图19B所示，用光刻技术描绘器件区域的图形，形成图中未示出的光刻胶图形后，对缓冲氧化膜1005和硅单晶衬底3201进行RIE。这时，不对深度方向全体进行蚀刻，而蚀刻深度15nm～20nm左右的硅单晶衬底3201并限定出上部构造3201b。
如图18C，图19C所示，淀积氧化硅膜后通过进行RIE，形成器件侧壁绝缘膜1010，使之无切缝地包围上部构造3201b的侧部。
如图18D，图19D所示，以氮化硅膜1102和器件侧壁绝缘膜1010用作掩模，对硅单晶衬底3201进行RIE，在上部构造3201b的器件侧壁绝缘膜1010下部形成下部构造3201a。最好通过对该露出的下部构造3201a，以倾斜离子注入法等注入杂质作成高浓度，降低之后与栅电极的接触电阻。
如图18E，图19E所示，在整个面上除去氮化硅膜后，通过进行RIE，在器件侧壁绝缘膜1010和下部构造3201a的侧部形成虚设接触1103。
以后的工序同参照图8F～8P和图9F～9P说明的工序同样，因而说明从略。
自此以下为追加实施例。
[第8实施例]
图20A是表示本发明第8实施例的DTMISFET结构立体图，图20B表示图20A部分剖开的剖视图。本装置就是在台面型器件隔离的基础上形成金属栅N沟MOSFET。
如图20A，图20B所示，在本实施例中，采用依次淀积了作为半导体衬底的硅单晶衬底12、氧化硅膜13和岛状的硅主体(阱区)14的SOI衬底11。岛状的硅主体14由下部构造14a和在下部构造14a上形成并相对衬底主表面平行的剖面面积比下部构造14a小的上部构造14b构成。另外，在上部构造14b的周围，露出了下部构造14a的上表面。
形成同岛状的硅主体的上部构造14b侧面和下部构造14a上面连接的侧壁绝缘膜17。而且，沿硅主体14和侧壁绝缘膜17的下表面形成Ta2O5膜3801。硅主体的上部构造14b上形成的Ta2O5膜3801为DTMISFET的栅绝缘膜3802。并且，硅主体的下部构造14a侧面形成的Ta2O5膜3801成为电容器绝缘膜3803。
沿着Ta2O5膜3801的表面形成金属电极3804。介以硅主体的上部构造14b上的Ta2O5膜3801(栅绝缘膜3802)形成的金属电极3804就变为栅电极3805。并且，介以硅主体的下部构造14a侧面的Ta2O5膜3801(电容器绝缘膜3803)形成的金属电极3804就变为电容器电极3806。要从左右夹着金属栅电极19，在硅主体14的表面层形成源和漏16。因而，在硅主体的下部构造14a侧面形成电容器3807，在硅主体的上部构造14b上形成MISFET。
MISFET的栅电极3805和电容器3807的电容器电极3806由同一金属电极3804来形成。因此，MISFET的电容器绝缘膜3803，介以电容器3807同硅主体的下部构造14a电连接。
硅主体的下部构造14a上面和硅主体的上部构造14b侧面形成侧壁绝缘膜17，进行栅、源和漏之间的绝缘隔离和电容器的减低。
本装置中金属栅电极19与硅主体之间的电连接是在硅主体的下部构造14a侧面的一部分上来进行的，所以能够解决以往器件面积增大的问题。并且，介以形成于硅主体下部构造14a侧面的电容器进行栅电极与硅主体的电连接，不仅可减少面积，而且能大幅度降低源和漏及硅主体之间的漏电流。进而，根据本实施例，还可以用自对准法进行栅与硅主体的连接，达到缩小面积、简化工序的效果。
下面，参照附图说明本装置的制造方法。图21A～21J，图22A～22J表示在图20A，20B所示的DTMISFET制造工序的工序剖视图。还有，图21A～21J是相当于图20A的A-A’部分剖开的工序剖视图，图22A～22J是相当于图20A的B-B’部分剖开的工序剖视图。
首先，如图21A，图22A所示，准备淀积了硅单晶衬底12、氧化硅膜13和硅半导体层14的SOI衬底11。
其次，如图21B，图22B所示，在硅半导体层14表面上形成膜厚5nm左右的热氧化膜21后，用LPCVD法淀积膜厚100nm左右的Si3N4膜3811。在器件区域的Si3N4膜3811上形成图中未示出的光刻胶图形后，依次对Si3N4膜3811、热氧化膜21和硅半导体层14进行RIE，在硅半导体层14上形成深度100nm左右的沟，并形成硅主体的上部构造14b。并且，除去了光刻胶图形后，对硅主体14表面进行薄(～5nm)氧化，形成图中未示出的SiO2层。为了以后电连接所形成的栅与硅层，需要用离子注入法形成p+扩散层。
如图21C，图22C所示，在整个面上淀积Si3N4膜后，通过进行RIE，在硅主体的上部构造14b侧面形成由厚度30nm左右的Si3N4膜组成的侧壁绝缘膜17。以该侧壁绝缘膜17和Si3N4膜3811为掩模，蚀刻硅半导体层14直到露出氧化硅层13。这时，由于Si3N4膜3811也同时被蚀刻，膜厚减少了。
如图21D，图22D所示，为了除去位于硅主体的上部构造14b上面的Si3N4膜3811，进行少量的RIE或热磷酸处理。氧化硅主体的上部构造14b侧面，形成氧化硅膜3812。
如图21E，图22E所示，在整个面上淀积400nm以后作为除去用的可弃式栅(称为一次性栅)材料的多晶硅膜25。形成用来形成一次性栅的图中未示出的光刻胶图形，蚀刻加工多晶硅膜25。另外，如有需要，用CMP法削平多晶硅膜25的凸出部后，蚀刻加工多晶硅膜25也行。之后，除去光刻胶，淀积Si3N4膜，进行RIE，在多晶硅膜25侧面形成Si3N4膜3813(膜厚20nm左右)。
如图21F，图22F所示，以多晶硅膜25为掩模，进行扩大或深结用的离子注入，由此形成源和漏16。扩大结n-注入条件是，例如As，15KeV，3×1014cm-2。深结n+扩散层注入条件是，例如As，45keV，3×1015cm-2。因此也进行源和漏的活化(～1000℃)。
在已经形成了源和漏以后，之后就没有600℃以上的高温热处理工序。因此在栅绝缘膜上，不仅可以使用SiO2膜，而且可以使用Ta2O5膜，TiO2膜，HfO2膜，ZrO2膜，或(Ba，Sr)TiO3等的高介电膜(高k膜)，并且栅电极可使用金属材料。栅绝缘膜使用高介电膜的场合下，需要根据所用的栅绝缘膜选择栅电极材料，可能使用多晶硅、TiN、Al、W、Ru等。并且，多数场合，在栅绝缘膜与栅电极材料之间形成TiN或WN等作为阻挡金属是理想的。
如图21G，图22G所示，全面淀积TEOS-SiO2膜3814后，用CMP法使TEOS-SiO2膜3814平坦化，露出多晶硅膜25上表面。
如图21H，图22H所示，用CDE法等除去多晶硅膜25，在预定形成栅极的区域，形成用于埋入栅极材料的沟3815。此时，采用不除去由Si3N4膜3813和Si3N4膜组成的侧壁绝缘膜17的工艺条件。
如图21I，图221所示，通过HF系湿式蚀刻法除去氧化硅膜21、3812后，用CVD法形成Ta2O5膜3801。Ta2O5膜3801，在硅主体的下部构造14a上成为电容器绝缘膜3803，在硅主体的上部构造14b上成为栅绝缘膜3802。
如图21J，图22J所示，用CVD或溅射法形成象W/TiN(膜厚400nm/5nm)那样的叠层金属，以CMP法平坦化，并退火，向沟内埋入形成金属电极3804。介以硅主体的上部构造14b上的Ta2O5膜3801(栅绝缘膜3802)形成的金属电极3804成为栅电极3805。另外还介以硅主体的下部构造14a侧面的Ta2O5膜3801(电容器绝缘膜3803)而形成的金属电极3804就成为电容器电极3806。
通过以上说明的制造工序，在硅主体的上部构造14b上形成MISFET，同时栅电极3805和岛状硅主体的下部构造14a，介以电容器3807自对准地进行连接。
金属栅电极的形成以后，都与通常的LSI制造过程同样。以CVD法淀积层间绝缘膜TEOS，在源和漏及栅电极上开接触孔，形成上层金属布线(图中未示出)。
象以上一样，倘若采用本实施例，在器件区域硅的一部分侧面上进行栅极和硅主体的电连接，因而能够解决以往成为器件面积增大的问题。并且，介以形成于硅主体下部构造侧面的电容器进行栅电极与硅主体的电连接，不仅可减少面积，而且能大幅度降低源和漏及硅主体之间的漏电流。进而，根据本实施例，还可以用自对准法进行栅与硅主体的连接，达到缩小面积、简化工序的效果。
[第9实施例]
图23A是表示本发明第9实施例的DTMISFET结构的立体图，图24B是表示图23A的A-A’部分剖开的剖视图。本装置就是在台面型器件隔离的基础上形成金属栅N沟MOSFET。
如图23A，图23B所示，在本实施例中，采用依次淀积作为半导体衬底的硅单晶衬底12、氧化硅膜13和岛状的硅主体(阱区)14的SOI衬底11。岛状的硅主体14由下部构造14a和在下部构造14a上形成并相对衬底主表面平行的剖面面积比下部构造14a小的上部构造14b构成。另外，在上部构造14b的周围，露出了下部构造14a的上表面。
形成与硅主体的上部构造14b侧面和下部构造14a上面连接的侧壁绝缘膜17，并实现栅与源和漏之间的电容器减低。而且，在硅主体的下部构造14a侧面形成栅绝缘膜18。栅绝缘膜18上形成金属栅电极19，且要同侧壁绝缘膜17和硅主体的上部构造14b上面连接。形成源和漏区，使其夹着在硅主体下部构造14a的相对侧面形成的1个栅电极。
倘若采用本装置，由于在硅主体的下部构造14a两侧面形成MOSFET，同时在硅主体的上部构造14b上面进行栅极与硅主体的电连接，因而能够大幅度减低器件占用面积，制造也容易。进而还有，倘若采用本实施例，岛状硅主体两侧面形成的源和漏区由于是构成硅主体下部构造14a的对向侧面上形成的MOS晶体管源和漏区的同一扩散层，因而减少了各自pn结面积，同现有的DTMISFET比较，能够大幅度降低源和漏及硅主体之间的漏电流。
下面，参照附图说明本装置的制造方法。图24A～24K，图25A～25K是表示在图23A，23B中所示的DTMISFET制造工序的工序剖视图。还有，图24A～24K是相当于图23A的A-A’部分剖开的工序剖视图，图25A～25K是相当于图23A的B-B’部分剖开的工序剖视图。
首先，如图24A，图25A所示，准备淀积了硅单晶衬底12、氧化硅膜13和硅半导体层14的SOI衬底11。
其次，如图24B，图25B所示，在硅半导体层14表面上形成膜厚5nm左右的热氧化膜21后，用LPCVD法淀积膜厚100nm左右的Si3N4膜3811。在器件区域的Si3N4膜3811上，形成图中未示出的光刻胶图形后，依次对Si3N4膜3811、热氧化膜21和硅主体14进行RIE，在硅主体14上形成深度100nm左右的沟，并形成硅主体的上部构造14b。并且，除去了光刻胶图形后，对硅主体14表面进行薄(～5nm)氧化，形成图中未示出的SiO2层。
如图24C，图25C所示，在硅主体的上部构造14b侧面，形成由厚度30nm左右的Si3N4膜组成的侧壁绝缘膜17。以该Si3N4膜组成的侧壁绝缘膜17和Si3N4膜3811为掩模，蚀刻硅半导体层14直到露出埋入的绝缘膜，在硅主体的上部构造14b下，形成下部构造14a。
如图24D，图25D所示，氧化硅主体的下部构造14a侧面，形成氧化膜4301后，在整个面上淀积400nm左右以后作为除去用的可弃式栅(称为一次性栅)材料的多晶硅膜25。形成用于形成一次性栅的光刻胶图形(图中未示出)，蚀刻加工多晶硅膜25。另外，如有需要，用CMP法削平凸出部后，蚀刻加工多晶硅膜25也行。之后，除去光刻胶，在多晶硅膜25侧壁上，形成膜厚20nm左右的Si3N4膜3813。
如图24E，图25E所示，以多晶硅膜25为掩模，用倾斜离子注入法，在硅主体的下部构造14a侧面形成扩大结或深结，并夹着硅主体下部构造14a的相对侧面形成的二个栅电极来形成源和漏16。
另外，通过调整硅主体14的宽度和倾斜离子注入法的注入条件，在硅主体的下部构造14a相对侧面上分别注入杂质离子后，就进行激活，使构成源和漏的扩散层成为以没有覆盖着多晶硅膜25的区域进行连接。
扩大结的n-注入条件是，例如As，15KeV，3×1014cm-2。深结n+扩散层的注入条件是，例如As，45keV，3×1015cm-2。因此也进行源和漏的活化(～1000℃)。
在形成源和漏之后，以下的工序中就没有600℃以上的高温热处理工序。因此在MISFET的栅绝缘膜上，不仅SiO2膜，而且可以使用Ta2O5膜，TiO2膜，HfO2膜，ZrO2膜，或(Ba，Sr)TiO3等的高介电膜(高-k膜)，并且MISFET的栅电极可使用金属材料。栅绝缘膜使用高介电膜的场合下，需要根据所用的栅绝缘膜选择栅电极材料，可以使用多晶硅、TiN、Al、W、Ru等。并且，多数情况下，理想的是栅绝缘膜与栅电极材料之间要形成作为阻挡金属的TiN或WN等。
如图24F，25F所示，在整个面上淀积TEOS-SiO2膜3814后，用CMP进行平坦化，露出多晶硅膜25的顶部。
如图24G，图25G所示，用CDE法等除去多晶硅膜25，在预定形成栅极的区域。形成用于埋入栅极材料的沟4302。进而，用RIE法除去沟4302底部的Si3N4膜3811。此时，采用不除去由Si3N4膜组成的侧壁绝缘膜17、3813的工艺条件。并且，通过HF系湿式蚀刻法，除去沟4302底部的SiO2膜21和4301。
如图24H，图25H所示，用CVD法形成Ta2O5膜3802作为栅绝缘膜。如图24I，图25I所示，作为金属栅电极，首先用CVD法形成膜厚15nm左右的TiN膜4303。该TiN膜4303，在后工序中，将成为抑制所形成的W膜进行扩散的阻挡金属膜。接着，如图24J，图25J所示，对TiN膜4303和Ta2O5膜3802进行RIE，只在沟4302的侧壁上留下Ta2O5膜3802和TiN膜4303。因此，露出硅主体上部构造14b的上表面。在这里，为了对栅极和硅主体14进行电连接，进行离子注入，在硅主体的上部构造14b上表面形成p+扩散层(图中未示出)。
如图24K，图25K所示，用CVD形成400nm左右的W膜4304，并以CMP法进行平坦化。这样一来，就在硅主体上部构造14b的一部分上面，自对准地连接金属栅4303、4304和硅主体14，并在硅主体下部构造14a的一部分侧面上形成MOS晶体管。
金属栅极4303、4304的形成后，工序都与通常的LSI制造过程同样。以CVD法淀积层间绝缘膜TEOS，在源和漏及栅电极上打开接触孔，形成上层金属布线(图中未示出)。
象以上那样，倘若采用本实施例，在硅主体下部构造14a的两侧面形成MOS晶体管，同时在硅主体的上部构造上面进行栅极和硅主体的电连接，因而能够大幅度减少器件占用面积，制造也容易。进而，若采用本实施例，岛(壁)状的硅主体两侧面上形成的源和漏，由于与在硅主体下部构造的相对侧面上形成的MOS晶体管的源和漏是一样的，因而能够减少各自的pn结面积，同现有的DTMISFET比较，能大幅度降低源和漏及硅主体之间的漏电流。
进而还有，倘若采用本实施例，可以用自对准法进行栅与硅主体的连接，获得缩小面积、简化工序的效果。另外，又因为DTMISFET，可以实现在使用中间电容器工作作用的MISFET中难以实现的低阈值电压Vth(～0.2V)。
另外，在本实施例中，虽然源和漏区要这样形成，使其夹着在下部构造侧部形成的二个栅电极，但是也可以在各个栅电极分别形成源和漏区。这时，不可能降低漏电流，然而可以达到作为本发明目的的器件的面积缩小，并可使工序简化。
另外，本发明不限于上述实施例，在不脱离其宗旨的范围内，本发明还可能有种种变形和实施。

Claims (20)

1、一种半导体装置，电连接有半导体衬底上形成的金属绝缘体半导体场效应晶体管的栅电极和所述金属绝缘体半导体场效应晶体管的沟道下方的阱区，其中，
所述金属绝缘体半导体场效应晶体管形成在所述半导体衬底上形成为岛状的器件区域上，以及
所述金属绝缘体半导体场效应晶体管的栅电极和所述半导体衬底的阱区之间的电连接，通过在所述岛状器件区域的一部分侧面上形成的电容器来进行。
2、根据权利要求1所述的半导体装置，其特征是所述栅电极由金属材料构成。
3、一种半导体装置，包括：
具有由下部构造和在该下部构造上形成并相对衬底主表面平行的剖面面积比下部构造要小的上部构造组成的岛状器件区域的半导体衬底；
在所述器件区域的上部构造上面形成的栅绝缘膜；
在所述器件区域的下部构造上和上部构造侧面形成的侧壁绝缘膜；以及
同所述栅绝缘膜上、所述侧壁绝缘膜表面、和所述器件区域的下部构造侧面连接形成的栅电极。
4、根据权利要求3所述的半导体装置，其特征是所述栅电极由金属材料构成。
5、一种半导体装置，包括：
具有由下部构造和在该下部构造上形成并相对衬底主表面平行的剖面面积比下部构造要小的上部构造组成的岛状器件区域的半导体衬底；
在所述器件区域的上部构造上面形成的栅绝缘膜；
在该栅绝缘膜上形成的栅电极；
在该所述器件区域的上部构造侧面和栅电极侧面，形成表面比该栅电极表面低的器件侧壁绝缘膜；以及
在所述器件区域的下部构造侧面和所述器件侧壁绝缘膜侧面上形成同所述栅电极和所述器件区域的下部构造侧面电连接的接触。
6、根据权利要求5所述的半导体装置，其特征是所述栅电极由金属材料构成。
7、一种半导体装置，包括：
具备由下部构造，和在该下部构造上形成并相对衬底主表面平行的剖面面积比下部构造要小的上部构造组成的岛状器件区域的半导体衬底；
在所述器件区域的上部构造上面形成的栅绝缘膜；
在所述器件区域的上部构造侧面上形成的侧壁绝缘膜；
在所述器件区域下部构造的相对侧面形成的电容器绝缘膜；
在所述栅绝缘膜上形成的栅电极；以及
在所述电容器绝缘膜上形成同所述栅电极电连接的电容器电极构成。
8、根据权利要求7所述的半导体装置，其特征是所述栅电极和所述电容器电极由连续形成的电极材料构成。
9、根据权利要求7所述的半导体装置，其特征是所述栅电极由金属材料构成。
10、一种半导体装置，电连接有在半导体衬底上形成的金属绝缘体半导体场效应晶体管的栅电极和所述金属绝缘体半导体场效应晶体管的沟道下方的阱区，其中，
所述金属绝缘体半导体场效应晶体管在所述半导体衬底上形成岛状器件区域的一部分侧面上形成，以及
所述金属绝缘体半导体场效应晶体管的栅电极和所述半导体衬底的阱区之间的电连接在所述岛状器件区域上面进行。
11、根据权利要求10所述的半导体装置，其特征是在所述岛状器件区域的相对侧面上形成电连接的两个栅电极。
12、根据权利要求11所述的半导体装置，其特征是形成源和漏区，使其夹着在所述岛状器件区域的相对侧面形成的所述二个栅电极。
13、一种半导体装置，包括：
具有由下部构造和在该下部构造上形成相对衬底主表面平行的剖面面积比下部构造要小的上部构造组成的岛状器件区域的半导体衬底；
在所述器件区域下部构造的相对侧面上分别形成1对栅绝缘膜；
在所述器件区域的上部构造侧面形成的侧壁绝缘膜；
在所述1对栅绝缘膜上、所述侧壁绝缘膜的表面和所述器件区域的上部构造上形成的栅电极；以及
在该所述器件区域的下部构造上形成源和漏区，使其夹着所述1对栅绝缘膜。
14、一种半导体装置的制造方法，包括下列步骤：
在半导体衬底上形成金属氧化物半导体晶体管的源、漏和沟道区的区域上形成掩模材料的工序；
将所述掩模材料用作为蚀刻掩模，蚀刻所述半导体衬底至规定深度，在该半导体衬底上形成凸部的工序；
在所述掩模材料和所述凸部侧面，形成器件侧壁绝缘膜的工序；
将所述掩模材料和所述器件侧壁绝缘膜用作掩模，蚀刻所述半导体层，形成由所述凸部构成的上部构造和由在该上部构造的下部形成的下部构造构成的岛状器件区域的工序；
在所述半导体衬底上形成栅电极的区域上，形成一次性栅的工序；
在所述器件区域的上部构造上，形成源和漏的工序；
在所述半导体衬底上，同该一次性栅的侧部连接，形成露出该一次性栅上面的层间绝缘膜的工序；
除去该一次性栅，形成露出所述器件区域的栅沟的工序；
在露出栅沟底面的所述器件区域的上部构造上面，形成栅绝缘膜的工序；以及
在所述栅沟内，埋入并形成形成同所述器件区域的下部构造侧面电连接的栅电极的工序。
15、一种半导体装置的制造方法，包括下列步骤：
在半导体衬底上介以绝缘层而形成的半导体层上面形成MIS晶体管的源、漏和栅电极的区域上形成掩模材料的工序；
将所述掩模材料用作掩模，蚀刻所述半导体层，并使该半导体层形成凸部的工序；
在所述半导体层的凸部侧面形成第1侧壁绝缘膜的工序；
将所述掩模材料和第1侧壁绝缘膜用作掩模，蚀刻所述半导体层使所述绝缘层露出，并形成由所述凸部构成的上部构造和由在该上部构造的下部形成的下部构造构成的岛状器件区域的工序；
在所述器件区域的下部构造侧面和第1侧壁绝缘膜侧面上，形成第2侧壁绝缘膜的工序；
覆盖所述绝缘层、第2侧壁绝缘膜、第1侧壁绝缘膜、和所述器件区域的上部构造上面的栅所形成的区域而形成一次性栅的工序；
在所述器件区域的上部构造上面，形成源和漏的工序；
在形成绝缘膜以覆盖该一次性栅之后，使该绝缘膜表面平坦化并露出一次性栅的工序；
除去该一次性栅，露出所述器件区域下部构造侧面，形成栅沟的工序；
在所述栅沟底面的所述器件区域的上部构造上面，形成栅绝缘膜的工序；以及
在所述栅沟内，埋入并形成栅电极的工序。
16、一种半导体装置的制造方法，包括下列步骤：
在半导体衬底上的半导体层上面形成金属氧化物半导体晶体管的源、漏和栅电极的区域形成掩模材料的工序；
将掩模材料用作掩模，蚀刻所述半导体层，并在该半导体衬底上形成凸部的工序；
在所述半导体衬底的凸部侧面，形成第1侧壁绝缘膜的工序；
将所述第1掩模材料和第1侧壁绝缘膜用作掩模，蚀刻所述半导体层，形成由所述凸部构成的上部构造和由在该上部构造的下部形成的下部构造构成的岛状器件区域的工序；
形成覆盖所述器件区域以外的所述半导体衬底表面的绝缘层，以露出所述器件区域的下部构造侧面的上端部的工序；
在所述器件区域的下部构造侧面和第1侧壁绝缘膜侧面上，形成第2侧壁绝缘膜的工序；
覆盖所述绝缘层、第2侧壁绝缘膜、第1侧壁绝缘膜、和所述器件区域的上部构造上面的栅极形成区域而形成一次性栅的工序；
在所述器件区域的上部构造上面，形成源和漏的工序；
在形成绝缘膜以覆盖该一次性栅之后，使该绝缘膜表面平坦化并露出一次性栅的工序；
除去该一次性栅，形成与该器件区域的下部构造侧面连接的栅沟的工序；
在所述栅沟底面的所述器件区域的上部构造上面形成栅绝缘膜的工序；以及
在所述栅沟内，埋入并形成栅电极的工序。
17、一种半导体装置的制造方法，包括下列步骤：
在半导体衬底上介以绝缘层而形成的半导体层上面形成金属氧化物半导体晶体管的源、漏和沟道区的区域上形成掩模材料的工序；
将所述掩模材料用作为蚀刻掩模，蚀刻所述半导体层至规定深度，在该半导体层上形成凸部的工序；
在所述掩模材料和所述半导体层的凸部侧面，形成器件侧壁绝缘膜的工序；
将所述掩模材料和所述器件侧壁绝缘膜用作掩模，蚀刻所述半导体层使所述绝缘层露出，并形成由所述凸部构成的上部构造和由在该上部构造的下部形成的下部构造构成的岛状器件区域的工序；
在所述器件区域的下部构造侧面和所述器件侧壁绝缘膜侧面上，形成虚设接触的工序；
在所述虚设接触的周围形成第1绝缘膜的工序；
使所述器件侧壁绝缘膜的表面后退的工序；
除去所述掩模材料的一部分或全部的工序；
在包括所述器件区域的上部构造的所述沟道区的形成所述栅电极的区域上面，形成同所述虚设接触连接的一次性栅的工序；
将该一次性栅用作掩模，在所述器件区域的上部构造上形成源和漏的工序；
在所述半导体衬底上覆盖该一次性栅的侧面，同时露出该一次性栅的表面而形成第2绝缘膜的工序；
除去该一次性栅，露出所述虚设接触形成栅沟的工序；
在所述栅沟的内部形成栅绝缘膜的工序；
在所述栅沟内埋入形成所述栅电极的工序；
使所述虚设接触的上面露出的工序；
除去所述虚设接触，露出所述器件区域的下部构造侧面而形成接触沟的工序；以及
在所述接触沟内埋入形成接触电极的工序。
18、一种半导体装置的制造方法，包括下列步骤：
在半导体衬底上形成金属氧化物半导体晶体管的源、漏和沟道区的区域上形成掩模材料的工序；
将所述掩模材料用作为蚀刻掩模，蚀刻所述半导体衬底至规定深度，在该半导体衬底上形成凸部的工序；
在所述掩模材料和所述凸部侧面，形成侧壁绝缘膜的工序；
将所述掩模材料和所述器件侧壁绝缘膜用作掩模，蚀刻所述半导体层，形成由所述凸部构成的上部构造和由在该上部构造的下部形成的下部构造构成的岛状器件区域的工序；
在所述器件区域的下部构造侧面和所述器件侧壁绝缘膜侧面上，形成虚设接触的工序；
在所述虚设接触的周围形成第1绝缘膜的工序；
使所述器件侧壁绝缘膜的表面后退的工序；
除去所述掩模材料的一部分或全部的工序；
在包括所述器件区域的上部构造的沟道区的形成所述栅电极的区域上面，形成与所述虚设接触连接的一次性栅的工序；
将该一次性栅用作掩模，在所述器件区域的上部构造上形成源和漏的工序；
在所述半导体衬底上覆盖该一次性栅的侧面，同时露出该一次性栅的表面而形成第2绝缘膜的工序；
除去该一次性栅，形成露出所述虚设接触的栅沟的工序；
在所述栅沟的内部形成栅绝缘膜的工序；
在所述栅沟内埋入形成栅电极的工序；
使所述虚设接触上面露出的工序；
除去所述虚设接触，形成同侧壁的一部分和所述器件区域的下部构造侧面连接的接触沟的工序；以及
在所述接触沟内埋入形成接触电极的工序。
19、一种半导体装置的制造方法，包括下列步骤：
在半导体衬底上形成金属氧化物半导体晶体管的源、漏和沟道区的区域上形成掩模材料的工序；
将所述掩模材料用作为蚀刻掩模，蚀刻所述半导体衬底至规定深度，在该半导体衬底上形成凸部的工序；
在所述掩模材料和所述凸部侧面，形成侧壁绝缘膜的工序；
将所述掩模材料和所述器件侧壁绝缘膜用作掩模，蚀刻所述半导体层，形成由所述凸部构成的上部构造和由在该上部构造的下部形成的下部构造构成的岛状器件区域的工序；
在所述半导体衬底上形成栅电极的区域上，形成一次性栅的工序；
在所述器件区域的上部构造上，形成源和漏的工序；
在所述半导体衬底上，同该一次性栅的侧部连接，形成露出该一次性栅上面的层间绝缘膜的工序；
除去该一次性栅，形成露出所述器件区域一部分的栅沟的工序；
在露出栅沟底面的所述器件区域表面淀积绝缘膜，在该器件区域的上部构造上形成栅绝缘膜，并在所述器件区域的下部构造侧面形成栅绝缘膜的工序；以及
在所述栅沟内埋入形成电极材料，形成栅电极和电容器电极的工序。
20、一种半导体装置的制造方法，包括下列步骤：
在半导体衬底上形成金属氧化物半导体晶体管的源、漏和沟道区的区域上形成掩模材料的工序；
将所述掩模材料用作为蚀刻掩模，蚀刻所述半导体衬底至规定深度，在该半导体衬底上形成凸部的工序；
在所述掩模材料和所述凸部侧面，形成侧壁绝缘膜的工序；
将所述掩模材料和所述器件侧壁绝缘膜用作掩模，蚀刻所述半导体层，形成由所述凸部构成的上部构造和由在该上部构造的下部形成的下部构造构成的岛状器件区域的工序；
在所述半导体衬底上形成栅电极的区域上，形成一次性栅的工序；
在所述器件区域的下部构造侧部，形成源和漏的工序；
在所述半导体衬底上，同该一次性栅的侧部连接，形成露出该一次性栅上面的层间绝缘膜的工序；
除去该一次性栅，形成露出所述器件区域一部分的栅沟的工序；
在露出栅沟底面的所述器件区域的下部构造侧面，形成栅绝缘膜的工序；以及
在所述栅沟内，埋入形成栅电极的工序。
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