JP2001077364A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】ＤＴＭＩＳＦＥＴの占有面積の縮小を図る。
【解決手段】Ｓｉ単結晶基板１２，シリコン酸化膜１３
及びＳｉ−Ｂｏｄｙ１４が順次積層されたＳＯＩ基板１
１を用いている。Ｓｉ−Ｂｏｄｙ１４は、その断面が凸
字状に形成されている。凸字状のＳｉ−Ｂｏｄｙ１４の
上部側壁に側壁絶縁膜１７が形成されている。そして、
Ｓｉ−Ｂｏｄｙ１４上の一部にゲート絶縁膜１８が形成
されている。ゲート絶縁膜１８を挟むように、Ｓｉ−Ｂ
ｏｄｙ１４の表面層にソース及びドレイン１６が形成さ
れている。ゲート絶縁膜１８上、且つ側壁絶縁膜１７及
び凸字状のＳｉ−Ｂｏｄｙ１４の下部側面に接するよう
に金属ゲート電極１９が形成されている。即ち、金属ゲ
ート電極１９と素子領域のＳｉ−Ｂｏｄｙ１４とは、凸
字状のＳｉ−Ｂｏｄｙ１４の側面で電気的に接続されて
いる。
及びＳｉ−Ｂｏｄｙ１４が順次積層されたＳＯＩ基板１
１を用いている。Ｓｉ−Ｂｏｄｙ１４は、その断面が凸
字状に形成されている。凸字状のＳｉ−Ｂｏｄｙ１４の
上部側壁に側壁絶縁膜１７が形成されている。そして、
Ｓｉ−Ｂｏｄｙ１４上の一部にゲート絶縁膜１８が形成
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れている。ゲート絶縁膜１８上、且つ側壁絶縁膜１７及
び凸字状のＳｉ−Ｂｏｄｙ１４の下部側面に接するよう
に金属ゲート電極１９が形成されている。即ち、金属ゲ
ート電極１９と素子領域のＳｉ−Ｂｏｄｙ１４とは、凸
字状のＳｉ−Ｂｏｄｙ１４の側面で電気的に接続されて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＩＳＦＥＴのチ
ャネル下部のウェルとゲート電極が電気的に接続された
半導体装置及びその製造方法に関する。
ャネル下部のウェルとゲート電極が電気的に接続された
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来、半導体装置の消費電力を下げるた
めに、電源電圧Ｖddは低減され続けてきた。ところが、
オフ電流の増加を防ぐためにＭＩＳＦＥＴのしきい値電
圧Ｖthはあまり低減されなかった。従って、トランジス
タの駆動能力Ｉdが低減してしまう傾向があった。
めに、電源電圧Ｖddは低減され続けてきた。ところが、
オフ電流の増加を防ぐためにＭＩＳＦＥＴのしきい値電
圧Ｖthはあまり低減されなかった。従って、トランジス
タの駆動能力Ｉdが低減してしまう傾向があった。
【０００３】この問題を打破するデバイスとしてＤＴＭ
ＩＳＦＥＴ（Dynamic Threshold Voltage Metal Insula
tor Semiconductor Field Effect Transistor）が提案
されている（Fariborz Assaderaghi, et al, "Dynamic
threshold-voltage MOSFET(DTMOS) for Ultra-Low volt
age VLSI", IEEE Trans. Electron Devices, Vol. 44,
pp.414-421, 1997）。
ＩＳＦＥＴ（Dynamic Threshold Voltage Metal Insula
tor Semiconductor Field Effect Transistor）が提案
されている（Fariborz Assaderaghi, et al, "Dynamic
threshold-voltage MOSFET(DTMOS) for Ultra-Low volt
age VLSI", IEEE Trans. Electron Devices, Vol. 44,
pp.414-421, 1997）。
【０００４】図４８を参照して、ＤＴＭＩＳＦＥＴの構
造を説明する。図４８は、従来のＤＴＭＩＳＦＥＴの構
成を示す図である。図４８（ａ）はＤＴＭＩＳＦＥＴの
構成を示す斜視図、図４８（ｂ）は同図（ａ）のＡ−
Ａ’部の断面を示す断面図である。図４８において、３
５００はＳＯＩ基板、３５０１はＳｉ基板、３５０２は
絶縁層、３５０３はＳｉ−Ｂｏｄｙ（ウェル領域）、３
５０４はｎ+ 型のソース及びドレイン、３５０５はゲー
ト絶縁膜、３５０６はポリシリコンからなるゲート電
極、３５０７はゲート電極に接続するメタルプラグ３５
０８との接続部となるｐ+ 拡散層である。
造を説明する。図４８は、従来のＤＴＭＩＳＦＥＴの構
成を示す図である。図４８（ａ）はＤＴＭＩＳＦＥＴの
構成を示す斜視図、図４８（ｂ）は同図（ａ）のＡ−
Ａ’部の断面を示す断面図である。図４８において、３
５００はＳＯＩ基板、３５０１はＳｉ基板、３５０２は
絶縁層、３５０３はＳｉ−Ｂｏｄｙ（ウェル領域）、３
５０４はｎ+ 型のソース及びドレイン、３５０５はゲー
ト絶縁膜、３５０６はポリシリコンからなるゲート電
極、３５０７はゲート電極に接続するメタルプラグ３５
０８との接続部となるｐ+ 拡散層である。
【０００５】ＤＴＭＩＳＦＥＴは、ゲート電極とチャネ
ル下部のウェル（Ｓｉ−Ｂｏｄｙ）を電気的に接続した
ＭＩＳＦＥＴであり、電源電圧Ｖddが小さくても駆動能
力が大きく、しかもオフ電流が小さいというメリットを
持つデバイスである。このようなメリットが生じる理由
は、ゲート電圧が基板に伝わり基板バイアス効果が発生
してトランジスタがｏｎの時はしきい値電圧Ｖthが低
く、ｏｆｆ時にはＶthが高いという動作原理によって説
明される。
ル下部のウェル（Ｓｉ−Ｂｏｄｙ）を電気的に接続した
ＭＩＳＦＥＴであり、電源電圧Ｖddが小さくても駆動能
力が大きく、しかもオフ電流が小さいというメリットを
持つデバイスである。このようなメリットが生じる理由
は、ゲート電圧が基板に伝わり基板バイアス効果が発生
してトランジスタがｏｎの時はしきい値電圧Ｖthが低
く、ｏｆｆ時にはＶthが高いという動作原理によって説
明される。
【０００６】更に、その他のメリットとして、（１）Ｄ
ＴＭＯＳはチャネル面に垂直な縦方向電界が小さくてキ
ャリアの移動度が大きく、高い駆動能力を実現できる理
由の一つになっていること、（２）ショートチャネル効
果が発生していない領域ではＳ−ｆａｃｔｏｒが常にほ
ぼ６０ｍＶ／ｄｅｃａｄｅと理想的な値（室温での最良
値）になること、（３）ミッドギャップワークファンク
ションのメタルゲート（例えばＴｉＮを用いたゲート）
を用いたＭＩＳＦＥＴで実現困難であるといわれている
低いしきい値電圧Ｖthを実現可能であること、等があ
る。
ＴＭＯＳはチャネル面に垂直な縦方向電界が小さくてキ
ャリアの移動度が大きく、高い駆動能力を実現できる理
由の一つになっていること、（２）ショートチャネル効
果が発生していない領域ではＳ−ｆａｃｔｏｒが常にほ
ぼ６０ｍＶ／ｄｅｃａｄｅと理想的な値（室温での最良
値）になること、（３）ミッドギャップワークファンク
ションのメタルゲート（例えばＴｉＮを用いたゲート）
を用いたＭＩＳＦＥＴで実現困難であるといわれている
低いしきい値電圧Ｖthを実現可能であること、等があ
る。
【０００７】しかしながら、ＤＴＭＩＳＥＴには以下の
ような欠点があり、なかなか実用化されなかった。
ような欠点があり、なかなか実用化されなかった。
【０００８】（１）Ｐｏｌｙ−Ｓｉゲート電極とＳｉ−
Ｂｏｄｙ間の接続部（コンタクト孔とメタルプラグ）形
成のために、デバイスの占有面積が増大し、製造工程が
複雑になってしまうこと、図４９に示すように、ゲート
とウェル領域を接続するためのコンタクトを一つのトラ
ンジスタ当たり２個形成すると、デバイスの占有面積が
増大してしまうこと。コンタクト孔がＳｉ−Ｂｏｄｙ３
５０３の左右両側に形成されている理由は、Ｓｉ−Ｂｏ
ｄｙ部の抵抗を下げるためである。Ｓｉ−Ｂｏｄｙの抵
抗が高いとゲートのＲＣ遅延が生じたり、チャネル幅方
向に沿ってしきい値電圧Ｖthが不均一になったりする危
険があるためである。なお、図４９において図４８と同
一な部位には同一符号を付し、その説明を省略してあ
る。
Ｂｏｄｙ間の接続部（コンタクト孔とメタルプラグ）形
成のために、デバイスの占有面積が増大し、製造工程が
複雑になってしまうこと、図４９に示すように、ゲート
とウェル領域を接続するためのコンタクトを一つのトラ
ンジスタ当たり２個形成すると、デバイスの占有面積が
増大してしまうこと。コンタクト孔がＳｉ−Ｂｏｄｙ３
５０３の左右両側に形成されている理由は、Ｓｉ−Ｂｏ
ｄｙ部の抵抗を下げるためである。Ｓｉ−Ｂｏｄｙの抵
抗が高いとゲートのＲＣ遅延が生じたり、チャネル幅方
向に沿ってしきい値電圧Ｖthが不均一になったりする危
険があるためである。なお、図４９において図４８と同
一な部位には同一符号を付し、その説明を省略してあ
る。
【０００９】（２）Ｂｏｄｙ抵抗が大きくてゲートのＲ
Ｃ遅延が発生し、回路動作に悪影響しやすいこと。
Ｃ遅延が発生し、回路動作に悪影響しやすいこと。
【００１０】（３）従来のＭＯＳＦＥＴよりもソース／
ドレインの接合容量が大きいこと。
ドレインの接合容量が大きいこと。
【００１１】（４）ソース／ドレインと（Ｓｉ−Ｂｏｄ
ｙの間のｐｎ接合が順バイアスであり、Ｖddが０．７Ｖ
程度を越えるとリーク電流が増大して使用不可能になっ
てしまうこと。
ｙの間のｐｎ接合が順バイアスであり、Ｖddが０．７Ｖ
程度を越えるとリーク電流が増大して使用不可能になっ
てしまうこと。
【００１２】近年、ソース／ドレインとＳｉ−Ｂｏｄｙ
の間のｐｎ接合リークを低減するため、ゲートとＢｏｄ
ｙをキャパシタを介して接続する試みが提案された（IE
EE International Solid-State Circuits Conference D
igest of Technical papers,p.292,1997）が、キャパシ
タ形成によるデバイス面積の増大が大きな問題であっ
た。（紹介した文献に書いてあるように、ゲートとＢｏ
ｄｙをキャパシタを介して接続する場合には、ｐｎ接合
ダイオードの形成も必要となる。）
の間のｐｎ接合リークを低減するため、ゲートとＢｏｄ
ｙをキャパシタを介して接続する試みが提案された（IE
EE International Solid-State Circuits Conference D
igest of Technical papers,p.292,1997）が、キャパシ
タ形成によるデバイス面積の増大が大きな問題であっ
た。（紹介した文献に書いてあるように、ゲートとＢｏ
ｄｙをキャパシタを介して接続する場合には、ｐｎ接合
ダイオードの形成も必要となる。）
【００１３】
【発明が解決しようとする課題】上述したように、従来
のＤＴＭＩＳＦＥＴは、ゲート電極とウェル領域とを電
気的に接続するために、コンタクト部を形成する必要が
あるため、デバイスの占有面積が増大し、製造工程が複
雑であるという問題があった。
のＤＴＭＩＳＦＥＴは、ゲート電極とウェル領域とを電
気的に接続するために、コンタクト部を形成する必要が
あるため、デバイスの占有面積が増大し、製造工程が複
雑であるという問題があった。
【００１４】本発明の目的は、ＤＴＭＩＳＦＥＴの占有
面積の縮小を図ると共に、製造工程の簡略化を図り得る
半導体装置及びその製造方法を提供することにある。
面積の縮小を図ると共に、製造工程の簡略化を図り得る
半導体装置及びその製造方法を提供することにある。
【００１５】
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。
目的を達成するために以下のように構成されている。
【００１６】（１）本発明（請求項１）は、半導体基板
に形成されたＭＩＳＦＥＴのゲート電極と、前記ＭＩＳ
ＦＥＴのチャネル下方のウェル領域とが電気的に接続さ
れた半導体装置において、前記ＭＩＳＦＥＴは、前記半
導体基板上に島状に形成された素子領域に形成されてお
り、前記ＭＩＳＦＥＴのゲート電極と前記半導体基板の
ウェル領域との電気的接続は、前記島状の素子領域の側
面で行われることを特徴とする。本発明は、前記ゲート
電極と前記ウェル領域との電気的接続は、前記島状の素
子領域の側面の一部に形成されたキャパシタを介して行
われていることが好ましい。
に形成されたＭＩＳＦＥＴのゲート電極と、前記ＭＩＳ
ＦＥＴのチャネル下方のウェル領域とが電気的に接続さ
れた半導体装置において、前記ＭＩＳＦＥＴは、前記半
導体基板上に島状に形成された素子領域に形成されてお
り、前記ＭＩＳＦＥＴのゲート電極と前記半導体基板の
ウェル領域との電気的接続は、前記島状の素子領域の側
面で行われることを特徴とする。本発明は、前記ゲート
電極と前記ウェル領域との電気的接続は、前記島状の素
子領域の側面の一部に形成されたキャパシタを介して行
われていることが好ましい。
【００１７】（２）本発明（請求項３）の半導体装置
は、凸字状に形成された島状の素子領域を含む半導体基
板と、前記凸字状の素子領域の上部上面に形成されたゲ
ート絶縁膜と、前記凸字状の素子領域の上部側面に形成
された側壁絶縁膜と、前記ゲート絶縁膜上，前記側壁絶
縁膜の表面，及び前記凸字状の素子領域の下部側面に接
続して形成されたゲート電極とを具備してなることを特
徴とする。
は、凸字状に形成された島状の素子領域を含む半導体基
板と、前記凸字状の素子領域の上部上面に形成されたゲ
ート絶縁膜と、前記凸字状の素子領域の上部側面に形成
された側壁絶縁膜と、前記ゲート絶縁膜上，前記側壁絶
縁膜の表面，及び前記凸字状の素子領域の下部側面に接
続して形成されたゲート電極とを具備してなることを特
徴とする。
【００１８】（３）本発明（請求項４）は、凸字状に形
成された島状の素子領域を含む半導体基板と、前記凸字
状の素子領域の上部上面に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極と、前記凸
字状の素子領域の上部側面，及びゲート電極の側面に、
表面が該ゲート電極の表面より低く形成された素子側壁
絶縁膜と、前記凸字状の素子領域の下部側面，及び前記
素子側壁絶縁膜の側面に形成され、前記ゲート電極及び
前記凸字状の素子領域の下部側面に電気的を接続するコ
ンタクトとを具備してなることを特徴とする。
成された島状の素子領域を含む半導体基板と、前記凸字
状の素子領域の上部上面に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極と、前記凸
字状の素子領域の上部側面，及びゲート電極の側面に、
表面が該ゲート電極の表面より低く形成された素子側壁
絶縁膜と、前記凸字状の素子領域の下部側面，及び前記
素子側壁絶縁膜の側面に形成され、前記ゲート電極及び
前記凸字状の素子領域の下部側面に電気的を接続するコ
ンタクトとを具備してなることを特徴とする。
【００１９】（４）本発明（請求項５）の半導体装置
は、凸字状に形成された島状の素子領域を含む半導体基
板と、前記凸字状の素子領域の上部上面に形成されたゲ
ート絶縁膜と、前記凸字状の素子領域の上部側面に形成
された側壁絶縁膜と、前記凸字状の素子領域の下部の対
向する側面に形成されたキャパシタ絶縁膜と、前記ゲー
ト絶縁膜上に形成されたゲート電極と、前記キャパシタ
絶縁膜上に形成され、前記ゲート電極と電気的に接続す
るキャパシタ電極とを具備してなることを特徴とする。
本発明は、前記ゲート電極と前記キャパシタ電極とは、
連続して形成された電極材から構成されていることが好
ましい。
は、凸字状に形成された島状の素子領域を含む半導体基
板と、前記凸字状の素子領域の上部上面に形成されたゲ
ート絶縁膜と、前記凸字状の素子領域の上部側面に形成
された側壁絶縁膜と、前記凸字状の素子領域の下部の対
向する側面に形成されたキャパシタ絶縁膜と、前記ゲー
ト絶縁膜上に形成されたゲート電極と、前記キャパシタ
絶縁膜上に形成され、前記ゲート電極と電気的に接続す
るキャパシタ電極とを具備してなることを特徴とする。
本発明は、前記ゲート電極と前記キャパシタ電極とは、
連続して形成された電極材から構成されていることが好
ましい。
【００２０】（５）本発明（請求項７）の半導体装置
は、半導体基板に形成されたＭＩＳＦＥＴのゲート電極
と、前記ＭＩＳＦＥＴのチャネル下方のウェル領域とが
電気的に接続された半導体装置において、前記ＭＩＳＦ
ＥＴは、前記半導体基板上に島状に形成された素子領域
の側面の一部に形成され、前記ＭＩＳＦＥＴのゲート電
極と前記半導体基板のウェル領域との電気的接続は、前
記島状の素子領域の上面で行われることを特徴とする。
は、半導体基板に形成されたＭＩＳＦＥＴのゲート電極
と、前記ＭＩＳＦＥＴのチャネル下方のウェル領域とが
電気的に接続された半導体装置において、前記ＭＩＳＦ
ＥＴは、前記半導体基板上に島状に形成された素子領域
の側面の一部に形成され、前記ＭＩＳＦＥＴのゲート電
極と前記半導体基板のウェル領域との電気的接続は、前
記島状の素子領域の上面で行われることを特徴とする。
【００２１】本発明の好ましい実施態様を以下に記す。
前記島状の素子領域の対向する側面に電気的に接続する
二つのゲート電極が形成されること。前記島状の素子領
域の対向する側面に形成された前記二つのゲート電極を
挟むように、ソース及びドレイン拡散層が島状の素子領
域側面に形成されており、島状素子領域の対向する側面
に形成された前記ソース及びドレイン拡散層の底面が互
いに接触していること。
前記島状の素子領域の対向する側面に電気的に接続する
二つのゲート電極が形成されること。前記島状の素子領
域の対向する側面に形成された前記二つのゲート電極を
挟むように、ソース及びドレイン拡散層が島状の素子領
域側面に形成されており、島状素子領域の対向する側面
に形成された前記ソース及びドレイン拡散層の底面が互
いに接触していること。
【００２２】（６）本発明（請求項１０）の半導体装置
は、凸字状に形成された島状の素子領域を含む半導体基
板と、前記凸字状の素子領域の下部の対向する側面にそ
れぞれ形成された１対のゲート絶縁膜と、前記凸字状の
素子領域の上部側面に形成された側壁絶縁膜と、前記１
対のゲート絶縁膜上，前記側壁絶縁膜の表面，及び前記
凸字状の素子領域の上部上面に形成されたゲート電極
と、前記凸字状の素子領域の下部に、前記１対のゲート
絶縁膜を挟むようにソース及びドレイン領域が形成され
ていることを特徴とする。
は、凸字状に形成された島状の素子領域を含む半導体基
板と、前記凸字状の素子領域の下部の対向する側面にそ
れぞれ形成された１対のゲート絶縁膜と、前記凸字状の
素子領域の上部側面に形成された側壁絶縁膜と、前記１
対のゲート絶縁膜上，前記側壁絶縁膜の表面，及び前記
凸字状の素子領域の上部上面に形成されたゲート電極
と、前記凸字状の素子領域の下部に、前記１対のゲート
絶縁膜を挟むようにソース及びドレイン領域が形成され
ていることを特徴とする。
【００２３】（１）〜（６）に記載の半導体装置におい
ては、前記ゲート電極は、金属材料で構成されているこ
とが好ましい。
ては、前記ゲート電極は、金属材料で構成されているこ
とが好ましい。
【００２４】（７）本発明（請求項１２）の半導体装置
の製造方法は、半導体基板をパターニングし断面形状が
凸字状の素子領域を形成する工程と、前記凸字状の素子
領域の上部側面及び下部上面に接する絶縁膜を形成する
工程と、前記半導体基板上のチャネルが形成される領域
にダミーゲートを形成する工程と、前記凸字状の素子領
域の上部上面にソース及びドレインを形成する工程と、
前記半導体基板上に、前記ダミーゲートの左右に前記ダ
ミーゲートの表面が露出する層間絶縁膜を形成する工程
と、前記ダミーゲートを除去してゲート溝を形成する工
程と、前記ゲート溝の底面に露出する前記凸字状の素子
領域の上部上面にゲート絶縁膜を形成する工程と、前記
ゲート溝内に、前記凸字状の半導体装置の下部側面に電
気的に接続するゲート電極を埋め込み形成する工程とを
含むことを特徴とする。
の製造方法は、半導体基板をパターニングし断面形状が
凸字状の素子領域を形成する工程と、前記凸字状の素子
領域の上部側面及び下部上面に接する絶縁膜を形成する
工程と、前記半導体基板上のチャネルが形成される領域
にダミーゲートを形成する工程と、前記凸字状の素子領
域の上部上面にソース及びドレインを形成する工程と、
前記半導体基板上に、前記ダミーゲートの左右に前記ダ
ミーゲートの表面が露出する層間絶縁膜を形成する工程
と、前記ダミーゲートを除去してゲート溝を形成する工
程と、前記ゲート溝の底面に露出する前記凸字状の素子
領域の上部上面にゲート絶縁膜を形成する工程と、前記
ゲート溝内に、前記凸字状の半導体装置の下部側面に電
気的に接続するゲート電極を埋め込み形成する工程とを
含むことを特徴とする。
【００２５】（８）本発明（請求項１３）の半導体装置
の製造方法は、半導体基板上に絶縁層を介して形成され
た半導体層上面のＭＯＳトランジスタのソース及びドレ
イン及びチャネルが形成される領域にマスク材を形成す
る工程と、前記マスク材をマスクに用いて前記半導体層
をエッチングし、該半導体層を凸状に加工する工程と、
前記凸状の半導体層の側面に第１の側壁絶縁膜を形成す
る工程と、前記マスク材及び第１の側壁絶縁膜をマスク
に用いて前記半導体層をエッチングして、前記絶縁層を
露出させると共に、凸字状に加工された島状の素子領域
を形成する工程と、前記凸字状の素子領域の下部側面及
び第１の側壁絶縁膜の側面に第２の側壁絶縁膜を形成す
る工程と、前記絶縁層，第２の側壁絶縁膜，第１の側壁
絶縁膜，及び前記凸字状の素子領域の上部上面のゲート
が形成される領域を覆うダミーゲートを形成する工程
と、前記凸字状の素子領域の上部上面にソース及びドレ
インを形成する工程と、前記ダミーゲートを覆うように
絶縁膜を形成した後、該絶縁膜の表面を平坦化して該ダ
ミーゲートを露出させる工程と、前記ダミーゲートを除
去して、前記凸字状の素子領域の下部側面が露出するゲ
ート溝を形成する工程と、前記ゲート溝の底面の前記凸
状の素子領域の上部上面にゲート絶縁膜を形成する工程
と、前記ゲート溝内にゲート電極を埋め込み形成する工
程とを含むことを特徴とする。
の製造方法は、半導体基板上に絶縁層を介して形成され
た半導体層上面のＭＯＳトランジスタのソース及びドレ
イン及びチャネルが形成される領域にマスク材を形成す
る工程と、前記マスク材をマスクに用いて前記半導体層
をエッチングし、該半導体層を凸状に加工する工程と、
前記凸状の半導体層の側面に第１の側壁絶縁膜を形成す
る工程と、前記マスク材及び第１の側壁絶縁膜をマスク
に用いて前記半導体層をエッチングして、前記絶縁層を
露出させると共に、凸字状に加工された島状の素子領域
を形成する工程と、前記凸字状の素子領域の下部側面及
び第１の側壁絶縁膜の側面に第２の側壁絶縁膜を形成す
る工程と、前記絶縁層，第２の側壁絶縁膜，第１の側壁
絶縁膜，及び前記凸字状の素子領域の上部上面のゲート
が形成される領域を覆うダミーゲートを形成する工程
と、前記凸字状の素子領域の上部上面にソース及びドレ
インを形成する工程と、前記ダミーゲートを覆うように
絶縁膜を形成した後、該絶縁膜の表面を平坦化して該ダ
ミーゲートを露出させる工程と、前記ダミーゲートを除
去して、前記凸字状の素子領域の下部側面が露出するゲ
ート溝を形成する工程と、前記ゲート溝の底面の前記凸
状の素子領域の上部上面にゲート絶縁膜を形成する工程
と、前記ゲート溝内にゲート電極を埋め込み形成する工
程とを含むことを特徴とする。
【００２６】（９）本発明（請求項１４）の半導体装置
の製造方法は、半導体基板上の半導体層上のＭＯＳトラ
ンジスタのソース及びドレイン及びゲート電極が形成さ
れる領域にマスク材を形成する工程と、マスク材をマス
クに用いて前記半導体層をエッチングし、該半導体基板
を凸状に加工する工程と、前記凸状の半導体基板の側部
に第１の側壁絶縁膜を形成する工程と、前記マスク材及
び第１の側壁絶縁膜をマスクに用いて前記半導体層をエ
ッチングして、凸字状に加工された島状の素子領域を形
成する工程と、前記素子領域以外の前記半導体基板の表
面を覆う絶縁層を、前記凸字状の素子領域の下部側面の
上端部が露出するように形成する工程と、前記凸字状の
素子領域の下部側面及び第１の側壁絶縁膜の側面に第２
の側壁絶縁膜を形成する工程と、前記絶縁層，第２の側
壁絶縁膜，第１の側壁絶縁膜，及び前記凸字状の素子領
域の上部上面のゲートが形成される領域を覆うダミーゲ
ートを形成する工程と、前記凸字状の素子領域の上部上
面にソース及びドレインを形成する工程と、前記ダミー
ゲートを覆うように絶縁膜を形成した後、該絶縁膜の表
面を平坦化して該ダミーゲートを露出させる工程と、前
記ダミーゲートを除去して、前記凸字状の半導体層の下
部側面が露出するゲート溝を形成する工程と、前記ゲー
ト溝の底面の前記凸状の素子領域の上部上面にゲート絶
縁膜を形成する工程と、前記ゲート溝内にゲート電極を
埋め込み形成する工程とを含むことを特徴とする。
の製造方法は、半導体基板上の半導体層上のＭＯＳトラ
ンジスタのソース及びドレイン及びゲート電極が形成さ
れる領域にマスク材を形成する工程と、マスク材をマス
クに用いて前記半導体層をエッチングし、該半導体基板
を凸状に加工する工程と、前記凸状の半導体基板の側部
に第１の側壁絶縁膜を形成する工程と、前記マスク材及
び第１の側壁絶縁膜をマスクに用いて前記半導体層をエ
ッチングして、凸字状に加工された島状の素子領域を形
成する工程と、前記素子領域以外の前記半導体基板の表
面を覆う絶縁層を、前記凸字状の素子領域の下部側面の
上端部が露出するように形成する工程と、前記凸字状の
素子領域の下部側面及び第１の側壁絶縁膜の側面に第２
の側壁絶縁膜を形成する工程と、前記絶縁層，第２の側
壁絶縁膜，第１の側壁絶縁膜，及び前記凸字状の素子領
域の上部上面のゲートが形成される領域を覆うダミーゲ
ートを形成する工程と、前記凸字状の素子領域の上部上
面にソース及びドレインを形成する工程と、前記ダミー
ゲートを覆うように絶縁膜を形成した後、該絶縁膜の表
面を平坦化して該ダミーゲートを露出させる工程と、前
記ダミーゲートを除去して、前記凸字状の半導体層の下
部側面が露出するゲート溝を形成する工程と、前記ゲー
ト溝の底面の前記凸状の素子領域の上部上面にゲート絶
縁膜を形成する工程と、前記ゲート溝内にゲート電極を
埋め込み形成する工程とを含むことを特徴とする。
【００２７】（１０）本発明（請求項１５）の半導体装
置の製造方法は、半導体基板上に絶縁層を介して形成さ
れた半導体層上面のＭＯＳトランジスタのソース及びド
レイン及びチャネル領域が形成される領域にマスク材を
形成する工程と、前記マスク材をエッチングマスクとし
て用いて前記半導体層を所定深さまでエッチングし、凸
状の半導体層を形成する工程と、前記マスク材及び前記
凸状の半導体層の側面に素子側壁絶縁膜を形成する工程
と、前記マスク材及び前記素子側壁絶縁膜をマスクに用
いて前記半導体層をエッチングして、前記絶縁層を露出
させると共に、凸字状に加工された島状の素子領域を形
成する工程と、前記凸字状の素子領域の下部側面及び前
記素子側壁絶縁膜の側面にダミーコンタクトを形成する
工程と、前記ダミーコンタクトの周囲に第１の絶縁膜を
形成する工程と、前記素子側壁絶縁膜の表面を後退させ
る工程と、前記マスク材の一部又は全部を除去する工程
と、前記凸字状の素子領域の上部の前記チャネル領域を
含む前記ゲート電極が形成される領域の上面に前記ダミ
ーコンタクトに接続するダミーゲートを形成する工程
と、前記ダミーゲートをマスクに用いて前記凸字状の素
子領域の上部にソース及びドレインを形成する工程と、
前記半導体基板上に前記ダミーゲートの側面を覆うと共
に、該ダミーゲートの表面が露出する第２の絶縁膜を形
成する工程と、前記ダミーゲートを除去し、前記ダミー
コンタクトが露出するゲート溝を形成する工程と、前記
ゲート溝の内部にゲート絶縁膜を形成する工程と、前記
ゲート溝内に前記ゲート電極を埋め込み形成する工程
と、前記ダミーコンタクトの上面を露出させる工程と、
前記ダミーコンタクトを除去して前記凸状の素子領域の
下部側面が露出するコンタクト溝を形成する工程と、前
記コンタクト溝内にコンタクト電極を埋め込み形成する
工程とを含むことを特徴とする。
置の製造方法は、半導体基板上に絶縁層を介して形成さ
れた半導体層上面のＭＯＳトランジスタのソース及びド
レイン及びチャネル領域が形成される領域にマスク材を
形成する工程と、前記マスク材をエッチングマスクとし
て用いて前記半導体層を所定深さまでエッチングし、凸
状の半導体層を形成する工程と、前記マスク材及び前記
凸状の半導体層の側面に素子側壁絶縁膜を形成する工程
と、前記マスク材及び前記素子側壁絶縁膜をマスクに用
いて前記半導体層をエッチングして、前記絶縁層を露出
させると共に、凸字状に加工された島状の素子領域を形
成する工程と、前記凸字状の素子領域の下部側面及び前
記素子側壁絶縁膜の側面にダミーコンタクトを形成する
工程と、前記ダミーコンタクトの周囲に第１の絶縁膜を
形成する工程と、前記素子側壁絶縁膜の表面を後退させ
る工程と、前記マスク材の一部又は全部を除去する工程
と、前記凸字状の素子領域の上部の前記チャネル領域を
含む前記ゲート電極が形成される領域の上面に前記ダミ
ーコンタクトに接続するダミーゲートを形成する工程
と、前記ダミーゲートをマスクに用いて前記凸字状の素
子領域の上部にソース及びドレインを形成する工程と、
前記半導体基板上に前記ダミーゲートの側面を覆うと共
に、該ダミーゲートの表面が露出する第２の絶縁膜を形
成する工程と、前記ダミーゲートを除去し、前記ダミー
コンタクトが露出するゲート溝を形成する工程と、前記
ゲート溝の内部にゲート絶縁膜を形成する工程と、前記
ゲート溝内に前記ゲート電極を埋め込み形成する工程
と、前記ダミーコンタクトの上面を露出させる工程と、
前記ダミーコンタクトを除去して前記凸状の素子領域の
下部側面が露出するコンタクト溝を形成する工程と、前
記コンタクト溝内にコンタクト電極を埋め込み形成する
工程とを含むことを特徴とする。
【００２８】（１１）本発明（請求項１６）の半導体装
置の製造方法は、半導体基板上のＭＯＳトランジスタの
ソース及びドレイン及びチャネル領域が形成される領域
にマスク材を形成する工程と、前記マスク材をエッチン
グマスクとして用いて前記半導体基板を所定深さまでエ
ッチングし、凸状の半導体基板を形成する工程と、前記
マスク材及び前記凸状の半導体層の側面に素子側壁絶縁
膜を形成する工程と、前記マスク材及び前記素子側壁絶
縁膜をマスクに用いて前記半導体層をエッチングして、
凸字状に加工された島状の素子領域を形成する工程と、
前記凸字状の素子領域の下部側面及び前記素子側壁絶縁
膜の側面にダミーコンタクトを形成する工程と、前記ダ
ミーコンタクトの周囲に第１の絶縁膜を形成する工程
と、前記素子側壁絶縁膜の表面を後退させる工程と、前
記マスク材の一部又は全部を除去する工程と、前記凸字
状の素子領域の上部のチャネル領域を含む前記ゲート電
極が形成される領域の上面に前記ダミーコンタクトに接
続するダミーゲートを形成する工程と、前記ダミーゲー
トをマスクに用いて前記凸字状の素子領域の上部にソー
ス及びドレインを形成する工程と、前記半導体基板上に
前記ダミーゲートの側面を覆うと共に、該ダミーゲート
の表面が露出する第２の絶縁膜を形成する工程と、前記
ダミーゲートを除去し、前記ダミーコンタクトが露出す
るゲート溝を形成する工程と、前記ゲート溝の内部にゲ
ート絶縁膜を形成する工程と、前記ゲート溝内にゲート
電極を埋め込み形成する工程と、前記ダミーコンタクト
の上面を露出させる工程と、前記ダミーコンタクトを除
去して側壁の一部が前記凸状の素子領域の下部側面に接
続するコンタクト溝を形成する工程と、前記コンタクト
溝内にコンタクト電極を埋め込み形成する工程とを含む
ことを特徴とする。
置の製造方法は、半導体基板上のＭＯＳトランジスタの
ソース及びドレイン及びチャネル領域が形成される領域
にマスク材を形成する工程と、前記マスク材をエッチン
グマスクとして用いて前記半導体基板を所定深さまでエ
ッチングし、凸状の半導体基板を形成する工程と、前記
マスク材及び前記凸状の半導体層の側面に素子側壁絶縁
膜を形成する工程と、前記マスク材及び前記素子側壁絶
縁膜をマスクに用いて前記半導体層をエッチングして、
凸字状に加工された島状の素子領域を形成する工程と、
前記凸字状の素子領域の下部側面及び前記素子側壁絶縁
膜の側面にダミーコンタクトを形成する工程と、前記ダ
ミーコンタクトの周囲に第１の絶縁膜を形成する工程
と、前記素子側壁絶縁膜の表面を後退させる工程と、前
記マスク材の一部又は全部を除去する工程と、前記凸字
状の素子領域の上部のチャネル領域を含む前記ゲート電
極が形成される領域の上面に前記ダミーコンタクトに接
続するダミーゲートを形成する工程と、前記ダミーゲー
トをマスクに用いて前記凸字状の素子領域の上部にソー
ス及びドレインを形成する工程と、前記半導体基板上に
前記ダミーゲートの側面を覆うと共に、該ダミーゲート
の表面が露出する第２の絶縁膜を形成する工程と、前記
ダミーゲートを除去し、前記ダミーコンタクトが露出す
るゲート溝を形成する工程と、前記ゲート溝の内部にゲ
ート絶縁膜を形成する工程と、前記ゲート溝内にゲート
電極を埋め込み形成する工程と、前記ダミーコンタクト
の上面を露出させる工程と、前記ダミーコンタクトを除
去して側壁の一部が前記凸状の素子領域の下部側面に接
続するコンタクト溝を形成する工程と、前記コンタクト
溝内にコンタクト電極を埋め込み形成する工程とを含む
ことを特徴とする。
【００２９】（１２）本発明（請求項１７）の半導体装
置の製造方法は、半導体基板上のＭＯＳトランジスタの
ソース及びドレイン及びチャネル領域が形成される領域
にマスク材を形成する工程と、前記マスク材をエッチン
グマスクとして用いて前記半導体基板を所定深さまでエ
ッチングし、凸状の半導体層を形成する工程と、前記マ
スク材及び前記凸状の半導体層の側面に素子側壁絶縁膜
を形成する工程と、前記マスク材及び前記素子側壁絶縁
膜をマスクに用いて前記半導体層をエッチングして、凸
字状に加工された島状の素子領域を形成する工程と、前
記半導体基板上のゲート電極が形成される領域にダミー
ゲートを形成する工程と、前記凸字状の素子領域の上部
上面にソース及びドレインを形成する工程と、前記半導
体基板上に、前記ダミーゲートの側部に接し、前記ダミ
ーゲートの表面が露出する層間絶縁膜を形成する工程
と、前記ダミーゲートを除去して、前記凸字状の素子領
域が露出するゲート溝を形成する工程と、前記ゲート溝
の底面に露出する前記素子領域の表面に絶縁膜を堆積し
て、該素子領域の上部構造上にゲート絶縁膜を形成し、
前記素子領域の下部構造の側面にキャパシタ絶縁膜を形
成する工程と、前記ゲート溝内に電極材を埋め込み形成
して、ゲート電極及びキャパシタ電極を形成する工程と
を含むことを特徴とする。
置の製造方法は、半導体基板上のＭＯＳトランジスタの
ソース及びドレイン及びチャネル領域が形成される領域
にマスク材を形成する工程と、前記マスク材をエッチン
グマスクとして用いて前記半導体基板を所定深さまでエ
ッチングし、凸状の半導体層を形成する工程と、前記マ
スク材及び前記凸状の半導体層の側面に素子側壁絶縁膜
を形成する工程と、前記マスク材及び前記素子側壁絶縁
膜をマスクに用いて前記半導体層をエッチングして、凸
字状に加工された島状の素子領域を形成する工程と、前
記半導体基板上のゲート電極が形成される領域にダミー
ゲートを形成する工程と、前記凸字状の素子領域の上部
上面にソース及びドレインを形成する工程と、前記半導
体基板上に、前記ダミーゲートの側部に接し、前記ダミ
ーゲートの表面が露出する層間絶縁膜を形成する工程
と、前記ダミーゲートを除去して、前記凸字状の素子領
域が露出するゲート溝を形成する工程と、前記ゲート溝
の底面に露出する前記素子領域の表面に絶縁膜を堆積し
て、該素子領域の上部構造上にゲート絶縁膜を形成し、
前記素子領域の下部構造の側面にキャパシタ絶縁膜を形
成する工程と、前記ゲート溝内に電極材を埋め込み形成
して、ゲート電極及びキャパシタ電極を形成する工程と
を含むことを特徴とする。
【００３０】（１３）本発明（請求項１８）の半導体装
置の製造方法は、 半導体基板上のＭＯＳトランジスタ
のソース及びドレイン及びチャネル領域が形成される領
域にマスク材を形成する工程と、前記マスク材をエッチ
ングマスクとして用いて前記半導体基板を所定深さまで
エッチングし、凸状の半導体基板を形成する工程と、前
記マスク材及び前記凸状の半導体層の側面に素子側壁絶
縁膜を形成する工程と、前記マスク材及び前記素子側壁
絶縁膜をマスクに用いて前記半導体層をエッチングし
て、凸字状に加工された島状の素子領域を形成する工程
と、前記素子領域上のゲート電極が形成される領域にダ
ミーゲートを形成する工程と、前記凸字状の素子領域の
下部側面にソース及びドレインを形成する工程と、前記
半導体基板上に、前記ダミーゲートの側部に接し、前記
ダミーゲートの表面が露出する層間絶縁膜を形成する工
程と、前記ダミーゲートを除去して、前記凸字状の素子
領域の上面の一部が露出するゲート溝を形成する工程
と、前記ゲート溝の底面に露出する前記凸字状の素子領
域の下部側面にゲート絶縁膜を形成する工程と、前記ゲ
ート溝内に、ゲート電極を埋め込み形成する工程とを含
むことを特徴とする。
置の製造方法は、 半導体基板上のＭＯＳトランジスタ
のソース及びドレイン及びチャネル領域が形成される領
域にマスク材を形成する工程と、前記マスク材をエッチ
ングマスクとして用いて前記半導体基板を所定深さまで
エッチングし、凸状の半導体基板を形成する工程と、前
記マスク材及び前記凸状の半導体層の側面に素子側壁絶
縁膜を形成する工程と、前記マスク材及び前記素子側壁
絶縁膜をマスクに用いて前記半導体層をエッチングし
て、凸字状に加工された島状の素子領域を形成する工程
と、前記素子領域上のゲート電極が形成される領域にダ
ミーゲートを形成する工程と、前記凸字状の素子領域の
下部側面にソース及びドレインを形成する工程と、前記
半導体基板上に、前記ダミーゲートの側部に接し、前記
ダミーゲートの表面が露出する層間絶縁膜を形成する工
程と、前記ダミーゲートを除去して、前記凸字状の素子
領域の上面の一部が露出するゲート溝を形成する工程
と、前記ゲート溝の底面に露出する前記凸字状の素子領
域の下部側面にゲート絶縁膜を形成する工程と、前記ゲ
ート溝内に、ゲート電極を埋め込み形成する工程とを含
むことを特徴とする。
【００３１】［作用］本発明は、上記構成によって以下
の作用・効果を有する。
の作用・効果を有する。
【００３２】ゲート電極とウェル領域との電気的接続を
島状の素子領域の側面で行なうので、従来のＤＴＭＩＳ
ＦＥＴのようなコンタクト形成部分の平面面積が不要に
なり、デバイスの占有面積を大幅に低減することができ
る。また、ゲート電極とウェル領域とを電気的に接続す
る部位は自己整合的に形成されるので、製造工程の簡略
化を図ることができる。
島状の素子領域の側面で行なうので、従来のＤＴＭＩＳ
ＦＥＴのようなコンタクト形成部分の平面面積が不要に
なり、デバイスの占有面積を大幅に低減することができ
る。また、ゲート電極とウェル領域とを電気的に接続す
る部位は自己整合的に形成されるので、製造工程の簡略
化を図ることができる。
【００３３】また、ゲートとＳｉ−Ｂｏｄｙの電気的接
続を、島状の素子領域Ｓｉの側面に形成されたキャパシ
タを介して行なうことにより、面積が低減できるだけで
なく、ソース／ドレインとウェル領域の間のリーク電流
を大幅に低減できる。
続を、島状の素子領域Ｓｉの側面に形成されたキャパシ
タを介して行なうことにより、面積が低減できるだけで
なく、ソース／ドレインとウェル領域の間のリーク電流
を大幅に低減できる。
【００３４】また、島状の素子領域側部に形成された二
つのゲート電極を挟むようにソース及びドレインが素子
領域側部にソース及びドレインを構成する拡散層の底部
が互いに接触するように形成されているので、ｐｎ接合
面積が低減され、ソース／ドレインとＢｏｄｙ−Ｓｉの
間のリーク電流を大幅に低減できる。
つのゲート電極を挟むようにソース及びドレインが素子
領域側部にソース及びドレインを構成する拡散層の底部
が互いに接触するように形成されているので、ｐｎ接合
面積が低減され、ソース／ドレインとＢｏｄｙ−Ｓｉの
間のリーク電流を大幅に低減できる。
【００３５】また、ゲート電極として金属電極を用いる
ことで、ｎ型ウェル、ｐ型ウェルの両方に容易に電気的
接続を行なうことが可能である。また、ｐｏｌｙ−Ｓｉ
ゲート電極を用いた場合、ゲートと逆導電型のウェル領
域とゲートを接続するときに、両者の間にメタルプラグ
を形成しなければならないが、金属ゲート電極を用いる
ことによって、別のメタルプラグを形成する必要がな
い。
ことで、ｎ型ウェル、ｐ型ウェルの両方に容易に電気的
接続を行なうことが可能である。また、ｐｏｌｙ−Ｓｉ
ゲート電極を用いた場合、ゲートと逆導電型のウェル領
域とゲートを接続するときに、両者の間にメタルプラグ
を形成しなければならないが、金属ゲート電極を用いる
ことによって、別のメタルプラグを形成する必要がな
い。
【００３６】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００３７】［第１実施形態］図１は、本発明の第１実
施形態に係わるＤＴＭＩＳＦＥＴの構成を示す図であ
る。図１（ａ）は斜視図であり、図（ｂ）は同図（ａ）
のＡ−Ａ’部の断面を示す断面図である。
施形態に係わるＤＴＭＩＳＦＥＴの構成を示す図であ
る。図１（ａ）は斜視図であり、図（ｂ）は同図（ａ）
のＡ−Ａ’部の断面を示す断面図である。
【００３８】図１に示すように、本実施形態では、半導
体基板としてＳｉ単結晶基板１２，シリコン酸化膜１３
及びＳｉ−Ｂｏｄｙ（ウェル領域）１４が順次積層され
たＳＯＩ基板１１を用いている。Ｓｉ−Ｂｏｄｙ１４
は、その断面が凸字状に形成されている。凸字状とは、
基板の主面に対して平行な断面積が小さい上部と、断面
積が大きい下部とからなる構造である。
体基板としてＳｉ単結晶基板１２，シリコン酸化膜１３
及びＳｉ−Ｂｏｄｙ（ウェル領域）１４が順次積層され
たＳＯＩ基板１１を用いている。Ｓｉ−Ｂｏｄｙ１４
は、その断面が凸字状に形成されている。凸字状とは、
基板の主面に対して平行な断面積が小さい上部と、断面
積が大きい下部とからなる構造である。
【００３９】凸字状のＳｉ−Ｂｏｄｙ１４の凸字状の上
部に相当する上部側面に側壁絶縁膜１７が形成されてい
る。そして、Ｓｉ−Ｂｏｄｙ１４上の一部にゲート絶縁
膜１８が形成されている。ゲート絶縁膜１８上、且つ側
壁絶縁膜１７及び凸字状のＳｉ−Ｂｏｄｙ１４の下部側
面に接するように金属ゲート電極１９が形成されてい
る。ゲート電極１９を左右から挟むように、Ｓｉ−Ｂｏ
ｄｙ１４の表面層にソース及びドレイン１６が形成され
ている。
部に相当する上部側面に側壁絶縁膜１７が形成されてい
る。そして、Ｓｉ−Ｂｏｄｙ１４上の一部にゲート絶縁
膜１８が形成されている。ゲート絶縁膜１８上、且つ側
壁絶縁膜１７及び凸字状のＳｉ−Ｂｏｄｙ１４の下部側
面に接するように金属ゲート電極１９が形成されてい
る。ゲート電極１９を左右から挟むように、Ｓｉ−Ｂｏ
ｄｙ１４の表面層にソース及びドレイン１６が形成され
ている。
【００４０】上記のように、金属ゲート電極１９と素子
領域のＳｉ−Ｂｏｄｙ１４とは、凸字状のＳｉ−Ｂｏｄ
ｙ１４の側面で電気的に接続されている。
領域のＳｉ−Ｂｏｄｙ１４とは、凸字状のＳｉ−Ｂｏｄ
ｙ１４の側面で電気的に接続されている。
【００４１】次に、本装置の製造方法を図面を参照して
説明する。図２〜図６は、図１に示すＤＴＭＩＳＦＥＴ
の製造工程を示す工程断面図である。なお、図２〜図６
において、図Ｎ（ｘ−Ａ），図Ｎ（ｘ−Ｂ）はそれぞれ
図１（ａ）の斜視図におけるＡ−Ａ’部及びＢ−Ｂ’部
の断面に相当する部位を示している。但し、Ｎは２，
３，４，５，６、ｘはａ，ｂ，ｃ，…，ｊの何れかを表
している。
説明する。図２〜図６は、図１に示すＤＴＭＩＳＦＥＴ
の製造工程を示す工程断面図である。なお、図２〜図６
において、図Ｎ（ｘ−Ａ），図Ｎ（ｘ−Ｂ）はそれぞれ
図１（ａ）の斜視図におけるＡ−Ａ’部及びＢ−Ｂ’部
の断面に相当する部位を示している。但し、Ｎは２，
３，４，５，６、ｘはａ，ｂ，ｃ，…，ｊの何れかを表
している。
【００４２】先ず、図２（ａ−Ａ），図２（ａ−Ｂ）に
示すように、Ｓｉ単結晶基板１２，シリコン酸化膜１３
及びＳｉ−Ｂｏｄｙ１４が積層されたＳＯＩ基板１１を
用意する。
示すように、Ｓｉ単結晶基板１２，シリコン酸化膜１３
及びＳｉ−Ｂｏｄｙ１４が積層されたＳＯＩ基板１１を
用意する。
【００４３】次いで、図２（ｂ−Ａ），図２（ｂ−Ｂ）
に示すように、Ｓｉ−Ｂｏｄｙ１４の表面に膜厚５ｎｍ
程度の熱酸化膜２１を形成した後、膜厚１００ｎｍ程度
のポリシリコン層２２をＬＰＣＶＤ法により堆積する。
素子領域のポリシリコン層２２上に図示されないレジス
トパターンを形成した後、ポリシリコン層２２，熱酸化
膜２１及びＳｉ−Ｂｏｄｙ１４に対して順次ＲＩＥを行
い、Ｓｉ−Ｂｏｄｙ１４に深さ１００ｎｍ程度の溝を形
成する。そして、レジストパターンを除去した後、露出
するポリシリコン層２２及びＳｉ−Ｂｏｄｙ１４の表面
を薄く（〜５ｎｍ）酸化してＳｉＯ2 層２３を形成す
る。そして、後に形成されるゲートとシリコン層とを電
気的に接続するために必要なｐ+拡散層１５をイオン注
入により形成する。
に示すように、Ｓｉ−Ｂｏｄｙ１４の表面に膜厚５ｎｍ
程度の熱酸化膜２１を形成した後、膜厚１００ｎｍ程度
のポリシリコン層２２をＬＰＣＶＤ法により堆積する。
素子領域のポリシリコン層２２上に図示されないレジス
トパターンを形成した後、ポリシリコン層２２，熱酸化
膜２１及びＳｉ−Ｂｏｄｙ１４に対して順次ＲＩＥを行
い、Ｓｉ−Ｂｏｄｙ１４に深さ１００ｎｍ程度の溝を形
成する。そして、レジストパターンを除去した後、露出
するポリシリコン層２２及びＳｉ−Ｂｏｄｙ１４の表面
を薄く（〜５ｎｍ）酸化してＳｉＯ2 層２３を形成す
る。そして、後に形成されるゲートとシリコン層とを電
気的に接続するために必要なｐ+拡散層１５をイオン注
入により形成する。
【００４４】次いで、図３（ｃ−Ａ），図３（ｃ−Ｂ）
に示すように、全面にＳｉ3Ｎ4膜を堆積した後、ＲＩＥ
を行なうことで先の工程で形成された溝の側面に側壁絶
縁膜１７を形成する。そして、ポリシリコン層２２及び
側壁絶縁膜１７をマスクに用いて、Ｓｉ−Ｂｏｄｙ１４
をエッチングしてシリコン酸化膜１３を露出させる。こ
のエッチング工程で、ポリシリコン層２２もエッチング
されるが、消失しないように予め膜厚を調整しておく
か、予めポリシリコン層２２の表面にＴＥＯＳ−ＳｉＯ
2 膜等のエッチングマスクを形成しておく。
に示すように、全面にＳｉ3Ｎ4膜を堆積した後、ＲＩＥ
を行なうことで先の工程で形成された溝の側面に側壁絶
縁膜１７を形成する。そして、ポリシリコン層２２及び
側壁絶縁膜１７をマスクに用いて、Ｓｉ−Ｂｏｄｙ１４
をエッチングしてシリコン酸化膜１３を露出させる。こ
のエッチング工程で、ポリシリコン層２２もエッチング
されるが、消失しないように予め膜厚を調整しておく
か、予めポリシリコン層２２の表面にＴＥＯＳ−ＳｉＯ
2 膜等のエッチングマスクを形成しておく。
【００４５】次いで、図３（ｄ−Ａ），図３（ｄ−Ｂ）
に示すように、Ｓｉ3Ｎ4膜を堆積した後、Ｓｉ3Ｎ4膜に
対してＲＩＥを行なうことで、ＳｉＯ2 層上に形成され
た構造物の側壁に厚さ１０ｎｍ程度の第２の側壁絶縁膜
２４を形成する。なお、この第２の側壁絶縁膜２４を構
成するＳｉ3Ｎ4膜を堆積する際、プロセス条件を調整
し、第２の側壁絶縁膜２４のウエットエッチング速度が
側壁絶縁膜１７より速くなるように調整する。
に示すように、Ｓｉ3Ｎ4膜を堆積した後、Ｓｉ3Ｎ4膜に
対してＲＩＥを行なうことで、ＳｉＯ2 層上に形成され
た構造物の側壁に厚さ１０ｎｍ程度の第２の側壁絶縁膜
２４を形成する。なお、この第２の側壁絶縁膜２４を構
成するＳｉ3Ｎ4膜を堆積する際、プロセス条件を調整
し、第２の側壁絶縁膜２４のウエットエッチング速度が
側壁絶縁膜１７より速くなるように調整する。
【００４６】次いで、図４（ｅ−Ａ），図４（ｅ−Ｂ）
に示すように、ダミーゲートの材料であるポリシリコン
層２５を膜厚４００ｎｍ程度堆積する。次いで、図４
（ｆ−Ａ），図４（ｆ−Ｂ）に示すように、ＣＭＰ法を
用いてポリシリコン層２５の表面を平坦化する。そし
て、後にゲート電極が形成される領域のポリシリコン層
の表面に図示されないレジストパターンを形成した後、
ポリシリコン層２５，２２に対してエッチングを行い、
パターニングする。このパターニングされたポリシリコ
ン２２，２５を以後、ダミーゲート２２，２５と記す。
に示すように、ダミーゲートの材料であるポリシリコン
層２５を膜厚４００ｎｍ程度堆積する。次いで、図４
（ｆ−Ａ），図４（ｆ−Ｂ）に示すように、ＣＭＰ法を
用いてポリシリコン層２５の表面を平坦化する。そし
て、後にゲート電極が形成される領域のポリシリコン層
の表面に図示されないレジストパターンを形成した後、
ポリシリコン層２５，２２に対してエッチングを行い、
パターニングする。このパターニングされたポリシリコ
ン２２，２５を以後、ダミーゲート２２，２５と記す。
【００４７】そしてレジストパターンを除去した後、Ｓ
ｉ3Ｎ4膜の堆積，エッチングを行い、ダミーゲート２
２，２５の側壁に膜厚２０ｎｍ程度のゲート側壁絶縁膜
２６を形成する。
ｉ3Ｎ4膜の堆積，エッチングを行い、ダミーゲート２
２，２５の側壁に膜厚２０ｎｍ程度のゲート側壁絶縁膜
２６を形成する。
【００４８】そして、ソース及びドレインを形成するた
めに、Extension用や深い接合用の拡散層を形成するた
めのイオン注入をおこなう。Extension用のｎ- 拡散層
を形成するためのＡｓイオンの注入条件は、例えば加速
電圧１５ｋｅＶ，ドーズ量３×１０14ｃｍ-2である。ま
た、深い接合を形成するためのＡｓの注入条件は、加速
電圧４５ｋｅＶ，ドーズ量３×１０15ｃｍ-2である。ソ
ース及びドレイン層の活性化のための加熱処理（〜１０
００℃）もここで行なう。更に、全面にＴＥＯＳ−Ｓｉ
Ｏ2 膜を堆積した後、ＣＭＰ法によりＴＥＯＳ−ＳｉＯ
2 層２７の表面を平坦化し、ダミーゲート２２，２５の
表面を露出させる。
めに、Extension用や深い接合用の拡散層を形成するた
めのイオン注入をおこなう。Extension用のｎ- 拡散層
を形成するためのＡｓイオンの注入条件は、例えば加速
電圧１５ｋｅＶ，ドーズ量３×１０14ｃｍ-2である。ま
た、深い接合を形成するためのＡｓの注入条件は、加速
電圧４５ｋｅＶ，ドーズ量３×１０15ｃｍ-2である。ソ
ース及びドレイン層の活性化のための加熱処理（〜１０
００℃）もここで行なう。更に、全面にＴＥＯＳ−Ｓｉ
Ｏ2 膜を堆積した後、ＣＭＰ法によりＴＥＯＳ−ＳｉＯ
2 層２７の表面を平坦化し、ダミーゲート２２，２５の
表面を露出させる。
【００４９】次いで、図５（ｇ−Ａ），図５（ｇ−Ｂ）
に示すように、ダミーゲート２２，２５をＣＤＥ等によ
り除去し、ゲートの形成領域にゲート溝を形成する。な
お、このエッチング工程はＳｉ3Ｎ4がエッチングされな
いプロセスで行い、側壁絶縁膜１７，２４，２６を残
す。そして、ＨＦ系のウエットエッチングにより、ゲー
ト溝底面の熱酸化膜２１も除去する。
に示すように、ダミーゲート２２，２５をＣＤＥ等によ
り除去し、ゲートの形成領域にゲート溝を形成する。な
お、このエッチング工程はＳｉ3Ｎ4がエッチングされな
いプロセスで行い、側壁絶縁膜１７，２４，２６を残
す。そして、ＨＦ系のウエットエッチングにより、ゲー
ト溝底面の熱酸化膜２１も除去する。
【００５０】次いで、図５（ｈ−Ａ），図５（ｈ−Ｂ）
に示すように、ゲート溝の底面に露出するＳｉ−Ｂｏｄ
ｙ１４の表面にＳｉＯ2 からなるゲート絶縁膜１８を形
成する。例えば、熱酸化によりＳｉ−Ｂｏｄｙ１４の表
面に選択的にＳｉＯ2 膜を形成する。次いで、図６（ｉ
−Ａ），図６（ｉ−Ｂ）に示すように、ｐ+ 拡散層の側
部に形成されている第２の側壁絶縁膜２４をウエットエ
ッチングにより除去し、ｐ+ 拡散層を露出させる。上述
したように、第２の側壁絶縁膜２４を構成するＳｉ3Ｎ4
膜は側壁絶縁膜１７及びゲート側壁絶縁膜２６のそれよ
りもエッチングレートが高く膜厚が薄いので、第２の側
壁絶縁膜２４を除去した後も、側壁絶縁膜１７及びゲー
ト側壁絶縁膜２６を残留させることができる。
に示すように、ゲート溝の底面に露出するＳｉ−Ｂｏｄ
ｙ１４の表面にＳｉＯ2 からなるゲート絶縁膜１８を形
成する。例えば、熱酸化によりＳｉ−Ｂｏｄｙ１４の表
面に選択的にＳｉＯ2 膜を形成する。次いで、図６（ｉ
−Ａ），図６（ｉ−Ｂ）に示すように、ｐ+ 拡散層の側
部に形成されている第２の側壁絶縁膜２４をウエットエ
ッチングにより除去し、ｐ+ 拡散層を露出させる。上述
したように、第２の側壁絶縁膜２４を構成するＳｉ3Ｎ4
膜は側壁絶縁膜１７及びゲート側壁絶縁膜２６のそれよ
りもエッチングレートが高く膜厚が薄いので、第２の側
壁絶縁膜２４を除去した後も、側壁絶縁膜１７及びゲー
ト側壁絶縁膜２６を残留させることができる。
【００５１】次いで、図６（ｊ−Ａ），図６（ｊ−Ｂ）
に示すように、Ａｌ／ＴｉＮ（膜厚：４００ｎｍ／５ｎ
ｍ）のような積層メタルをＣＶＤやスパッタ法で形成
し、ＣＭＰで平坦化を行なうことによって、金属ゲート
電極１９を形成する。
に示すように、Ａｌ／ＴｉＮ（膜厚：４００ｎｍ／５ｎ
ｍ）のような積層メタルをＣＶＤやスパッタ法で形成
し、ＣＭＰで平坦化を行なうことによって、金属ゲート
電極１９を形成する。
【００５２】その後は、通常のＬＳＩ製造プロセスと同
様に、ＴＥＯＳ層間絶縁膜をＣＶＤ法で堆積し、ソース
及びドレイン及びメタルゲート電極上にコンタクトホー
ルを開口し、上層金属配線を形成すればよい。
様に、ＴＥＯＳ層間絶縁膜をＣＶＤ法で堆積し、ソース
及びドレイン及びメタルゲート電極上にコンタクトホー
ルを開口し、上層金属配線を形成すればよい。
【００５３】以上示したように、ゲート電極とシリコン
層との電気的接続は、凸字状に形成された素子領域の側
面の一部でゲート電極と一体形成されたコンタクト電極
により行われるので、コンタクト形成部分の平面面積が
不要になり、デバイス占有面積を大幅に低減することが
できる。
層との電気的接続は、凸字状に形成された素子領域の側
面の一部でゲート電極と一体形成されたコンタクト電極
により行われるので、コンタクト形成部分の平面面積が
不要になり、デバイス占有面積を大幅に低減することが
できる。
【００５４】また、ゲート電極は、金属で形成されてい
るので、ｎ型半導体、ｐ型半導体の両方に容易に電気的
接続を行なうことが可能であり、Ｃ−ＭＯＳＦＥＴの形
成に非常に有利である。ポリシリコンゲート電極の場
合、ゲート電極と逆導電型のシリコン層とゲート電極を
接続するときに、両者の間にメタルプラグ等を形成しな
ければならず、工程が複雑であった。
るので、ｎ型半導体、ｐ型半導体の両方に容易に電気的
接続を行なうことが可能であり、Ｃ−ＭＯＳＦＥＴの形
成に非常に有利である。ポリシリコンゲート電極の場
合、ゲート電極と逆導電型のシリコン層とゲート電極を
接続するときに、両者の間にメタルプラグ等を形成しな
ければならず、工程が複雑であった。
【００５５】更に、ゲート電極とシリコン層との接続を
セルフアラインで行なうことができ、面積縮小、工程簡
略化の工程が得られる。更にまた、メタルゲート電極と
ＤＴＭＩＳＦＥＴを組み合わせることによって、メタル
ゲート電極ＭＩＳＦＥＴで実現困難であるといわれてい
た低しきい値電圧Ｖth（〜０．２Ｖ）を実現できるよう
になる。
セルフアラインで行なうことができ、面積縮小、工程簡
略化の工程が得られる。更にまた、メタルゲート電極と
ＤＴＭＩＳＦＥＴを組み合わせることによって、メタル
ゲート電極ＭＩＳＦＥＴで実現困難であるといわれてい
た低しきい値電圧Ｖth（〜０．２Ｖ）を実現できるよう
になる。
【００５６】また、ゲート絶縁膜及びゲート電極の形成
前にソース及びドレインが形成されているので、ソース
及びドレインの活性化のアニール工程の後に、高温熱処
理工程は存在しない。そこで、ゲート絶縁膜には、Ｓｉ
Ｏ2 膜だけでなく、Ｔａ2 Ｏ 5 膜、ＴｉＯ2 膜や（Ｂ
ａ，Ｓｒ）ＴｉＯ3 膜等の高誘電体膜や強誘電体膜を使
用することができ、ゲート電極にはメタル材料を使用す
ることができる。
前にソース及びドレインが形成されているので、ソース
及びドレインの活性化のアニール工程の後に、高温熱処
理工程は存在しない。そこで、ゲート絶縁膜には、Ｓｉ
Ｏ2 膜だけでなく、Ｔａ2 Ｏ 5 膜、ＴｉＯ2 膜や（Ｂ
ａ，Ｓｒ）ＴｉＯ3 膜等の高誘電体膜や強誘電体膜を使
用することができ、ゲート電極にはメタル材料を使用す
ることができる。
【００５７】なお、ゲート絶縁膜に高又は強誘電体膜を
使用した場合には、用いたゲート絶縁膜に応じてゲート
電極の材料を選ぶ必要があり、ＴｉＮ，Ａｌ，Ｗ，Ｒｕ
等が使用可能となる。また、ゲート絶縁膜とゲート電極
の間には、バリアメタルとしてＴｉＮやＷＮ等を形成す
ることが好ましい。
使用した場合には、用いたゲート絶縁膜に応じてゲート
電極の材料を選ぶ必要があり、ＴｉＮ，Ａｌ，Ｗ，Ｒｕ
等が使用可能となる。また、ゲート絶縁膜とゲート電極
の間には、バリアメタルとしてＴｉＮやＷＮ等を形成す
ることが好ましい。
【００５８】［第２実施形態］本実施形態では、通常の
バルクのＳｉ半導体基板を用いたＤＴＭＩＳＦＥＴにつ
いて説明する。図７は、本発明の第２実施形態に係わる
半導体装置の概略構成を示す図である。図７（ａ）は斜
視図であり、図７（ｂ）は同図（ａ）のＡ−Ａ’部の断
面を示す断面図である。
バルクのＳｉ半導体基板を用いたＤＴＭＩＳＦＥＴにつ
いて説明する。図７は、本発明の第２実施形態に係わる
半導体装置の概略構成を示す図である。図７（ａ）は斜
視図であり、図７（ｂ）は同図（ａ）のＡ−Ａ’部の断
面を示す断面図である。
【００５９】素子領域のＳｉ単結晶基板７１の一部に、
島状の素子領域が形成されている。島状に形成されてい
るＳｉ単結晶基板７１の素子領域の断面形状は凸字状で
ある。島状のＳｉ単結晶基板の表面層にはｐ型ウェル７
３が形成され、更にｐ型ウェル７３の下部にはｎ型ウェ
ル７２が形成されている。
島状の素子領域が形成されている。島状に形成されてい
るＳｉ単結晶基板７１の素子領域の断面形状は凸字状で
ある。島状のＳｉ単結晶基板の表面層にはｐ型ウェル７
３が形成され、更にｐ型ウェル７３の下部にはｎ型ウェ
ル７２が形成されている。
【００６０】Ｓｉ単結晶基板７１の凸字状部の凸字の上
部に相当する上部側面に側壁絶縁膜１７が形成されてい
る。Ｓｉ単結晶基板７１の凸字状部の凸字の下部に相当
する下部側面に素子分離絶縁膜（ＴＥＯＳ）７４が形成
されている。なお、素子分離絶縁膜７４の上面はＳｉ単
結晶基板７１の凸字状部の下部上面より低く形成され、
Ｓｉ単結晶基板７１のｐ型ウェル７３が一部素子分離絶
縁膜７４から露出する。
部に相当する上部側面に側壁絶縁膜１７が形成されてい
る。Ｓｉ単結晶基板７１の凸字状部の凸字の下部に相当
する下部側面に素子分離絶縁膜（ＴＥＯＳ）７４が形成
されている。なお、素子分離絶縁膜７４の上面はＳｉ単
結晶基板７１の凸字状部の下部上面より低く形成され、
Ｓｉ単結晶基板７１のｐ型ウェル７３が一部素子分離絶
縁膜７４から露出する。
【００６１】Ｓｉ単結晶基板の凸字状部の上部上面の一
部には、表面にはゲート絶縁膜１８が形成されている。
ゲート電極１９がゲート絶縁膜１８を介してＳｉ単結晶
基板７１上に形成され、そのゲート絶縁膜１８を挟むよ
うにＳｉ単結晶基板７１上の凸字状部の上面表面にソー
ス及びドレイン１６が形成されている。ゲート電極１９
は、ゲート絶縁膜１８上、且つ側壁絶縁膜１７及び凸字
状部のＳｉ単結晶基板７１のｐ型ウェル７３の下部側面
に接するように形成されている。
部には、表面にはゲート絶縁膜１８が形成されている。
ゲート電極１９がゲート絶縁膜１８を介してＳｉ単結晶
基板７１上に形成され、そのゲート絶縁膜１８を挟むよ
うにＳｉ単結晶基板７１上の凸字状部の上面表面にソー
ス及びドレイン１６が形成されている。ゲート電極１９
は、ゲート絶縁膜１８上、且つ側壁絶縁膜１７及び凸字
状部のＳｉ単結晶基板７１のｐ型ウェル７３の下部側面
に接するように形成されている。
【００６２】次に、図８，図９を用いて本装置の製造工
程について説明する。図８，図９は、図７に示すＤＴＭ
ＩＳＦＥＴの製造工程を示す工程断面図である。なお、
図８，図９において、図Ｎ（ｘ−Ａ），図Ｎ（ｘ−Ｂ）
はそれぞれ図７（ａ）の斜視図におけるＡ−Ａ’部及び
Ｂ−Ｂ’部の断面に相当する部位を示している。但し、
Ｎは８，９、ｘはａ，ｂ，ｃ，ｄの何れかを表してい
る。
程について説明する。図８，図９は、図７に示すＤＴＭ
ＩＳＦＥＴの製造工程を示す工程断面図である。なお、
図８，図９において、図Ｎ（ｘ−Ａ），図Ｎ（ｘ−Ｂ）
はそれぞれ図７（ａ）の斜視図におけるＡ−Ａ’部及び
Ｂ−Ｂ’部の断面に相当する部位を示している。但し、
Ｎは８，９、ｘはａ，ｂ，ｃ，ｄの何れかを表してい
る。
【００６３】先ず、図８（ａ−Ａ），（ａ−Ｂ）に示す
ように、バルクのＳｉ単結晶基板７１を用意する。Ｓｉ
単結晶基板７１の表面に膜厚５ｎｍ程度の熱酸化膜８１
を形成した後、膜厚１００ｎｍ程度のポリシリコン層８
２及び膜厚１５０ｎｍ程度のＴＥＯＳ膜からなる絶縁膜
８３をＬＰＣＶＤ法により堆積する。リソグラフィ技術
を用いて素子領域上の絶縁膜８３上に図示されないレジ
ストパターンを形成する。レジストパターンをマスクに
用いて絶縁膜８３及びポリシリコン層８２及び熱酸化膜
８１及びＳｉ単結晶基板７１をエッチングし、Ｓｉ単結
晶基板７１に深さ１００ｎｍ程度の溝を形成する。そし
て、レジストパターンを除去した後、露出するポリシリ
コン層８２及びＳｉ単結晶基板７１の表面を薄く（〜５
ｎｍ）酸化し、酸化層８４を形成する。
ように、バルクのＳｉ単結晶基板７１を用意する。Ｓｉ
単結晶基板７１の表面に膜厚５ｎｍ程度の熱酸化膜８１
を形成した後、膜厚１００ｎｍ程度のポリシリコン層８
２及び膜厚１５０ｎｍ程度のＴＥＯＳ膜からなる絶縁膜
８３をＬＰＣＶＤ法により堆積する。リソグラフィ技術
を用いて素子領域上の絶縁膜８３上に図示されないレジ
ストパターンを形成する。レジストパターンをマスクに
用いて絶縁膜８３及びポリシリコン層８２及び熱酸化膜
８１及びＳｉ単結晶基板７１をエッチングし、Ｓｉ単結
晶基板７１に深さ１００ｎｍ程度の溝を形成する。そし
て、レジストパターンを除去した後、露出するポリシリ
コン層８２及びＳｉ単結晶基板７１の表面を薄く（〜５
ｎｍ）酸化し、酸化層８４を形成する。
【００６４】次いで、図８（ｂ−Ａ），図８（ｂ−Ｂ）
に示すように、Ｓｉ単結晶基板７１に形成された溝の側
面に厚さ３０ｎｍ程度のＳｉ3Ｎ4からなる側壁絶縁膜１
７を形成する。そして、絶縁膜８３及び側壁絶縁膜１７
をマスクに用いてＳｉ単結晶基板７１を更に２５０ｎｍ
程度エッチングする。この時、絶縁膜８３も同時にエッ
チングされるが、このエッチング工程で絶縁膜８３が消
失しないように絶縁膜８３の膜厚を調整して形成してお
く。
に示すように、Ｓｉ単結晶基板７１に形成された溝の側
面に厚さ３０ｎｍ程度のＳｉ3Ｎ4からなる側壁絶縁膜１
７を形成する。そして、絶縁膜８３及び側壁絶縁膜１７
をマスクに用いてＳｉ単結晶基板７１を更に２５０ｎｍ
程度エッチングする。この時、絶縁膜８３も同時にエッ
チングされるが、このエッチング工程で絶縁膜８３が消
失しないように絶縁膜８３の膜厚を調整して形成してお
く。
【００６５】次いで、図９（ｃ−Ａ），図９（ｃ−Ｂ）
に示すように、全面に素子分離絶縁膜７４を全面に膜厚
５５０ｎｍ程度堆積した後、表面をＣＭＰによって平坦
化し、ポリシリコン層８２を露出させる。次いで、高加
速イオン注入により深いｎ型ウェル７２，浅いｐ型ウェ
ル７３を順次形成する（二重ウェル構造）。
に示すように、全面に素子分離絶縁膜７４を全面に膜厚
５５０ｎｍ程度堆積した後、表面をＣＭＰによって平坦
化し、ポリシリコン層８２を露出させる。次いで、高加
速イオン注入により深いｎ型ウェル７２，浅いｐ型ウェ
ル７３を順次形成する（二重ウェル構造）。
【００６６】次いで、図９（ｄ−Ａ），図９（ｄ−Ｂ）
に示すように、素子分離領域の素子分離絶縁膜７４をＲ
ＩＥやウエットエッチングによりリセスし、側壁絶縁膜
１７の下の浅いｐ型ウェル７３の側面が深さ方向に８０
ｎｍ程度露出するまでへこませる。更にＳｉ3Ｎ4膜の堆
積／エッチングを行なうこととで、側壁絶縁膜１７の側
部に更に厚さ１０ｎｍ程度の第２の側壁絶縁膜８５を形
成する。なお、第２の側壁絶縁膜８５を構成するＳｉ3
Ｎ4膜のエッチング速度が、側壁絶縁膜１７のそれより
も速くなるように、プロセス条件を最適化して堆積を行
なうことが好ましい。この後の工程は、第１実施形態の
図４（ｆ−Ａ），図４（ｆ−Ｂ）以降に示した工程と同
様なので説明を省略する。
に示すように、素子分離領域の素子分離絶縁膜７４をＲ
ＩＥやウエットエッチングによりリセスし、側壁絶縁膜
１７の下の浅いｐ型ウェル７３の側面が深さ方向に８０
ｎｍ程度露出するまでへこませる。更にＳｉ3Ｎ4膜の堆
積／エッチングを行なうこととで、側壁絶縁膜１７の側
部に更に厚さ１０ｎｍ程度の第２の側壁絶縁膜８５を形
成する。なお、第２の側壁絶縁膜８５を構成するＳｉ3
Ｎ4膜のエッチング速度が、側壁絶縁膜１７のそれより
も速くなるように、プロセス条件を最適化して堆積を行
なうことが好ましい。この後の工程は、第１実施形態の
図４（ｆ−Ａ），図４（ｆ−Ｂ）以降に示した工程と同
様なので説明を省略する。
【００６７】本実施形態によれば、ＳＯＩ基板を用いた
場合に問題となりやすいＳｉ−Ｂｏｄｙの高い電気抵抗
を心配する必要がない。なぜならば、Ｓｉ−Ｂｏｄｙの
代わりに比較的高不純物濃度で膜厚が厚いｐ型ウェルを
用いているので、この部分の電気抵抗を低減することが
できるからである。
場合に問題となりやすいＳｉ−Ｂｏｄｙの高い電気抵抗
を心配する必要がない。なぜならば、Ｓｉ−Ｂｏｄｙの
代わりに比較的高不純物濃度で膜厚が厚いｐ型ウェルを
用いているので、この部分の電気抵抗を低減することが
できるからである。
【００６８】［第３実施形態］図１０は、本発明の第３
実施形態に係わるＤＴＭＩＳＦＥＴの構成を示す断面斜
視図である。
実施形態に係わるＤＴＭＩＳＦＥＴの構成を示す断面斜
視図である。
【００６９】本装置は、シリコン基板１００１，埋め込
み酸化膜１００２及びシリコン活性層１００３が積層さ
れたＳＯＩ基板１０００を用いている。シリコン活性層
１００３は、断面形状が凸字状に形成されている。凸字
状のシリコン活性層１００３の下部上面及び上部側面に
接してリング状の素子側壁絶縁膜１０１０が形成されて
いる。なお、素子側壁絶縁膜１０１０の上面の高さは、
凸字状のシリコン活性層１００３の上部上面より高く形
成されている。
み酸化膜１００２及びシリコン活性層１００３が積層さ
れたＳＯＩ基板１０００を用いている。シリコン活性層
１００３は、断面形状が凸字状に形成されている。凸字
状のシリコン活性層１００３の下部上面及び上部側面に
接してリング状の素子側壁絶縁膜１０１０が形成されて
いる。なお、素子側壁絶縁膜１０１０の上面の高さは、
凸字状のシリコン活性層１００３の上部上面より高く形
成されている。
【００７０】埋め込み酸化膜１００２上、且つ凸字状の
シリコン活性層１００３の下部側面及び素子側壁絶縁膜
１０１０の側面に接して、底面及び下面がバリアメタル
１０１１で覆われたコンタクト電極１０１２が形成され
ている。従って、シリコン活性層１００３とコンタクト
電極１０１２とは、バリアメタル１０１１を介して電気
的に接続されている。
シリコン活性層１００３の下部側面及び素子側壁絶縁膜
１０１０の側面に接して、底面及び下面がバリアメタル
１０１１で覆われたコンタクト電極１０１２が形成され
ている。従って、シリコン活性層１００３とコンタクト
電極１０１２とは、バリアメタル１０１１を介して電気
的に接続されている。
【００７１】凸字状のシリコン活性層１００３の上部上
面にゲート絶縁膜１００６が形成されている。このゲー
ト絶縁膜１００６は素子側壁絶縁膜１０１０の一方の対
向する面の一部を接続するように形成されており、他方
の対向する面には接していない。ゲート絶縁膜１００６
の形成されていない凸字状のシリコン活性層１００３の
上部上面には、バッファ酸化膜１００５が形成されてい
る。バッファ酸化膜１００５の上面，バッファ酸化膜１
００５に接する領域の素子側壁絶縁膜１０１０の側面及
び上面，バリアメタル１０１１の側面に接するように、
層間絶縁膜１００７が形成されている。
面にゲート絶縁膜１００６が形成されている。このゲー
ト絶縁膜１００６は素子側壁絶縁膜１０１０の一方の対
向する面の一部を接続するように形成されており、他方
の対向する面には接していない。ゲート絶縁膜１００６
の形成されていない凸字状のシリコン活性層１００３の
上部上面には、バッファ酸化膜１００５が形成されてい
る。バッファ酸化膜１００５の上面，バッファ酸化膜１
００５に接する領域の素子側壁絶縁膜１０１０の側面及
び上面，バリアメタル１０１１の側面に接するように、
層間絶縁膜１００７が形成されている。
【００７２】ゲート絶縁膜１００６の上面，層間絶縁膜
１００７の側面，素子側壁絶縁膜１０１０の側面及び上
面，及びバリアメタル１０１１の側面に接してバリアメ
タル１００８が形成されている。そしてバリアメタル１
００８に接するようにゲート電極１００９が形成されて
いる。つまり、ゲート電極１００９とコンタクト電極１
０１２とはバリアメタル１００８，１０１１を介して電
気的に接続されている。従って、ゲート電極１００９と
シリコン活性層１００３の下部側面とは、バリアメタル
１００８，１０１１及びコンタクト電極１０１２を介し
て電気的に接続されている。
１００７の側面，素子側壁絶縁膜１０１０の側面及び上
面，及びバリアメタル１０１１の側面に接してバリアメ
タル１００８が形成されている。そしてバリアメタル１
００８に接するようにゲート電極１００９が形成されて
いる。つまり、ゲート電極１００９とコンタクト電極１
０１２とはバリアメタル１００８，１０１１を介して電
気的に接続されている。従って、ゲート電極１００９と
シリコン活性層１００３の下部側面とは、バリアメタル
１００８，１０１１及びコンタクト電極１０１２を介し
て電気的に接続されている。
【００７３】そして、凸字状のシリコン活性層１００３
の上部にゲート電極１００９を挟むように、ソース及び
ドレイン１００４が形成されている（ソースないしドレ
インの一方は図示されていない）。
の上部にゲート電極１００９を挟むように、ソース及び
ドレイン１００４が形成されている（ソースないしドレ
インの一方は図示されていない）。
【００７４】そして、コンタクト電極１０１２の表面を
覆うバリアメタル１０１１の外周表面に接して素子分離
絶縁膜１０１３が形成されている。素子分離絶縁膜１０
１３の上面は、ゲート電極１００９より低く形成されて
いる。そして、素子分離絶縁膜１０１３の上面に、ゲー
ト電極１００９の長手方向の延長方向に沿って、側面及
び下面をバリアメタル１００８Ａで覆われた電極１００
９Ａが形成されている。そして、素子分離絶縁膜１０１
３上の電極１００９Ａの形成されていない領域に、層間
絶縁膜１００７が形成されている。
覆うバリアメタル１０１１の外周表面に接して素子分離
絶縁膜１０１３が形成されている。素子分離絶縁膜１０
１３の上面は、ゲート電極１００９より低く形成されて
いる。そして、素子分離絶縁膜１０１３の上面に、ゲー
ト電極１００９の長手方向の延長方向に沿って、側面及
び下面をバリアメタル１００８Ａで覆われた電極１００
９Ａが形成されている。そして、素子分離絶縁膜１０１
３上の電極１００９Ａの形成されていない領域に、層間
絶縁膜１００７が形成されている。
【００７５】次に、本装置の製造方法について図１１〜
図１８を参照して説明する。図１１〜図１８は、本発明
の第３実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を
示す工程断面図である。
図１８を参照して説明する。図１１〜図１８は、本発明
の第３実施形態に係わるＤＴＭＩＳＦＥＴの製造工程を
示す工程断面図である。
【００７６】先ず、図１１（ａ−Ａ），図１１（ａ−
Ｂ）に示すように、シリコン基板１００１上に埋め込み
酸化膜１００２を介して厚さ３００ｎｍ程度のシリコン
活性層１００３が形成されたＳＯＩ基板１０００上にバ
ッファ酸化膜１００５を形成した後、ポリシリコン膜１
１０１及びシリコン窒化膜１１０２を順次堆積する。
Ｂ）に示すように、シリコン基板１００１上に埋め込み
酸化膜１００２を介して厚さ３００ｎｍ程度のシリコン
活性層１００３が形成されたＳＯＩ基板１０００上にバ
ッファ酸化膜１００５を形成した後、ポリシリコン膜１
１０１及びシリコン窒化膜１１０２を順次堆積する。
【００７７】次いで、図１１（ｂ−Ａ），図１１（ｂ−
Ｂ）に示すように、リソグラフィ技術を用いて素子領域
のパターンを描画して図示されないレジストパターンを
形成した後、シリコン窒化膜１１０２，ポリシリコン膜
１１０１，バッファ酸化膜１００５及びシリコン活性層
１００３に対してＲＩＥを行なう。この時、シリコン活
性層１００３を深さ方向に対して全体をエッチングせず
に、深さ１５０ｎｍ〜２００ｎｍ程度エッチングして素
子領域を規定する。
Ｂ）に示すように、リソグラフィ技術を用いて素子領域
のパターンを描画して図示されないレジストパターンを
形成した後、シリコン窒化膜１１０２，ポリシリコン膜
１１０１，バッファ酸化膜１００５及びシリコン活性層
１００３に対してＲＩＥを行なう。この時、シリコン活
性層１００３を深さ方向に対して全体をエッチングせず
に、深さ１５０ｎｍ〜２００ｎｍ程度エッチングして素
子領域を規定する。
【００７８】次いで、図１２（ｃ−Ａ），図１１（ｃ−
Ｂ）に示すように、シリコン酸化膜を堆積した後ＲＩＥ
を行なうことで、規定された素子領域の側部を切れ目な
く囲うように素子側壁絶縁膜１０１０を形成する。ここ
で、頭上素子側壁絶縁膜１０１０は、断面長方形状に記
載されているが、通常素子側壁絶縁膜１０１０は上部で
薄くなっている。
Ｂ）に示すように、シリコン酸化膜を堆積した後ＲＩＥ
を行なうことで、規定された素子領域の側部を切れ目な
く囲うように素子側壁絶縁膜１０１０を形成する。ここ
で、頭上素子側壁絶縁膜１０１０は、断面長方形状に記
載されているが、通常素子側壁絶縁膜１０１０は上部で
薄くなっている。
【００７９】次いで、図１２（ｄ−Ａ），図１２（ｄ−
Ｂ）に示すように、シリコン窒化膜１１０２及び素子側
壁絶縁膜１０１０をマスクに用いて、シリコン活性層１
００３に対して埋め込み酸化膜１００２が露出させるま
でＲＩＥを行い、素子側壁絶縁膜１０１０の下部にシリ
コン活性層１００３を露出させる。この露出するシリコ
ン活性層１００３に対して、斜めイオン注入等で不純物
を注入し高濃度とすることで、後のゲート電極との接触
抵抗を低下させることが好ましい。
Ｂ）に示すように、シリコン窒化膜１１０２及び素子側
壁絶縁膜１０１０をマスクに用いて、シリコン活性層１
００３に対して埋め込み酸化膜１００２が露出させるま
でＲＩＥを行い、素子側壁絶縁膜１０１０の下部にシリ
コン活性層１００３を露出させる。この露出するシリコ
ン活性層１００３に対して、斜めイオン注入等で不純物
を注入し高濃度とすることで、後のゲート電極との接触
抵抗を低下させることが好ましい。
【００８０】次いで、図１３（ｅ−Ａ），図１３（ｅ−
Ｂ）に示すように、全面にシリコン窒化膜を堆積した後
にＲＩＥを行なうことで、素子領域の側部にダミーコン
タクト１１０３を形成する。
Ｂ）に示すように、全面にシリコン窒化膜を堆積した後
にＲＩＥを行なうことで、素子領域の側部にダミーコン
タクト１１０３を形成する。
【００８１】次いで、図１３（ｆ−Ａ）、図１３（ｆ−
Ｂ）に示すように、全面にシリコン酸化膜を堆積してか
らＣＭＰを行なうことにより、素子領域間の空間に素子
分離絶縁膜１０１３を形成する。ＲＩＥによりシリコン
酸化物を選択的にエッチングして、素子分離絶縁膜１０
１３の表面を後退させる。この時、素子側壁絶縁膜１０
１０の表面も同様に後退する。
Ｂ）に示すように、全面にシリコン酸化膜を堆積してか
らＣＭＰを行なうことにより、素子領域間の空間に素子
分離絶縁膜１０１３を形成する。ＲＩＥによりシリコン
酸化物を選択的にエッチングして、素子分離絶縁膜１０
１３の表面を後退させる。この時、素子側壁絶縁膜１０
１０の表面も同様に後退する。
【００８２】次いで、図１４（ｇ−Ａ），図１４（ｇ−
Ｂ）に示すように、シリコン窒化物を選択的にエッチン
グする条件でＲＩＥを行い、シリコン窒化膜１１０２を
除去する。このエッチング時に、シリコン窒化物からな
るダミーコンタクト１１０３の表面が後退する。
Ｂ）に示すように、シリコン窒化物を選択的にエッチン
グする条件でＲＩＥを行い、シリコン窒化膜１１０２を
除去する。このエッチング時に、シリコン窒化物からな
るダミーコンタクト１１０３の表面が後退する。
【００８３】次いで、図１４（ｈ−Ａ），図１４（ｈ−
Ｂ）に示すように、ポリシリコン膜１１０４及びシリコ
ン窒化膜１１０５を順次堆積させる。次いで、図１５
（ｉ−Ａ），図１５（ｉ−Ｂ）に示すように、リソグラ
フィ技術を用いてゲート電極が形成される領域を覆う図
示されないレジストパターンを形成した後、ＲＩＥを行
い、シリコン窒化膜１１０５，ポリシリコン膜１１０
４，ポリシリコン膜１１０１をＲＩＥにより順次エッチ
ングし、ダミーゲートを形成した後、レジストパターン
を除去する。以後残存するシリコン窒化膜１１０５，ポ
リシリコン膜１１０４，１１０１をダミーゲート１１０
５，１１０４，１１０１と記す。
Ｂ）に示すように、ポリシリコン膜１１０４及びシリコ
ン窒化膜１１０５を順次堆積させる。次いで、図１５
（ｉ−Ａ），図１５（ｉ−Ｂ）に示すように、リソグラ
フィ技術を用いてゲート電極が形成される領域を覆う図
示されないレジストパターンを形成した後、ＲＩＥを行
い、シリコン窒化膜１１０５，ポリシリコン膜１１０
４，ポリシリコン膜１１０１をＲＩＥにより順次エッチ
ングし、ダミーゲートを形成した後、レジストパターン
を除去する。以後残存するシリコン窒化膜１１０５，ポ
リシリコン膜１１０４，１１０１をダミーゲート１１０
５，１１０４，１１０１と記す。
【００８４】次いで、図１５（ｊ−Ａ），図１５（ｊ−
Ｂ）に示すように、ダミーゲート１１０５，１１０４，
１１０１をマスクにシリコン活性層１００３に対してイ
オン注入をおこないソース及びドレイン１００４を形成
した後、アニールを行い活性化させる。
Ｂ）に示すように、ダミーゲート１１０５，１１０４，
１１０１をマスクにシリコン活性層１００３に対してイ
オン注入をおこないソース及びドレイン１００４を形成
した後、アニールを行い活性化させる。
【００８５】次いで、図１６（ｋ−Ａ），図１６（ｋ−
Ｂ）に示すように、ダミーゲート１１０５，１１０４，
１１０１を覆うように層間絶縁膜１００７を堆積してか
らＣＭＰを行い、層間絶縁膜１００７の上面とダミーゲ
ート１１０５，１１０４，１１０１の表面とを同一の高
さにする。
Ｂ）に示すように、ダミーゲート１１０５，１１０４，
１１０１を覆うように層間絶縁膜１００７を堆積してか
らＣＭＰを行い、層間絶縁膜１００７の上面とダミーゲ
ート１１０５，１１０４，１１０１の表面とを同一の高
さにする。
【００８６】次いで、図１６（ｌ−Ａ），図１６（ｌ−
Ｂ）に示すように、層間絶縁膜１００７をマスクにして
ダミーゲート１１０５，１１０４，１１０１を除去し、
バッファ酸化膜１００５の表面が露出するゲート溝１１
０６を形成する。そして、図１７（ｍ−Ａ），図１７
（ｍ−Ｂ）に示すように、ゲート溝１１０６内に露出す
るバッファ酸化膜１００５を除去する。
Ｂ）に示すように、層間絶縁膜１００７をマスクにして
ダミーゲート１１０５，１１０４，１１０１を除去し、
バッファ酸化膜１００５の表面が露出するゲート溝１１
０６を形成する。そして、図１７（ｍ−Ａ），図１７
（ｍ−Ｂ）に示すように、ゲート溝１１０６内に露出す
るバッファ酸化膜１００５を除去する。
【００８７】次いで、図１７（ｎ−Ａ），図１７（ｎ−
Ｂ）に示すように、ゲート溝１１０６内に露出するシリ
コン活性層１００３の表面を酸化させて、ゲート絶縁膜
１００６を形成する。ゲート電極材の拡散を防ぐため
に、例えばＴｉＮからなるバリアメタル１００８を堆積
した後、Ｗ等のゲート電極１００９を堆積させる。そし
て、ＣＭＰを用いてゲート電極材及びバリアメタル材を
研磨して、溝内にのみバリアメタル１００８及びゲート
電極１００９を形成する。
Ｂ）に示すように、ゲート溝１１０６内に露出するシリ
コン活性層１００３の表面を酸化させて、ゲート絶縁膜
１００６を形成する。ゲート電極材の拡散を防ぐため
に、例えばＴｉＮからなるバリアメタル１００８を堆積
した後、Ｗ等のゲート電極１００９を堆積させる。そし
て、ＣＭＰを用いてゲート電極材及びバリアメタル材を
研磨して、溝内にのみバリアメタル１００８及びゲート
電極１００９を形成する。
【００８８】次いで、図１８（ｏ−Ａ），図１８（ｏ−
Ｂ）に示すように、ダミーコンタクト１１０３を熱燐酸
処理により除去し、側面にシリコン活性層１００３が露
出するコンタクト溝１１０７を形成する。次いで、図１
８（ｐ−Ａ），図１８（ｐ−Ｂ）に示すように、バリア
メタル１０１１及びＡｌ等のコンタクト電極１０１２を
形成した後、ＣＭＰ等で平坦することによって、ゲート
電極１００９とシリコン活性層１００３を電気的に接続
するコンタクト電極１０１２を形成する。
Ｂ）に示すように、ダミーコンタクト１１０３を熱燐酸
処理により除去し、側面にシリコン活性層１００３が露
出するコンタクト溝１１０７を形成する。次いで、図１
８（ｐ−Ａ），図１８（ｐ−Ｂ）に示すように、バリア
メタル１０１１及びＡｌ等のコンタクト電極１０１２を
形成した後、ＣＭＰ等で平坦することによって、ゲート
電極１００９とシリコン活性層１００３を電気的に接続
するコンタクト電極１０１２を形成する。
【００８９】その後は通常のトランジスタの形成工程と
同様に、層間絶縁膜の堆積，ゲート電極に接続するコン
タクトホールの形成を行なう。そして、更に反応防止層
としてＴｉＮを堆積した後、ゲート配線となるアルミを
堆積してパターニングを行なうことにおりゲート配線を
形成する。
同様に、層間絶縁膜の堆積，ゲート電極に接続するコン
タクトホールの形成を行なう。そして、更に反応防止層
としてＴｉＮを堆積した後、ゲート配線となるアルミを
堆積してパターニングを行なうことにおりゲート配線を
形成する。
【００９０】本実施形態では、上記の第１実施形態で述
べた効果に加えてコンタクト電極１０１２とシリコン活
性層１０１３との接触が、シリコン活性層１０１３の全
周囲で行われるため、安定して低抵抗の電気的接続を得
ることができる。なお、図１ではソースコンタクト１０
１４，ドレインコンタクト１０１４を図示しているが、
これらは周知の方法で形成できるため、特に製造方法に
ついては説明しない。
べた効果に加えてコンタクト電極１０１２とシリコン活
性層１０１３との接触が、シリコン活性層１０１３の全
周囲で行われるため、安定して低抵抗の電気的接続を得
ることができる。なお、図１ではソースコンタクト１０
１４，ドレインコンタクト１０１４を図示しているが、
これらは周知の方法で形成できるため、特に製造方法に
ついては説明しない。
【００９１】［第４実施形態］本実施形態では、ゲート
絶縁膜として酸化タンタルのような堆積膜を用いたＤＴ
ＭＩＳＦＥＴについて説明する。ゲート絶縁膜として堆
積膜を用いる場合、ダミーゲートを除去して形成される
ゲート溝の全面に絶縁膜が堆積されるため、ゲート電極
とシリコン活性層を電気的に接続するコンタクトとゲー
ト電極とがゲート絶縁膜によって絶縁されてしまう。
絶縁膜として酸化タンタルのような堆積膜を用いたＤＴ
ＭＩＳＦＥＴについて説明する。ゲート絶縁膜として堆
積膜を用いる場合、ダミーゲートを除去して形成される
ゲート溝の全面に絶縁膜が堆積されるため、ゲート電極
とシリコン活性層を電気的に接続するコンタクトとゲー
ト電極とがゲート絶縁膜によって絶縁されてしまう。
【００９２】そこで、図１９に示すように、コンタクト
電極１０１２とゲート電極１００９とを接続する電極１
９０２，１９０３を形成する。なお、図１９において、
図１０と同一な部位には同一符号を付し、その詳細な説
明を省略する。
電極１０１２とゲート電極１００９とを接続する電極１
９０２，１９０３を形成する。なお、図１９において、
図１０と同一な部位には同一符号を付し、その詳細な説
明を省略する。
【００９３】次に、本装置の製造方法について説明す
る。図２０，図２１は、本発明の第４実施形態に係わる
ＤＴＭＩＳＦＥＴの製造方法を示す工程断面図である。
る。図２０，図２１は、本発明の第４実施形態に係わる
ＤＴＭＩＳＦＥＴの製造方法を示す工程断面図である。
【００９４】図２０（ａ−Ａ），図２０（ａ−Ｂ）に示
す構造は、第１実施形態のＤＴＭＩＳＦＥＴの製造方法
を示す工程断面図における図１１（ａ−Ａ），図１１
（ａ−Ｂ）〜図１７（ｍ−Ａ），図１７（ｍ−Ｂ）を経
て形成された構造なので説明を省略する。
す構造は、第１実施形態のＤＴＭＩＳＦＥＴの製造方法
を示す工程断面図における図１１（ａ−Ａ），図１１
（ａ−Ｂ）〜図１７（ｍ−Ａ），図１７（ｍ−Ｂ）を経
て形成された構造なので説明を省略する。
【００９５】そして、図２０（ｂ−Ａ），図２０（ｂ−
Ｂ）に示すように、ゲート絶縁膜材である酸化タンタル
等の高誘電体膜，バリアメタル及びゲート電極を順次堆
積した後、ＣＭＰ等で平坦化することにより溝１１０６
内にのみゲート絶縁膜１９０１，バリアメタル１００８
及びゲート電極１００９を残置させる。
Ｂ）に示すように、ゲート絶縁膜材である酸化タンタル
等の高誘電体膜，バリアメタル及びゲート電極を順次堆
積した後、ＣＭＰ等で平坦化することにより溝１１０６
内にのみゲート絶縁膜１９０１，バリアメタル１００８
及びゲート電極１００９を残置させる。
【００９６】次いで、図２１（ｃ−Ａ），図２１（ｃ−
Ｂ）に示すように、ダミーコンタクト１１０３を熱燐酸
処理により除去してコンタクト溝１１０７を形成する。
そして、バリアメタル１０１１，コンタクト電極１０１
２を堆積した後、ＣＭＰを行なうことによりコンタクト
溝１１０７内にのみバリアメタル１０１１及びコンタク
ト電極１０１２を残置させる。
Ｂ）に示すように、ダミーコンタクト１１０３を熱燐酸
処理により除去してコンタクト溝１１０７を形成する。
そして、バリアメタル１０１１，コンタクト電極１０１
２を堆積した後、ＣＭＰを行なうことによりコンタクト
溝１１０７内にのみバリアメタル１０１１及びコンタク
ト電極１０１２を残置させる。
【００９７】次いで、図２１（ｄ−Ａ），図２１（ｄ−
Ｂ）に示すように、バリアメタル１９０２及び金属電極
１９０３を順次堆積した後、リソグラフィ技術を用いて
パターニングし、ゲート電極１００９とコンタクト電極
１０１２とを接続する金属電極１９０３を形成する。
Ｂ）に示すように、バリアメタル１９０２及び金属電極
１９０３を順次堆積した後、リソグラフィ技術を用いて
パターニングし、ゲート電極１００９とコンタクト電極
１０１２とを接続する金属電極１９０３を形成する。
【００９８】本実施形態によれば、ゲート絶縁膜として
堆積膜を用いても、金属電極によって、ゲート電極とコ
ンタクト電極とが電気的に接続がされる。そのため、ゲ
ート電極とシリコン活性層とが電気的に接続される。
堆積膜を用いても、金属電極によって、ゲート電極とコ
ンタクト電極とが電気的に接続がされる。そのため、ゲ
ート電極とシリコン活性層とが電気的に接続される。
【００９９】［第５実施形態］本実施形態では、第２実
施形態と同様に、高誘電体膜を堆積することによってゲ
ート絶縁膜を形成するＤＴＭＩＳＦＥＴについて説明す
る。
施形態と同様に、高誘電体膜を堆積することによってゲ
ート絶縁膜を形成するＤＴＭＩＳＦＥＴについて説明す
る。
【０１００】本実施形態の構造は、図２２に示すよう
に、コンタクト電極１０１２側部のゲート絶縁膜１９０
１が除去されており、コンタクト電極１０１２とゲート
電極１００９が電気的に接続されている。なお、図２２
において、図１９と同一な部分には同一符号を付しその
詳細な説明を省略する。
に、コンタクト電極１０１２側部のゲート絶縁膜１９０
１が除去されており、コンタクト電極１０１２とゲート
電極１００９が電気的に接続されている。なお、図２２
において、図１９と同一な部分には同一符号を付しその
詳細な説明を省略する。
【０１０１】次に、本装置の製造方法について説明す
る。図２３は、本発明の第５実施形態に係わるＤＴＭＩ
ＳＦＥＴの製造方法を示す工程断面図である。図２２
（ｂ−Ａ）図２２（ｂ−Ｂ）までは第４実施形態と同様
の工程なのでその説明を省略する。
る。図２３は、本発明の第５実施形態に係わるＤＴＭＩ
ＳＦＥＴの製造方法を示す工程断面図である。図２２
（ｂ−Ａ）図２２（ｂ−Ｂ）までは第４実施形態と同様
の工程なのでその説明を省略する。
【０１０２】先ず、図２３（ａ−Ａ），図２３（ａ−
Ｂ）に示すように、ダミーコンタクト１１０３を除去す
る前に、ダミーコンタクト１１０３に接する酸化タンタ
ル等の高誘電体膜からなるゲート絶縁膜１９０１をＣＤ
Ｅ等で選択的にエッチングしてリセスさせる。
Ｂ）に示すように、ダミーコンタクト１１０３を除去す
る前に、ダミーコンタクト１１０３に接する酸化タンタ
ル等の高誘電体膜からなるゲート絶縁膜１９０１をＣＤ
Ｅ等で選択的にエッチングしてリセスさせる。
【０１０３】次いで、図２３（ｂ−Ａ），図２３（ｂ−
Ｂ）に示すように、ダミーコンタクト１１０３を除去し
た後、バリアメタル１０１１及びコンタクト電極１０１
２の堆積，ＣＭＰによる平坦化を行い、ゲート電極１０
０９及びシリコン活性層１００３に電気的に接続すると
コンタクト電極１０１２を形成する。
Ｂ）に示すように、ダミーコンタクト１１０３を除去し
た後、バリアメタル１０１１及びコンタクト電極１０１
２の堆積，ＣＭＰによる平坦化を行い、ゲート電極１０
０９及びシリコン活性層１００３に電気的に接続すると
コンタクト電極１０１２を形成する。
【０１０４】第４実施形態で用いた電極１９０３成し
に、ゲート電極１００９とコンタクト電極１０１２との
電気的接続が可能になるというメリットがある。
に、ゲート電極１００９とコンタクト電極１０１２との
電気的接続が可能になるというメリットがある。
【０１０５】［第６実施形態］第３ないし第５実施形態
ではダミーコンタクトとしてシリコン窒化物を用いてい
たが、本実施形態ではダミーコンタクトにポリシリコン
を用いた実施の形態について説明する。
ではダミーコンタクトとしてシリコン窒化物を用いてい
たが、本実施形態ではダミーコンタクトにポリシリコン
を用いた実施の形態について説明する。
【０１０６】図２４〜図３１は、本発明の第６実施形態
に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図
である。先ず、図２４（ａ−Ａ），図２４（ａ−Ｂ）に
示すように、膜厚３００ｎｍ程度のシリコン活性層１０
０３上にバッファ酸化膜１００５を形成した後、更にシ
リコン窒化膜２４０１を堆積する。
に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図
である。先ず、図２４（ａ−Ａ），図２４（ａ−Ｂ）に
示すように、膜厚３００ｎｍ程度のシリコン活性層１０
０３上にバッファ酸化膜１００５を形成した後、更にシ
リコン窒化膜２４０１を堆積する。
【０１０７】次いで、図２４（ｂ−Ａ），図２４（ｂ−
Ｂ）に示すように、リソグラフィ技術を用いて図示され
ないレジストパターンを形成し、このレジストパターン
をマスクにしてシリコン窒化膜２４０１及びバッファ酸
化膜１００５に対してＲＩＥを行なう。そして、レジス
トパターンを除去した後、シリコン窒化膜２４０１をマ
スクにしてシリコン活性層１００３に対してＲＩＥを行
なう。このＲＩＥ工程において、シリコン活性層１００
３を深さ方向に全てエッチングするのではなく、深さ１
５０ｎｍ〜２００ｎｍ程度エッチングし、素子領域を規
定する。
Ｂ）に示すように、リソグラフィ技術を用いて図示され
ないレジストパターンを形成し、このレジストパターン
をマスクにしてシリコン窒化膜２４０１及びバッファ酸
化膜１００５に対してＲＩＥを行なう。そして、レジス
トパターンを除去した後、シリコン窒化膜２４０１をマ
スクにしてシリコン活性層１００３に対してＲＩＥを行
なう。このＲＩＥ工程において、シリコン活性層１００
３を深さ方向に全てエッチングするのではなく、深さ１
５０ｎｍ〜２００ｎｍ程度エッチングし、素子領域を規
定する。
【０１０８】次いで、図２５（ｃ−Ａ），図２５（ｃ−
Ｂ）に示すように、シリコン酸化膜を全面に形成してか
らＲＩＥをおこなうことで、前の工程で規定された素子
領域のシリコン活性層１００３及びバッファ酸化膜１０
０５及びシリコン窒化膜２４０１の側部に素子側壁絶縁
膜１０１０を形成する。
Ｂ）に示すように、シリコン酸化膜を全面に形成してか
らＲＩＥをおこなうことで、前の工程で規定された素子
領域のシリコン活性層１００３及びバッファ酸化膜１０
０５及びシリコン窒化膜２４０１の側部に素子側壁絶縁
膜１０１０を形成する。
【０１０９】次いで、図２５（ｄ−Ａ），図２５（ｄ−
Ｂ）に示すように、シリコン窒化膜２４０１及び素子側
壁絶縁膜１０１０をマスクにして埋め込み酸化膜１００
２が露出するまでシリコン活性層１００３に対してＲＩ
Ｅを行なう。このＲＩＥ工程で、素子側壁絶縁膜１０１
０の下部にシリコン活性層１００３が露出し、ゲート電
極と電気的に接続するためのコンタクト電極に接続する
部位が形成される。そして、斜めイオン注入法等を用い
てシリコン活性層の露出する部位の不純物濃度を高濃度
にすることで、後のゲート電極との接触抵抗を低下させ
ることが好ましい。
Ｂ）に示すように、シリコン窒化膜２４０１及び素子側
壁絶縁膜１０１０をマスクにして埋め込み酸化膜１００
２が露出するまでシリコン活性層１００３に対してＲＩ
Ｅを行なう。このＲＩＥ工程で、素子側壁絶縁膜１０１
０の下部にシリコン活性層１００３が露出し、ゲート電
極と電気的に接続するためのコンタクト電極に接続する
部位が形成される。そして、斜めイオン注入法等を用い
てシリコン活性層の露出する部位の不純物濃度を高濃度
にすることで、後のゲート電極との接触抵抗を低下させ
ることが好ましい。
【０１１０】次いで、図２６（ｅ−Ａ），図２６（ｅ−
Ｂ）に示すように、露出するシリコン活性層１００３の
表面を熱酸化させてから、シリコン窒化膜２４０１及び
素子側壁絶縁膜１０１０を覆うようにポリシリコン膜を
堆積した後、ＲＩＥを行なうことにより、素子領域の周
囲にシリコン活性層に接続するダミーコンタクト２４０
２を形成する。
Ｂ）に示すように、露出するシリコン活性層１００３の
表面を熱酸化させてから、シリコン窒化膜２４０１及び
素子側壁絶縁膜１０１０を覆うようにポリシリコン膜を
堆積した後、ＲＩＥを行なうことにより、素子領域の周
囲にシリコン活性層に接続するダミーコンタクト２４０
２を形成する。
【０１１１】次いで、図２６（ｆ−Ａ），図２６（ｆ−
Ｂ）に示すように、シリコン酸化膜を全面に堆積した
後、ＣＭＰ等を用いて平坦化し素子分離絶縁膜１０１３
を形成する。そして、シリコン酸化膜を選択的にエッチ
ングする条件でことで、素子分離絶縁膜１０１３の表面
を後退させる。なお、シリコン酸化物からなる素子側壁
絶縁膜１０１０の表面も同時に後退する。
Ｂ）に示すように、シリコン酸化膜を全面に堆積した
後、ＣＭＰ等を用いて平坦化し素子分離絶縁膜１０１３
を形成する。そして、シリコン酸化膜を選択的にエッチ
ングする条件でことで、素子分離絶縁膜１０１３の表面
を後退させる。なお、シリコン酸化物からなる素子側壁
絶縁膜１０１０の表面も同時に後退する。
【０１１２】次いで、図２７（ｇ−Ａ），図２７（ｇ−
Ｂ）に示すように、全面にシリコン窒化膜２４０３を堆
積する。次いで、図２７（ｈ−Ａ），図２７（ｈ−Ｂ）
示すように、リソグラフィ技術を用いてゲート電極領域
のシリコン窒化膜２４０３上に図示されないジストパタ
ーンを形成した後、このレジストパターンをマスクにし
て、シリコン窒化膜２４０３，２４０１に対してＲＩＥ
を行い、ゲート電極形成領域にのみシリコン窒化膜２４
０１，２４０３を残置させ、レジストパターンを除去す
る。なお、この残置するシリコン窒化膜２４０１，２４
０３をダミーゲート２４０１，２４０３と記す。
Ｂ）に示すように、全面にシリコン窒化膜２４０３を堆
積する。次いで、図２７（ｈ−Ａ），図２７（ｈ−Ｂ）
示すように、リソグラフィ技術を用いてゲート電極領域
のシリコン窒化膜２４０３上に図示されないジストパタ
ーンを形成した後、このレジストパターンをマスクにし
て、シリコン窒化膜２４０３，２４０１に対してＲＩＥ
を行い、ゲート電極形成領域にのみシリコン窒化膜２４
０１，２４０３を残置させ、レジストパターンを除去す
る。なお、この残置するシリコン窒化膜２４０１，２４
０３をダミーゲート２４０１，２４０３と記す。
【０１１３】次いで、図２８（ｉ−Ａ），図２８（ｉ−
Ｂ）に示すように、ダミーゲート２４０１，２４０３を
マスクにしたイオン注及び活性化アニールを行って、ソ
ース及びドレイン１００４を形成する。そして、次い
で、図２８（ｊ−Ａ），図２８（ｊ−Ｂ）に示すよう
に、全面に、層間絶縁膜１００７を堆積する。次いで、
図２９（ｋ−Ａ），図２９（ｋ−ｂ）に示すように、Ｃ
ＭＰ等により層間絶縁膜１００７の表面を平坦化してダ
ミーゲート２４０１，２４０３の表面を露出させる。次
いで、図２９（ｌ−Ａ），図２９（ｌ−Ｂ）に示すよう
に、シリコン窒化物からなるダミーゲート２４０１，２
４０３を選択的に除去し、ゲート溝１１０６を形成す
る。次いで、図３０（ｍ−Ａ），図３０（ｍ−Ｂ）に示
すように、ゲート溝１１０６の底面に露出するシリコン
活性層１００３の表面を酸化してゲート絶縁膜１００６
を形成する。そして、バリアメタル１００８及びゲート
電極１００９を構成する材料を順次堆積した後、ＣＭＰ
を行なうことでゲート溝１１０６内に選択的にバリアメ
タル１００８及びゲート電極１００９を形成する。
Ｂ）に示すように、ダミーゲート２４０１，２４０３を
マスクにしたイオン注及び活性化アニールを行って、ソ
ース及びドレイン１００４を形成する。そして、次い
で、図２８（ｊ−Ａ），図２８（ｊ−Ｂ）に示すよう
に、全面に、層間絶縁膜１００７を堆積する。次いで、
図２９（ｋ−Ａ），図２９（ｋ−ｂ）に示すように、Ｃ
ＭＰ等により層間絶縁膜１００７の表面を平坦化してダ
ミーゲート２４０１，２４０３の表面を露出させる。次
いで、図２９（ｌ−Ａ），図２９（ｌ−Ｂ）に示すよう
に、シリコン窒化物からなるダミーゲート２４０１，２
４０３を選択的に除去し、ゲート溝１１０６を形成す
る。次いで、図３０（ｍ−Ａ），図３０（ｍ−Ｂ）に示
すように、ゲート溝１１０６の底面に露出するシリコン
活性層１００３の表面を酸化してゲート絶縁膜１００６
を形成する。そして、バリアメタル１００８及びゲート
電極１００９を構成する材料を順次堆積した後、ＣＭＰ
を行なうことでゲート溝１１０６内に選択的にバリアメ
タル１００８及びゲート電極１００９を形成する。
【０１１４】次いで、図３０（ｎ−Ａ），図３０（ｎ−
Ｂ）に示すように、ポリシリコンからなるダミーコンタ
クト２４０２をＰｏｌｙ−ＣＤＥ処理により除去した
後、希弗酸処理によりトランジスタボディの表面の酸化
膜を除去してトランジスタボディを露出するコンタクト
溝１１０７を形成する。
Ｂ）に示すように、ポリシリコンからなるダミーコンタ
クト２４０２をＰｏｌｙ−ＣＤＥ処理により除去した
後、希弗酸処理によりトランジスタボディの表面の酸化
膜を除去してトランジスタボディを露出するコンタクト
溝１１０７を形成する。
【０１１５】次いで、図３１（ｏ−Ａ），図３１（ｏ−
Ｂ）に示すように、バリアメタル１０１１及びＡｌから
なるコンタクト電極１０１２の堆積，ＣＭＰによる平坦
化を行い、ゲート電極１００９及びシリコン活性層１０
０３に電気的に接続するとコンタクト電極１０１２を形
成する。
Ｂ）に示すように、バリアメタル１０１１及びＡｌから
なるコンタクト電極１０１２の堆積，ＣＭＰによる平坦
化を行い、ゲート電極１００９及びシリコン活性層１０
０３に電気的に接続するとコンタクト電極１０１２を形
成する。
【０１１６】［第７実施形態］次に、本実施形態では、
ＳＯＩ基板ではなく、通常のバルクのシリコン多結晶基
板にＤＴＭＩＳＦＥＴを形成する場合について説明す
る。
ＳＯＩ基板ではなく、通常のバルクのシリコン多結晶基
板にＤＴＭＩＳＦＥＴを形成する場合について説明す
る。
【０１１７】図３２〜図３４は、本発明の第７実施形態
に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図
である。
に係わるＤＴＭＩＳＦＥＴの製造工程を示す工程断面図
である。
【０１１８】先ず、図３２（ａ−Ａ），図３２（ａ−
Ｂ）に示すように、シリコン単結晶基板３２０１上にバ
ッファ酸化膜１００５を形成した後、ポリシリコン膜１
１０１及びシリコン窒化膜１１０２を順次堆積する。
Ｂ）に示すように、シリコン単結晶基板３２０１上にバ
ッファ酸化膜１００５を形成した後、ポリシリコン膜１
１０１及びシリコン窒化膜１１０２を順次堆積する。
【０１１９】次いで、図３２（ｂ−Ａ），図３２（ｂ−
Ｂ）に示すように、リソグラフィ技術を用いて素子領域
のパターンを描画して図示されないレジストパターンを
形成した後、シリコン窒化膜１１０２，ポリシリコン膜
１１０１，バッファ酸化膜１００５及びシリコン単結晶
基板３２０１に対してＲＩＥを行なう。この時、シリコ
ン単結晶基板３２０１を深さ方向に対して全体をエッチ
ングせずに、深さ１５０ｎｍ〜２００ｎｍ程度エッチン
グして素子領域を規定する。
Ｂ）に示すように、リソグラフィ技術を用いて素子領域
のパターンを描画して図示されないレジストパターンを
形成した後、シリコン窒化膜１１０２，ポリシリコン膜
１１０１，バッファ酸化膜１００５及びシリコン単結晶
基板３２０１に対してＲＩＥを行なう。この時、シリコ
ン単結晶基板３２０１を深さ方向に対して全体をエッチ
ングせずに、深さ１５０ｎｍ〜２００ｎｍ程度エッチン
グして素子領域を規定する。
【０１２０】次いで、図３３（ｃ−Ａ），図３３（ｃ−
Ｂ）に示すように、シリコン酸化膜を堆積した後ＲＩＥ
を行なうことで、規定された素子領域の側部を切れ目な
く囲うように素子側壁絶縁膜１０１０を形成する。
Ｂ）に示すように、シリコン酸化膜を堆積した後ＲＩＥ
を行なうことで、規定された素子領域の側部を切れ目な
く囲うように素子側壁絶縁膜１０１０を形成する。
【０１２１】次いで、図３３（ｄ−Ａ），図３３（ｄ−
Ｂ）に示すように、シリコン窒化膜１１０２及び素子側
壁絶縁膜１０１０をマスクに用いて、シリコン単結晶基
板３２０１に対してＲＩＥを行い、素子側壁絶縁膜１０
１０の下部にシリコン活性層１００３を露出させる。こ
の露出するシリコン活性層１００３に対して、斜めイオ
ン注入等で不純物を注入し高濃度とすることで、後のゲ
ート電極との接触抵抗を低下させることが好ましい。
Ｂ）に示すように、シリコン窒化膜１１０２及び素子側
壁絶縁膜１０１０をマスクに用いて、シリコン単結晶基
板３２０１に対してＲＩＥを行い、素子側壁絶縁膜１０
１０の下部にシリコン活性層１００３を露出させる。こ
の露出するシリコン活性層１００３に対して、斜めイオ
ン注入等で不純物を注入し高濃度とすることで、後のゲ
ート電極との接触抵抗を低下させることが好ましい。
【０１２２】次いで、図３４（ｅ−Ａ），図３４（ｅ−
Ｂ）に示すように、全面にシリコン窒化膜を除去した
後、ＲＩＥを行なうことで、素子領域の側部にダミーコ
ンタクト１１０３を形成する。
Ｂ）に示すように、全面にシリコン窒化膜を除去した
後、ＲＩＥを行なうことで、素子領域の側部にダミーコ
ンタクト１１０３を形成する。
【０１２３】その後の工程は、前の実施形態で示した工
程と同様なのでその説明を省略する。
程と同様なのでその説明を省略する。
【０１２４】［第８実施形態］図３５は、本発明の第８
実施形態に係わるＤＴＭＩＳＦＥＴの構成を示す図であ
る。図３５（ａ）は半導体装置の構成を示す斜視図であ
り、図（ｂ）は同図（ａ）のＡ−Ａ’部の断面を示す断
面図である。本半導体装置は、メサ型の素子分離のもと
でメタルゲートＮチャネルＭＯＳＦＥＴが形成されてい
るものである。
実施形態に係わるＤＴＭＩＳＦＥＴの構成を示す図であ
る。図３５（ａ）は半導体装置の構成を示す斜視図であ
り、図（ｂ）は同図（ａ）のＡ−Ａ’部の断面を示す断
面図である。本半導体装置は、メサ型の素子分離のもと
でメタルゲートＮチャネルＭＯＳＦＥＴが形成されてい
るものである。
【０１２５】図３５に示すように、本実施形態では、半
導体基板としてＳｉ単結晶基板１２，シリコン酸化膜１
３及びＳｉ−Ｂｏｄｙ（ウェル領域）１４が順次積層さ
れたＳＯＩ基板１１を用いている。Ｓｉ−Ｂｏｄｙ１４
は、その断面が凸字状に形成されている。凸字状とは、
基板の主面に対して平行な断面積が小さい上部と、断面
積が大きい下部とからなる構造である。
導体基板としてＳｉ単結晶基板１２，シリコン酸化膜１
３及びＳｉ−Ｂｏｄｙ（ウェル領域）１４が順次積層さ
れたＳＯＩ基板１１を用いている。Ｓｉ−Ｂｏｄｙ１４
は、その断面が凸字状に形成されている。凸字状とは、
基板の主面に対して平行な断面積が小さい上部と、断面
積が大きい下部とからなる構造である。
【０１２６】凸字状のＳｉ−Ｂｏｄｙ１４の凸字状の上
部に相当する上部側面に側壁絶縁膜１７が形成されてい
る。そして、Ｓｉ−Ｂｏｄｙ１４及び側壁絶縁膜１７の
表面に沿ってＴａ2Ｏ5膜３８０１が形成されている。Ｓ
ｉ−Ｂｏｄｙの上部構造１４ｂ上に形成されたＴａ2Ｏ5
膜３８０１はＤＴＭＩＳＦＥＴのゲート絶縁膜３８０２
となる。また、Ｓｉ−Ｂｏｄｙの下部構造１４ａ側面に
形成されたＴａ2Ｏ5膜３８０１はキャパシタ絶縁膜３８
０３となる。
部に相当する上部側面に側壁絶縁膜１７が形成されてい
る。そして、Ｓｉ−Ｂｏｄｙ１４及び側壁絶縁膜１７の
表面に沿ってＴａ2Ｏ5膜３８０１が形成されている。Ｓ
ｉ−Ｂｏｄｙの上部構造１４ｂ上に形成されたＴａ2Ｏ5
膜３８０１はＤＴＭＩＳＦＥＴのゲート絶縁膜３８０２
となる。また、Ｓｉ−Ｂｏｄｙの下部構造１４ａ側面に
形成されたＴａ2Ｏ5膜３８０１はキャパシタ絶縁膜３８
０３となる。
【０１２７】Ｔａ2Ｏ5膜３８０１の表面にそって金属電
極３８０４が形成されている。Ｓｉ−Ｂｏｄｙの上部構
造１４ｂ上のＴａ2Ｏ5膜３８０１（ゲート絶縁膜３８０
２）を介して形成された金属電極３８０４は、ゲート電
極３８０５となる。また、また、Ｓｉ−Ｂｏｄｙの下部
構造１４ａ側面のＴａ2Ｏ5膜３８０１（キャパシタ絶縁
膜３８０３）を介して形成された金属電極３８０４は、
キャパシタ電極３８０６となる。ゲート電極１９を左右
から挟むように、Ｓｉ−Ｂｏｄｙ１４の表面層にソース
及びドレイン１６が形成されている。従って、Ｓｉ−Ｂ
ｏｄｙの下部構造１４ａの側面にキャパシタ３８０７が
形成され、Ｓｉ−Ｂｏｄｙの上部構造１４ｂにＭＩＳＦ
ＥＴが形成されている。
極３８０４が形成されている。Ｓｉ−Ｂｏｄｙの上部構
造１４ｂ上のＴａ2Ｏ5膜３８０１（ゲート絶縁膜３８０
２）を介して形成された金属電極３８０４は、ゲート電
極３８０５となる。また、また、Ｓｉ−Ｂｏｄｙの下部
構造１４ａ側面のＴａ2Ｏ5膜３８０１（キャパシタ絶縁
膜３８０３）を介して形成された金属電極３８０４は、
キャパシタ電極３８０６となる。ゲート電極１９を左右
から挟むように、Ｓｉ−Ｂｏｄｙ１４の表面層にソース
及びドレイン１６が形成されている。従って、Ｓｉ−Ｂ
ｏｄｙの下部構造１４ａの側面にキャパシタ３８０７が
形成され、Ｓｉ−Ｂｏｄｙの上部構造１４ｂにＭＩＳＦ
ＥＴが形成されている。
【０１２８】ＭＩＳＦＥＴのゲート電極３８０５とキャ
パシタ３８０７のキャパシタ電極３８０６とは同一の金
属電極３８０４で形成されている。従って、ＭＩＳＦＥ
Ｔのゲート電極３８０５はキャパシタ３８０７を介して
Ｓｉ−Ｂｏｄｙの下部構造１４ａに電気的に接続されて
いる。
パシタ３８０７のキャパシタ電極３８０６とは同一の金
属電極３８０４で形成されている。従って、ＭＩＳＦＥ
Ｔのゲート電極３８０５はキャパシタ３８０７を介して
Ｓｉ−Ｂｏｄｙの下部構造１４ａに電気的に接続されて
いる。
【０１２９】Ｓｉ−Ｂｏｄｙの下部構造１４ａの上面及
びＳｉ−Ｂｏｄｙの上部構造１４ｂ側面には側壁絶縁膜
１７が形成され、ゲートとソース及びドレイン間の絶縁
分離および容量低減を行なっている。
びＳｉ−Ｂｏｄｙの上部構造１４ｂ側面には側壁絶縁膜
１７が形成され、ゲートとソース及びドレイン間の絶縁
分離および容量低減を行なっている。
【０１３０】本装置は、ゲート電極１９とＳｉ−Ｂｏｄ
ｙとの電気的接続は、Ｓｉ−Ｂｏｄｙの下部構造１４ａ
の側面の一部で行なわれるので、従来問題となっていた
デバイス面積の増大を解決できる。また、ゲートとＳｉ
−Ｂｏｄｙの電気的接続を、Ｓｉ−Ｂｏｄｙの下部構造
１４ａの側面に形成されたキャパシタを介して行ってい
るので、面積が低減できるだけでなく、ソース及びドレ
インとＳｉ−Ｂｏｄｙの間のリーク電流を大幅に低減で
きる。さらにまた、本実施形態によれば、ゲートとＳｉ
−Ｂｏｄｙとの接続をセルファラインで行なうことがで
き、面積縮小、工程簡略化の効果が得られる。
ｙとの電気的接続は、Ｓｉ−Ｂｏｄｙの下部構造１４ａ
の側面の一部で行なわれるので、従来問題となっていた
デバイス面積の増大を解決できる。また、ゲートとＳｉ
−Ｂｏｄｙの電気的接続を、Ｓｉ−Ｂｏｄｙの下部構造
１４ａの側面に形成されたキャパシタを介して行ってい
るので、面積が低減できるだけでなく、ソース及びドレ
インとＳｉ−Ｂｏｄｙの間のリーク電流を大幅に低減で
きる。さらにまた、本実施形態によれば、ゲートとＳｉ
−Ｂｏｄｙとの接続をセルファラインで行なうことがで
き、面積縮小、工程簡略化の効果が得られる。
【０１３１】次に、本装置の製造方法を図面を参照して
説明する。図３６〜図４０は、図３５に示すＤＴＭＩＳ
ＦＥＴの製造工程を示す工程断面図である。なお、図３
６〜図４０において、図Ｎ（ｘ−Ａ），図Ｎ（ｘ−Ｂ）
はそれぞれ図３５（ａ）の斜視図におけるＡ−Ａ’部及
びＢ−Ｂ’部の断面に相当する部位を示している。但
し、Ｎは３６〜４０、ｘはａ，ｂ，ｃ，…，ｊの何れか
を表している。
説明する。図３６〜図４０は、図３５に示すＤＴＭＩＳ
ＦＥＴの製造工程を示す工程断面図である。なお、図３
６〜図４０において、図Ｎ（ｘ−Ａ），図Ｎ（ｘ−Ｂ）
はそれぞれ図３５（ａ）の斜視図におけるＡ−Ａ’部及
びＢ−Ｂ’部の断面に相当する部位を示している。但
し、Ｎは３６〜４０、ｘはａ，ｂ，ｃ，…，ｊの何れか
を表している。
【０１３２】先ず、図３６（ａ−Ａ），図３６（ａ−
Ｂ）に示すように、Ｓｉ単結晶基板１２，シリコン酸化
膜１３及びＳｉ−Ｂｏｄｙ１４が積層されたＳＯＩ基板
１１を用意する。
Ｂ）に示すように、Ｓｉ単結晶基板１２，シリコン酸化
膜１３及びＳｉ−Ｂｏｄｙ１４が積層されたＳＯＩ基板
１１を用意する。
【０１３３】次いで、図３６（ｂ−Ａ），図３６（ｂ−
Ｂ）に示すように、Ｓｉ−Ｂｏｄｙ１４の表面に膜厚５
ｎｍ程度の熱酸化膜２１を形成した後、膜厚１００ｎｍ
程度のＳｉ3Ｎ4３８１１をＬＰＣＶＤ法により堆積す
る。素子領域のポリシリコン層２２上に図示されないレ
ジストパターンを形成した後、ポリシリコン層２２，熱
酸化膜２１及びＳｉ−Ｂｏｄｙ１４に対して順次ＲＩＥ
を行い、Ｓｉ−Ｂｏｄｙ１４に深さ１００ｎｍ程度の溝
を形成し、Ｓｉ−Ｂｏｄｙの上部構造１４ｂを形成す
る。そして、レジストパターンを除去した後、Ｓｉ−Ｂ
ｏｄｙ１４の表面を薄く（〜５ｎｍ）酸化して図示され
ないＳｉＯ2 層を形成する。
Ｂ）に示すように、Ｓｉ−Ｂｏｄｙ１４の表面に膜厚５
ｎｍ程度の熱酸化膜２１を形成した後、膜厚１００ｎｍ
程度のＳｉ3Ｎ4３８１１をＬＰＣＶＤ法により堆積す
る。素子領域のポリシリコン層２２上に図示されないレ
ジストパターンを形成した後、ポリシリコン層２２，熱
酸化膜２１及びＳｉ−Ｂｏｄｙ１４に対して順次ＲＩＥ
を行い、Ｓｉ−Ｂｏｄｙ１４に深さ１００ｎｍ程度の溝
を形成し、Ｓｉ−Ｂｏｄｙの上部構造１４ｂを形成す
る。そして、レジストパターンを除去した後、Ｓｉ−Ｂ
ｏｄｙ１４の表面を薄く（〜５ｎｍ）酸化して図示され
ないＳｉＯ2 層を形成する。
【０１３４】次いで、図３７（ｃ−Ａ），図３７（ｃ−
Ｂ）に示すように、全面にＳｉ3Ｎ4膜を堆積した後、Ｒ
ＩＥを行なうことで、Ｓｉ−Ｂｏｄｙの上部構造１４ｂ
の側面に厚さ３０ｎｍ程度のＳｉ3 Ｎ4 膜からなる側壁
絶縁膜１７を形成する。この側壁絶縁膜１７とＳｉ3 Ｎ
4 膜３８１１をマスクにして、ＳｉＯ2 層１３が露出す
るまでＳｉ半導体層１４をエッチングする。このとき、
Ｓｉ3 Ｎ4 膜３８１１も同時にエッチングされるため、
膜厚が減少する。
Ｂ）に示すように、全面にＳｉ3Ｎ4膜を堆積した後、Ｒ
ＩＥを行なうことで、Ｓｉ−Ｂｏｄｙの上部構造１４ｂ
の側面に厚さ３０ｎｍ程度のＳｉ3 Ｎ4 膜からなる側壁
絶縁膜１７を形成する。この側壁絶縁膜１７とＳｉ3 Ｎ
4 膜３８１１をマスクにして、ＳｉＯ2 層１３が露出す
るまでＳｉ半導体層１４をエッチングする。このとき、
Ｓｉ3 Ｎ4 膜３８１１も同時にエッチングされるため、
膜厚が減少する。
【０１３５】次いで、図３７（ｄ−Ａ），図３７（ｄ−
Ｂ）に示すように、Ｓｉ−Ｂｏｄｙの上部構造１４ｂ上
面にあるＳｉ3 Ｎ4 膜３８１１を除去するため、少量の
ＲＩＥまたはホットリン酸処理を行なう。Ｓｉ−Ｂｏｄ
ｙの下部構造１４ａの側面を酸化してシリコン酸化膜３
８１２を形成する。
Ｂ）に示すように、Ｓｉ−Ｂｏｄｙの上部構造１４ｂ上
面にあるＳｉ3 Ｎ4 膜３８１１を除去するため、少量の
ＲＩＥまたはホットリン酸処理を行なう。Ｓｉ−Ｂｏｄ
ｙの下部構造１４ａの側面を酸化してシリコン酸化膜３
８１２を形成する。
【０１３６】次いで、図３８（ｅ−Ａ），図３８（ｅ−
Ｂ）に示すように、後で除去される使い捨てのゲート
（ダミーゲートと呼ぶことにする）の材料であるＰｏｌ
ｙ−Ｓｉ膜２５を全面に４００ｎｍ程度堆積する。ダミ
ーゲート形成のための図示されないレジストパターンを
形成し、Ｐｏｌｙ−Ｓｉ膜２５をエッチング加工する。
なお、必要であれば、ｐｏｌｙ−Ｓｉ膜２５の凸部分を
ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐ
ｏｌｉｓｈｉｎｇ）により削り平坦化した後、Ｐｏｌｙ
−Ｓｉ膜２５をエッチング加工しても良い。その後、レ
ジストを除去し、Ｓｉ3Ｎ4膜の堆積，ＲＩＥを行って、
ｐｏｌｙ−Ｓｉ膜２５の側面にＳｉ3 Ｎ4膜３８１３を
形成する（膜厚２０ｎｍ程度）。
Ｂ）に示すように、後で除去される使い捨てのゲート
（ダミーゲートと呼ぶことにする）の材料であるＰｏｌ
ｙ−Ｓｉ膜２５を全面に４００ｎｍ程度堆積する。ダミ
ーゲート形成のための図示されないレジストパターンを
形成し、Ｐｏｌｙ−Ｓｉ膜２５をエッチング加工する。
なお、必要であれば、ｐｏｌｙ−Ｓｉ膜２５の凸部分を
ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐ
ｏｌｉｓｈｉｎｇ）により削り平坦化した後、Ｐｏｌｙ
−Ｓｉ膜２５をエッチング加工しても良い。その後、レ
ジストを除去し、Ｓｉ3Ｎ4膜の堆積，ＲＩＥを行って、
ｐｏｌｙ−Ｓｉ膜２５の側面にＳｉ3 Ｎ4膜３８１３を
形成する（膜厚２０ｎｍ程度）。
【０１３７】次いで、図３８（ｆ−Ａ），図３８（ｆ−
Ｂ）に示すように、ｐｏｌｙ−Ｓｉ膜２５をマスクに、
ＥｘｔｅｎｓｉｏｎやＤｅｅｐ−ｊｕｎｃｔｉｏｎ用の
イオン注入を行ない、ここでソース及びドレイン１６を
形成する。Ｅｘｔｅｎｓｉｏｎ−ｎ- 注入条件は、例え
ばＡｓ、１５ＫｅＶ、３×１０14ｃｍ-2である。Ｄｅｅ
ｐ−ｎ+ 拡散層注入条件は、例えばＡｓ、４５ｋｅＶ、
３×１０15ｃｍ-2である。ソース及びドレインの活性化
（〜１０００℃）もここで行なう。
Ｂ）に示すように、ｐｏｌｙ−Ｓｉ膜２５をマスクに、
ＥｘｔｅｎｓｉｏｎやＤｅｅｐ−ｊｕｎｃｔｉｏｎ用の
イオン注入を行ない、ここでソース及びドレイン１６を
形成する。Ｅｘｔｅｎｓｉｏｎ−ｎ- 注入条件は、例え
ばＡｓ、１５ＫｅＶ、３×１０14ｃｍ-2である。Ｄｅｅ
ｐ−ｎ+ 拡散層注入条件は、例えばＡｓ、４５ｋｅＶ、
３×１０15ｃｍ-2である。ソース及びドレインの活性化
（〜１０００℃）もここで行なう。
【０１３８】すでにソース及びドレインを形成した後な
ので、今後６００℃以上の高温熱処理工程は存在しな
い。したがってゲート絶縁膜には、ＳｉＯ2 膜だけでな
くＴａ 2Ｏ5膜、ＴｉＯ2 膜、ＨｆＯ2 膜、ＺｒＯ2 膜や
（Ｂａ，Ｓｒ）ＴｉＯ3 などの高誘電体膜（ｈｉｇｈ−
ｋ膜）を使用することができ、ゲート電極にはメタル材
料を使用することができる。ゲート絶縁膜に高誘電体膜
を使用した場合には、用いたゲート絶縁膜に応じてゲー
ト電極材料を選ぶ必要があり、Ｐｏｌｙ−Ｓｉ、Ｔｉ
Ｎ、Ａｌ、Ｗ、Ｒｕ等が使用可能となる。また、多くの
場合、ゲート絶縁膜とゲート電極材料の間にはバリアメ
タルとしてＴｉＮやＷＮ等の形成を行なうことが望まし
い。
ので、今後６００℃以上の高温熱処理工程は存在しな
い。したがってゲート絶縁膜には、ＳｉＯ2 膜だけでな
くＴａ 2Ｏ5膜、ＴｉＯ2 膜、ＨｆＯ2 膜、ＺｒＯ2 膜や
（Ｂａ，Ｓｒ）ＴｉＯ3 などの高誘電体膜（ｈｉｇｈ−
ｋ膜）を使用することができ、ゲート電極にはメタル材
料を使用することができる。ゲート絶縁膜に高誘電体膜
を使用した場合には、用いたゲート絶縁膜に応じてゲー
ト電極材料を選ぶ必要があり、Ｐｏｌｙ−Ｓｉ、Ｔｉ
Ｎ、Ａｌ、Ｗ、Ｒｕ等が使用可能となる。また、多くの
場合、ゲート絶縁膜とゲート電極材料の間にはバリアメ
タルとしてＴｉＮやＷＮ等の形成を行なうことが望まし
い。
【０１３９】次いで、図３９（ｇ−Ａ），図３８（ｇ−
Ｂ）に示すように、全面にＴＥＯＳ−ＳｉＯ2 膜３８１
４を堆積した後、ＴＥＯＳ−ＳｉＯ2 膜をＣＭＰにより
平坦化し、ダミーゲートＰｏｌｙ−Ｓｉ膜２５の上面を
露出させる。
Ｂ）に示すように、全面にＴＥＯＳ−ＳｉＯ2 膜３８１
４を堆積した後、ＴＥＯＳ−ＳｉＯ2 膜をＣＭＰにより
平坦化し、ダミーゲートＰｏｌｙ−Ｓｉ膜２５の上面を
露出させる。
【０１４０】次いで、図３９（ｈ−Ａ），図３９（ｈ−
Ｂ）に示すように、Ｐｏｌｙ−Ｓｉ膜２５をＣＤＥ等に
より除去し、ゲート形成予定領域にゲート材料を埋める
ための溝３８１５を形成する。その時、Ｓｉ3Ｎ4膜３８
１３及びＳｉ3Ｎ4膜からなる側壁絶縁膜１７が除去され
ないプロセス条件を用いる。
Ｂ）に示すように、Ｐｏｌｙ−Ｓｉ膜２５をＣＤＥ等に
より除去し、ゲート形成予定領域にゲート材料を埋める
ための溝３８１５を形成する。その時、Ｓｉ3Ｎ4膜３８
１３及びＳｉ3Ｎ4膜からなる側壁絶縁膜１７が除去され
ないプロセス条件を用いる。
【０１４１】次いで、図４０（ｉ−Ａ），図４０（ｉ−
Ｂ）に示すように、ＨＦ系のウェットエッチングにより
ＳｉＯ2 膜２１，３８１２を除去した後、ＣＶＤ法によ
りＴａ2Ｏ5膜３８０１を形成する。Ｔａ2Ｏ5膜３８０１
は、Ｓｉ−Ｂｏｄｙの下部構造１４ａ上ではキャパシタ
絶縁膜３８０３となり、Ｓｉ−Ｂｏｄｙの上部構造１４
ｂ上ではゲート絶縁膜３８０２となる。
Ｂ）に示すように、ＨＦ系のウェットエッチングにより
ＳｉＯ2 膜２１，３８１２を除去した後、ＣＶＤ法によ
りＴａ2Ｏ5膜３８０１を形成する。Ｔａ2Ｏ5膜３８０１
は、Ｓｉ−Ｂｏｄｙの下部構造１４ａ上ではキャパシタ
絶縁膜３８０３となり、Ｓｉ−Ｂｏｄｙの上部構造１４
ｂ上ではゲート絶縁膜３８０２となる。
【０１４２】次いで、図４０（ｊ−Ａ），図４０（ｊ−
Ｂ）に示すように、Ｗ／ＴｉＮ（膜厚：４００ｎｍ／５
ｎｍ）のような積層メタルをＣＶＤやスパッタで形成
し、ＣＭＰで平坦化、パターンニングし、溝内に金属電
極３８０４を埋め込み形成する。Ｓｉ−Ｂｏｄｙの上部
構造１４ｂ上のＴａ2Ｏ5膜３８０１（ゲート絶縁膜３８
０２）を介して形成された金属電極３８０４は、ゲート
電極３８０５となる。また、また、Ｓｉ−Ｂｏｄｙの下
部構造１４ａ側面のＴａ2Ｏ5膜３８０１（キャパシタ絶
縁膜３８０３）を介して形成された金属電極３８０４
は、キャパシタ電極３８０６となる。
Ｂ）に示すように、Ｗ／ＴｉＮ（膜厚：４００ｎｍ／５
ｎｍ）のような積層メタルをＣＶＤやスパッタで形成
し、ＣＭＰで平坦化、パターンニングし、溝内に金属電
極３８０４を埋め込み形成する。Ｓｉ−Ｂｏｄｙの上部
構造１４ｂ上のＴａ2Ｏ5膜３８０１（ゲート絶縁膜３８
０２）を介して形成された金属電極３８０４は、ゲート
電極３８０５となる。また、また、Ｓｉ−Ｂｏｄｙの下
部構造１４ａ側面のＴａ2Ｏ5膜３８０１（キャパシタ絶
縁膜３８０３）を介して形成された金属電極３８０４
は、キャパシタ電極３８０６となる。
【０１４３】以上説明した製造工程により、Ｓｉ−Ｂｏ
ｄｙの上部構造１４ｂにＭＩＳＦＥＴが形成されると共
に、ゲート電極３８０５と島状ＳｉのＳｉ−Ｂｏｄｙの
下部構造１４ａとが、キャパシタ３８０７を介して自己
整合的に接続される。
ｄｙの上部構造１４ｂにＭＩＳＦＥＴが形成されると共
に、ゲート電極３８０５と島状ＳｉのＳｉ−Ｂｏｄｙの
下部構造１４ａとが、キャパシタ３８０７を介して自己
整合的に接続される。
【０１４４】メタルゲート電極の形成後は通常のＬＳＩ
製造プロセスと同様である。層間絶縁膜ＴＥＯＳをＣＶ
Ｄで堆積し、ソース及びドレインおよびゲート電極上に
コンタクトホールを開孔し、上層金属配線を形成する
（図示せず）。
製造プロセスと同様である。層間絶縁膜ＴＥＯＳをＣＶ
Ｄで堆積し、ソース及びドレインおよびゲート電極上に
コンタクトホールを開孔し、上層金属配線を形成する
（図示せず）。
【０１４５】以上のように、本実施形態によれば、ゲー
トとＳｉ−Ｂｏｄｙの電気的接続は素子領域Ｓｉの側面
の一部で行なわれるので、従来問題となっていたデバイ
ス面積の増大を解決できる。また、ゲート電極とＳｉ−
Ｂｏｄｙの電気的接続を、Ｓｉ−Ｂｏｄｙの下部構造の
側面に形成されたキャパシタを介して行っているので、
面積が低減できるだけでなく、ソース及びドレインとＳ
ｉ−Ｂｏｄｙの間のリーク電流を大幅に低減できる。さ
らにまた、本実施形態によれば、ゲートとＳｉ−Ｂｏｄ
ｙとの接続をセルファラインで行なうことができ、面積
縮小、工程簡略化の効果が得られる。
トとＳｉ−Ｂｏｄｙの電気的接続は素子領域Ｓｉの側面
の一部で行なわれるので、従来問題となっていたデバイ
ス面積の増大を解決できる。また、ゲート電極とＳｉ−
Ｂｏｄｙの電気的接続を、Ｓｉ−Ｂｏｄｙの下部構造の
側面に形成されたキャパシタを介して行っているので、
面積が低減できるだけでなく、ソース及びドレインとＳ
ｉ−Ｂｏｄｙの間のリーク電流を大幅に低減できる。さ
らにまた、本実施形態によれば、ゲートとＳｉ−Ｂｏｄ
ｙとの接続をセルファラインで行なうことができ、面積
縮小、工程簡略化の効果が得られる。
【０１４６】［第９実施形態］図４１は、本発明の第９
実施形態に係わる半導体装置の構成を示す図である。図
４１（ａ）は半導体装置の構成を示す斜視図であり、図
（ｂ）は同図（ａ）のＡ−Ａ’部の断面を示す断面図で
ある。本半導体装置は、メサ型の素子分離のもとでメタ
ルゲートＮチャネルＭＯＳＦＥＴが形成されているもの
である。
実施形態に係わる半導体装置の構成を示す図である。図
４１（ａ）は半導体装置の構成を示す斜視図であり、図
（ｂ）は同図（ａ）のＡ−Ａ’部の断面を示す断面図で
ある。本半導体装置は、メサ型の素子分離のもとでメタ
ルゲートＮチャネルＭＯＳＦＥＴが形成されているもの
である。
【０１４７】図４１に示すように、本実施形態では、半
導体基板としてＳｉ単結晶基板１２，シリコン酸化膜１
３及びＳｉ−Ｂｏｄｙ（ウェル領域）１４が順次積層さ
れたＳＯＩ基板１１を用いている。Ｓｉ−Ｂｏｄｙ１４
は、その断面が凸字状に形成されている。凸字状とは、
下部構造１４ａと、下部構造１４ａ上に形成され基板の
主面に対して平行な断面積が下部構造１４ａより小さい
Ｓｉ−Ｂｏｄｙの上部構造１４ｂとからなる構造であ
る。
導体基板としてＳｉ単結晶基板１２，シリコン酸化膜１
３及びＳｉ−Ｂｏｄｙ（ウェル領域）１４が順次積層さ
れたＳＯＩ基板１１を用いている。Ｓｉ−Ｂｏｄｙ１４
は、その断面が凸字状に形成されている。凸字状とは、
下部構造１４ａと、下部構造１４ａ上に形成され基板の
主面に対して平行な断面積が下部構造１４ａより小さい
Ｓｉ−Ｂｏｄｙの上部構造１４ｂとからなる構造であ
る。
【０１４８】Ｓｉ−Ｂｏｄｙの上部構造１４ｂ側面に側
壁絶縁膜１７が形成され、ゲートとソース及びドレイン
間の絶縁分離および容量低減が実現されている。そし
て、Ｓｉ−Ｂｏｄｙの下部構造１４ａの側面にゲート絶
縁膜１８が形成されている。ゲート絶縁膜１８上、且つ
側壁絶縁膜１７及びＳｉ−Ｂｏｄｙの上部構造１４ｂの
上面に接するように金属ゲート電極１９が形成されてい
る。Ｓｉ−Ｂｏｄｙの下部構造１４ａの対向する側面に
形成された一対のゲート電極を挟むように、ソース及び
ドレイン領域が形成されている。
壁絶縁膜１７が形成され、ゲートとソース及びドレイン
間の絶縁分離および容量低減が実現されている。そし
て、Ｓｉ−Ｂｏｄｙの下部構造１４ａの側面にゲート絶
縁膜１８が形成されている。ゲート絶縁膜１８上、且つ
側壁絶縁膜１７及びＳｉ−Ｂｏｄｙの上部構造１４ｂの
上面に接するように金属ゲート電極１９が形成されてい
る。Ｓｉ−Ｂｏｄｙの下部構造１４ａの対向する側面に
形成された一対のゲート電極を挟むように、ソース及び
ドレイン領域が形成されている。
【０１４９】本装置によれば、Ｓｉ−Ｂｏｄｙの下部構
造１４ａの両側面にＭＯＳＦＥＴが形成されると共に、
ゲートとＳｉ−Ｂｏｄｙの電気的接続が、Ｓｉ−Ｂｏｄ
ｙの上部構造１４ｂの上面で行われているので、デバイ
ス占有面積を大幅に低減でき、製造も容易である。さら
にまた、本実施形態によれば、島状のＳｉ−Ｂｏｄｙの
両側面に形成されたソースおよびドレイン拡散層はその
底面が互いに接触するように形成されているので、それ
ぞれのｐｎ接合面積が低減され、従来のＤＴＭＩＳＦＥ
Ｔに比べてソース及びドレインとＳｉ−Ｂｏｄｙの間の
リーク電流を大幅に低減できる。
造１４ａの両側面にＭＯＳＦＥＴが形成されると共に、
ゲートとＳｉ−Ｂｏｄｙの電気的接続が、Ｓｉ−Ｂｏｄ
ｙの上部構造１４ｂの上面で行われているので、デバイ
ス占有面積を大幅に低減でき、製造も容易である。さら
にまた、本実施形態によれば、島状のＳｉ−Ｂｏｄｙの
両側面に形成されたソースおよびドレイン拡散層はその
底面が互いに接触するように形成されているので、それ
ぞれのｐｎ接合面積が低減され、従来のＤＴＭＩＳＦＥ
Ｔに比べてソース及びドレインとＳｉ−Ｂｏｄｙの間の
リーク電流を大幅に低減できる。
【０１５０】次に、本装置の製造方法を図面を参照して
説明する。図４２〜図４７は、図４１に示すＤＴＭＩＳ
ＦＥＴの製造工程を示す工程断面図である。なお、図４
２〜図４７において、図Ｎ（ｘ−Ａ），図Ｎ（ｘ−Ｂ）
はそれぞれ図４１（ａ）の斜視図におけるＡ−Ａ’部及
びＢ−Ｂ’部の断面に相当する部位を示している。但
し、Ｎは４２〜４７、ｘはａ，ｂ，ｃ，…，ｋの何れか
を表している。
説明する。図４２〜図４７は、図４１に示すＤＴＭＩＳ
ＦＥＴの製造工程を示す工程断面図である。なお、図４
２〜図４７において、図Ｎ（ｘ−Ａ），図Ｎ（ｘ−Ｂ）
はそれぞれ図４１（ａ）の斜視図におけるＡ−Ａ’部及
びＢ−Ｂ’部の断面に相当する部位を示している。但
し、Ｎは４２〜４７、ｘはａ，ｂ，ｃ，…，ｋの何れか
を表している。
【０１５１】先ず、図４２（ａ−Ａ），図４２（ａ−
Ｂ）に示すように、Ｓｉ単結晶基板１２，シリコン酸化
膜１３及びＳｉ−Ｂｏｄｙ１４が積層されたＳＯＩ基板
１１を用意する。
Ｂ）に示すように、Ｓｉ単結晶基板１２，シリコン酸化
膜１３及びＳｉ−Ｂｏｄｙ１４が積層されたＳＯＩ基板
１１を用意する。
【０１５２】次いで、図４２（ｂ−Ａ），図４２（ｂ−
Ｂ）に示すように、Ｓｉ−Ｂｏｄｙ１４の表面に膜厚５
ｎｍ程度の熱酸化膜２１を形成した後、膜厚１００ｎｍ
程度のＳｉ3Ｎ4膜３８１１をＬＰＣＶＤ法により堆積す
る。素子領域のＳｉ3Ｎ4膜３８１１上に図示されないレ
ジストパターンを形成した後、Ｓｉ3Ｎ4膜３８１１，熱
酸化膜２１及びＳｉ−Ｂｏｄｙ１４に対して順次ＲＩＥ
を行い、Ｓｉ−Ｂｏｄｙ１４に深さ１００ｎｍ程度の溝
を形成し、Ｓｉ−Ｂｏｄｙの上部構造１４ｂを形成す
る。そして、レジストパターンを除去した後、Ｓｉ−Ｂ
ｏｄｙ１４の表面を薄く（〜５ｎｍ）酸化して図示され
ないＳｉＯ2 層を形成する。
Ｂ）に示すように、Ｓｉ−Ｂｏｄｙ１４の表面に膜厚５
ｎｍ程度の熱酸化膜２１を形成した後、膜厚１００ｎｍ
程度のＳｉ3Ｎ4膜３８１１をＬＰＣＶＤ法により堆積す
る。素子領域のＳｉ3Ｎ4膜３８１１上に図示されないレ
ジストパターンを形成した後、Ｓｉ3Ｎ4膜３８１１，熱
酸化膜２１及びＳｉ−Ｂｏｄｙ１４に対して順次ＲＩＥ
を行い、Ｓｉ−Ｂｏｄｙ１４に深さ１００ｎｍ程度の溝
を形成し、Ｓｉ−Ｂｏｄｙの上部構造１４ｂを形成す
る。そして、レジストパターンを除去した後、Ｓｉ−Ｂ
ｏｄｙ１４の表面を薄く（〜５ｎｍ）酸化して図示され
ないＳｉＯ2 層を形成する。
【０１５３】次いで、図４３（ｃ−Ａ）、図４３（ｃ−
Ｂ）に示すように、Ｓｉ−Ｂｏｄｙの上部構造１４ｂの
側面に、厚さ３０ｎｍ程度のＳｉ3 Ｎ4 膜からなる側壁
絶縁膜１７を形成する。このＳｉ3 Ｎ4 膜からなる側壁
絶縁膜１７とＳｉ3 Ｎ4 膜３８１１とをマスクにして、
埋め込み絶縁膜が露出するまでＳｉ半導体層１４をエッ
チングし、Ｓｉ−Ｂｏｄｙの上部構造１４ｂの下に下部
構造１４ａを形成する。
Ｂ）に示すように、Ｓｉ−Ｂｏｄｙの上部構造１４ｂの
側面に、厚さ３０ｎｍ程度のＳｉ3 Ｎ4 膜からなる側壁
絶縁膜１７を形成する。このＳｉ3 Ｎ4 膜からなる側壁
絶縁膜１７とＳｉ3 Ｎ4 膜３８１１とをマスクにして、
埋め込み絶縁膜が露出するまでＳｉ半導体層１４をエッ
チングし、Ｓｉ−Ｂｏｄｙの上部構造１４ｂの下に下部
構造１４ａを形成する。
【０１５４】次いで、図４３（ｄ−Ａ），図４３（ｄ−
Ｂ）に示すように、Ｓｉ−Ｂｏｄｙの下部構造１４ａの
側面を酸化して酸化膜４３０１を形成した後、後で除去
される使い捨てのゲート（ダミーゲートと呼ぶことにす
る）の材料であるＰｏｌｙ−Ｓｉ膜２５を全面に４００
ｎｍ程度堆積する。ダミーゲート形成のためのレジスト
パターン（図示せず）を形成し、Ｐｏｌｙ−Ｓｉ膜２５
をエッチング加工する。なお、必要であれば、凸部分を
ＣＭＰ（Chemical Mechanical Polishing）により削り
平坦化した後、Ｐｏｌｙ−Ｓｉ膜２５をエッチング加工
しても良い。その後、レジストパターンを除去し、ｐｏ
ｌｙ−Ｓｉ膜２５の側壁に、膜厚２０ｎｍ程度のＳｉ3
Ｎ4 膜３８１３をダミーゲート側壁として形成する。
Ｂ）に示すように、Ｓｉ−Ｂｏｄｙの下部構造１４ａの
側面を酸化して酸化膜４３０１を形成した後、後で除去
される使い捨てのゲート（ダミーゲートと呼ぶことにす
る）の材料であるＰｏｌｙ−Ｓｉ膜２５を全面に４００
ｎｍ程度堆積する。ダミーゲート形成のためのレジスト
パターン（図示せず）を形成し、Ｐｏｌｙ−Ｓｉ膜２５
をエッチング加工する。なお、必要であれば、凸部分を
ＣＭＰ（Chemical Mechanical Polishing）により削り
平坦化した後、Ｐｏｌｙ−Ｓｉ膜２５をエッチング加工
しても良い。その後、レジストパターンを除去し、ｐｏ
ｌｙ−Ｓｉ膜２５の側壁に、膜厚２０ｎｍ程度のＳｉ3
Ｎ4 膜３８１３をダミーゲート側壁として形成する。
【０１５５】次いで、図４４（ｅ−Ａ），図４４（ｅ−
Ｂ）に示すように、ｐｏｌｙ−Ｓｉ膜２５をマスクに斜
めイオン注入法を用いてＳｉ−Ｂｏｄｙの下部構造１４
ａの側面にＥｘｔｅｎｓｉｏｎやＤｅｅｐ−ｊｕｎｃｔ
ｉｏｎを形成し、Ｓｉ−Ｂｏｄｙの下部構造１４ａの対
向する側面に形成された二つのゲート電極を挟むソース
及びドレイン１６を形成する。
Ｂ）に示すように、ｐｏｌｙ−Ｓｉ膜２５をマスクに斜
めイオン注入法を用いてＳｉ−Ｂｏｄｙの下部構造１４
ａの側面にＥｘｔｅｎｓｉｏｎやＤｅｅｐ−ｊｕｎｃｔ
ｉｏｎを形成し、Ｓｉ−Ｂｏｄｙの下部構造１４ａの対
向する側面に形成された二つのゲート電極を挟むソース
及びドレイン１６を形成する。
【０１５６】なお、Ｓｉ−Ｂｏｄｙ１４の幅及び、斜め
イオン注入法の注入条件を調整することにより、Ｓｉ−
Ｂｏｄｙの下部構造１４ａの対向する側面にそれぞれ不
純物イオンを打ち込んだ後、活性化を行うことでそれぞ
れの側面に形成されたソース及びドレインを構成する拡
散層互いに接触するようにする。
イオン注入法の注入条件を調整することにより、Ｓｉ−
Ｂｏｄｙの下部構造１４ａの対向する側面にそれぞれ不
純物イオンを打ち込んだ後、活性化を行うことでそれぞ
れの側面に形成されたソース及びドレインを構成する拡
散層互いに接触するようにする。
【０１５７】Ｅｘｔｅｎｓｉｏｎ−ｎ- の注入条件は、
例えばＡｓ、１５ＫｅＶ、３×１０ 14ｃｍ-2である。Ｄ
ｅｅｐ−ｎ+ 拡散層の注入条件は、例えばＡｓ、４５Ｋ
ｅＶ、３×１０15ｃｍ-2である。ソース及びドレインの
活性化（〜１０００℃）もここで行なう。
例えばＡｓ、１５ＫｅＶ、３×１０ 14ｃｍ-2である。Ｄ
ｅｅｐ−ｎ+ 拡散層の注入条件は、例えばＡｓ、４５Ｋ
ｅＶ、３×１０15ｃｍ-2である。ソース及びドレインの
活性化（〜１０００℃）もここで行なう。
【０１５８】ソース及びドレイン１６を形成した後なの
で、以降の工程では６００℃以上の高温熱処理工程は存
在しない。したがってＭＩＳＦＥＴのゲート絶縁膜には
ＳｉＯ2 膜だけでなくＴａ2 Ｏ5 膜、ＴｉＯ2 膜、Ｈｆ
Ｏ2 膜、ＺｒＯ2 膜や（Ｂａ，Ｓｒ）ＴｉＯ3 などの高
誘電体膜（ｈｉｇｈ−ｋ膜）を使用することができる。
また、ＭＩＳＦＥＴのゲート電極にはメタル材料を使用
することができる。ゲート絶縁膜に高誘電体膜を使用し
た場合には、用いたゲート絶縁膜に応じてゲート電極材
料を選ぶ必要があり、Ｐｏｌｙ−Ｓｉ、ＴｉＮ、Ａｌ、
Ｗ、Ｒｕ等が使用可能となる。また、多くの場合、ゲー
ト絶縁膜とゲート電極材料の間にはバリアメタルとして
ＴｉＮやＷＮ等の形成を行なうことが望ましい。次い
で、図４４（ｆ−Ａ），図４４（ｆ−Ｂ）に示すよう
に、全面にＴＥＯＳ−ＳｉＯ2 膜３８１４を堆積した後
に、ＣＭＰにより平坦化し、ダミーゲートＰｏｌｙ−Ｓ
ｉ膜２５の頂上を露出させる。
で、以降の工程では６００℃以上の高温熱処理工程は存
在しない。したがってＭＩＳＦＥＴのゲート絶縁膜には
ＳｉＯ2 膜だけでなくＴａ2 Ｏ5 膜、ＴｉＯ2 膜、Ｈｆ
Ｏ2 膜、ＺｒＯ2 膜や（Ｂａ，Ｓｒ）ＴｉＯ3 などの高
誘電体膜（ｈｉｇｈ−ｋ膜）を使用することができる。
また、ＭＩＳＦＥＴのゲート電極にはメタル材料を使用
することができる。ゲート絶縁膜に高誘電体膜を使用し
た場合には、用いたゲート絶縁膜に応じてゲート電極材
料を選ぶ必要があり、Ｐｏｌｙ−Ｓｉ、ＴｉＮ、Ａｌ、
Ｗ、Ｒｕ等が使用可能となる。また、多くの場合、ゲー
ト絶縁膜とゲート電極材料の間にはバリアメタルとして
ＴｉＮやＷＮ等の形成を行なうことが望ましい。次い
で、図４４（ｆ−Ａ），図４４（ｆ−Ｂ）に示すよう
に、全面にＴＥＯＳ−ＳｉＯ2 膜３８１４を堆積した後
に、ＣＭＰにより平坦化し、ダミーゲートＰｏｌｙ−Ｓ
ｉ膜２５の頂上を露出させる。
【０１５９】次いで、図４５（ｇ−Ａ），図４５（ｇ−
Ｂ）に示すように、ダミーゲートＰｏｌｙ−Ｓｉ膜２５
をＣＤＥ等により除去し、ゲート形成予定領域にゲート
材料を埋めるための溝４３０２を形成する。さらに、溝
４３０２底部のＳｉ3Ｎ4膜３８１１をＲＩＥによって除
去する。その時、Ｓｉ3 Ｎ4 からなる側壁絶縁膜１７，
３８１３が除去されないプロセス条件を用いる。更に、
ＨＦ系のウエットエッチングにより、溝４３０２底部の
ＳｉＯ2 膜２１，４３０１を除去する。
Ｂ）に示すように、ダミーゲートＰｏｌｙ−Ｓｉ膜２５
をＣＤＥ等により除去し、ゲート形成予定領域にゲート
材料を埋めるための溝４３０２を形成する。さらに、溝
４３０２底部のＳｉ3Ｎ4膜３８１１をＲＩＥによって除
去する。その時、Ｓｉ3 Ｎ4 からなる側壁絶縁膜１７，
３８１３が除去されないプロセス条件を用いる。更に、
ＨＦ系のウエットエッチングにより、溝４３０２底部の
ＳｉＯ2 膜２１，４３０１を除去する。
【０１６０】次いで、図４５（ｈ−Ａ），図４５（ｈ−
Ｂ）に示すように、ＣＶＤ法によりゲート絶縁膜として
Ｔａ2Ｏ5膜１８を形成する。次いで、図４６（ｉ−
Ａ），図４６（ｉ−Ｂ）に示すように、メタルゲート電
極として、まず膜厚１５ｎｍ程度のバリアメタルＴｉＮ
膜４３０３をＣＶＤで形成する。次いで、図４６（ｊ−
Ａ），図４６（ｊ−Ｂ）に示すように、ＴｉＮ膜４３０
３及びＴａ2Ｏ5膜１８に対してＲＩＥを行い、Ｔａ2Ｏ5
膜１８及びＴｉＮ膜４３０３を溝４３０２の側壁のみに
残す。ここで、Ｓｉ−Ｂｏｄｙの上部構造１４ｂの上面
が露出する。ここでゲートとＳｉ−Ｂｏｄｙ１４とを電
気的に接続するための、イオン注入を行い、Ｓｉ−Ｂｏ
ｄｙの上部構造１４ｂの上面にｐ+ 拡散層を形成しても
良い（図示せず）。
Ｂ）に示すように、ＣＶＤ法によりゲート絶縁膜として
Ｔａ2Ｏ5膜１８を形成する。次いで、図４６（ｉ−
Ａ），図４６（ｉ−Ｂ）に示すように、メタルゲート電
極として、まず膜厚１５ｎｍ程度のバリアメタルＴｉＮ
膜４３０３をＣＶＤで形成する。次いで、図４６（ｊ−
Ａ），図４６（ｊ−Ｂ）に示すように、ＴｉＮ膜４３０
３及びＴａ2Ｏ5膜１８に対してＲＩＥを行い、Ｔａ2Ｏ5
膜１８及びＴｉＮ膜４３０３を溝４３０２の側壁のみに
残す。ここで、Ｓｉ−Ｂｏｄｙの上部構造１４ｂの上面
が露出する。ここでゲートとＳｉ−Ｂｏｄｙ１４とを電
気的に接続するための、イオン注入を行い、Ｓｉ−Ｂｏ
ｄｙの上部構造１４ｂの上面にｐ+ 拡散層を形成しても
良い（図示せず）。
【０１６１】次いで、図４７（ｋ−Ａ），図４７（ｋ−
Ｂ）に示すように、ＣＶＤ法によりＷ膜４３０４を４０
０ｎｍ程度形成し、ＣＭＰで平坦化する。このようにす
ればＳｉ−Ｂｏｄｙの上部構造１４ｂの上面の一部でメ
タルゲート４３０３，４３０４とＳｉ−Ｂｏｄｙ１４と
が自己整合的に接続され、Ｓｉ−Ｂｏｄｙの下部構造１
４ａの側面の一部にＭＯＳトランジスタが形成される。
Ｂ）に示すように、ＣＶＤ法によりＷ膜４３０４を４０
０ｎｍ程度形成し、ＣＭＰで平坦化する。このようにす
ればＳｉ−Ｂｏｄｙの上部構造１４ｂの上面の一部でメ
タルゲート４３０３，４３０４とＳｉ−Ｂｏｄｙ１４と
が自己整合的に接続され、Ｓｉ−Ｂｏｄｙの下部構造１
４ａの側面の一部にＭＯＳトランジスタが形成される。
【０１６２】メタルゲート４３０３，４３０４の形成後
は、通常のＬＳＩ製造プロセスと同様である。層間絶縁
膜ＴＥＯＳをＣＶＤで堆積し、ソース及びドレインおよ
びゲート電極上にコンタクトホールを開孔し、上層金属
配線を形成する（図示せず）。
は、通常のＬＳＩ製造プロセスと同様である。層間絶縁
膜ＴＥＯＳをＣＶＤで堆積し、ソース及びドレインおよ
びゲート電極上にコンタクトホールを開孔し、上層金属
配線を形成する（図示せず）。
【０１６３】以上のように、本実施形態によれば、Ｓｉ
−Ｂｏｄｙの下部構造１４ａの両側面にＭＯＳＦＥＴが
形成されると共に、ゲートとＳｉ−Ｂｏｄｙの電気的接
続が、Ｓｉ−Ｂｏｄｙの上部構造の上面で行われている
ので、デバイス占有面積を大幅に低減でき、製造も容易
である。さらにまた、本実施形態によれば、島（壁）状
のＳｉ−Ｂｏｄｙの両側面に形成されたソースおよびド
レインを構成する拡散層は、その底面が互いに接触する
ように形成されているので、それぞれのｐｎ接合面積が
低減され、従来のＤＴＭＩＳＦＥＴに比べてソース及び
ドレインとＳｉ−Ｂｏｄｙの間のリーク電流を大幅に低
減できる。
−Ｂｏｄｙの下部構造１４ａの両側面にＭＯＳＦＥＴが
形成されると共に、ゲートとＳｉ−Ｂｏｄｙの電気的接
続が、Ｓｉ−Ｂｏｄｙの上部構造の上面で行われている
ので、デバイス占有面積を大幅に低減でき、製造も容易
である。さらにまた、本実施形態によれば、島（壁）状
のＳｉ−Ｂｏｄｙの両側面に形成されたソースおよびド
レインを構成する拡散層は、その底面が互いに接触する
ように形成されているので、それぞれのｐｎ接合面積が
低減され、従来のＤＴＭＩＳＦＥＴに比べてソース及び
ドレインとＳｉ−Ｂｏｄｙの間のリーク電流を大幅に低
減できる。
【０１６４】さらにまた、本実施形態によれば、ゲート
とＳｉ−Ｂｏｄｙとの接続をセルファラインで行なうこ
とができ、面積縮小、工程簡略化の効果が得られる。さ
らにまた、ＤＴＭＩＳＦＥＴであるため、ミッドギャッ
プワークファンクションのメタルゲートを用いたＭＩＳ
ＦＥＴで実現困難であると言われている低いしきい値電
圧Ｖth（〜０．２Ｖ）を実現できる。
とＳｉ−Ｂｏｄｙとの接続をセルファラインで行なうこ
とができ、面積縮小、工程簡略化の効果が得られる。さ
らにまた、ＤＴＭＩＳＦＥＴであるため、ミッドギャッ
プワークファンクションのメタルゲートを用いたＭＩＳ
ＦＥＴで実現困難であると言われている低いしきい値電
圧Ｖth（〜０．２Ｖ）を実現できる。
【０１６５】なお、本実施例において、下部構造の側部
に形成された二つのゲート電極を挟むようにソース及び
ドレイン領域が形成されているが、各ゲート電極にそれ
ぞれソース及びドレインを形成しても良い。この場合、
リーク電流を低減することはできないが、本発明の目的
である素子の面積縮小、工程の簡略化を図ることができ
る。
に形成された二つのゲート電極を挟むようにソース及び
ドレイン領域が形成されているが、各ゲート電極にそれ
ぞれソース及びドレインを形成しても良い。この場合、
リーク電流を低減することはできないが、本発明の目的
である素子の面積縮小、工程の簡略化を図ることができ
る。
【０１６６】なお、本発明は、上記実施形態に限定され
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することが可能である。
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することが可能である。
【０１６７】
【発明の効果】以上説明したように本発明によれば、ゲ
ート電極とウェル領域との電気的接続を島状の素子領域
の側面で行なうので、従来のＤＴＭＩＳＦＥＴのような
コンタクト形成部分の平面面積が不要になり、デバイス
の占有面積を大幅に低減することができる。また、ゲー
ト電極とウェル領域とを電気的に接続する部位は自己整
合的に形成されるので、製造工程の簡略化を図ることが
できる。
ート電極とウェル領域との電気的接続を島状の素子領域
の側面で行なうので、従来のＤＴＭＩＳＦＥＴのような
コンタクト形成部分の平面面積が不要になり、デバイス
の占有面積を大幅に低減することができる。また、ゲー
ト電極とウェル領域とを電気的に接続する部位は自己整
合的に形成されるので、製造工程の簡略化を図ることが
できる。
【図１】第１実施形態に係わるＤＴＭＩＳＦＥＴの構成
を示す図。
を示す図。
【図２】第１実施形態に係わるＤＴＭＩＳＦＥＴの製造
工程を示す工程断面図。
工程を示す工程断面図。
【図３】第１実施形態に係わるＤＴＭＩＳＦＥＴの製造
工程を示す工程断面図。
工程を示す工程断面図。
【図４】第１実施形態に係わるＤＴＭＩＳＦＥＴの製造
工程を示す工程断面図。
工程を示す工程断面図。
【図５】第１実施形態に係わるＤＴＭＩＳＦＥＴの製造
工程を示す工程断面図。
工程を示す工程断面図。
【図６】第１実施形態に係わるＤＴＭＩＳＦＥＴの製造
工程を示す工程断面図。
工程を示す工程断面図。
【図７】第２実施形態に係わるＤＴＭＩＳＦＥＴの構成
を示す図。
を示す図。
【図８】第２実施形態に係わるＤＴＭＩＳＦＥＴの製造
工程を示す工程断面図。
工程を示す工程断面図。
【図９】第２実施形態に係わるＤＴＭＩＳＦＥＴの製造
工程を示す工程断面図。
工程を示す工程断面図。
【図１０】第３実施形態に係わるＤＴＭＩＳＦＥＴの構
成を示す断面斜視図。
成を示す断面斜視図。
【図１１】第３実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図１２】第３実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図１３】第３実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図１４】第３実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図１５】第３実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図１６】第３実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図１７】第３実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図１８】第３実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図１９】第４実施形態に係わるＤＴＭＩＳＦＥＴの構
成を示す断面斜視図。
成を示す断面斜視図。
【図２０】第４実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図２１】第４実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図２２】第５実施形態に係わるＤＴＭＩＳＦＥＴの構
成を示す断面斜視図。
成を示す断面斜視図。
【図２３】第５実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図２４】第６実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図２５】第６実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図２６】第６実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図２７】第６実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図２８】第６実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図２９】第６実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図３０】第６実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図３１】第６実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図３２】第７実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図３３】第７実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図３４】第７実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図３５】第８実施形態に係わる半導体装置の構成を示
す図。
す図。
【図３６】第８実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図３７】第８実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図３８】第８実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図３９】第８実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図４０】第８実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図４１】第９実施形態に係わる半導体装置の構成を示
す図。
す図。
【図４２】第９実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図４３】第９実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図４４】第９実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図４５】第９実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図４６】第９実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図４７】第９実施形態に係わるＤＴＭＩＳＦＥＴの製
造工程を示す工程断面図。
造工程を示す工程断面図。
【図４８】従来のＤＴＭＩＳＦＥＴの構成を示す図。
【図４９】図４８に示すＤＴＭＩＳＦＥＴのゲートとウ
ェル領域との接続部位を示す平面図。
ェル領域との接続部位を示す平面図。
１１…ＳＯＩ基板 １２…単結晶基板 １３…シリコン酸化膜 １５…拡散層 １４…Ｓｉ−Ｂｏｄｙ（ウェル領域） １５…ｐ+ 拡散層 １６…ソース及びドレイン １７…（第１の）側壁絶縁膜 １８…ゲート絶縁膜 １９…金属ゲート電極 ２１…熱酸化膜 ２２…ポリシリコン層（ダミーゲート） ２３…ＳｉＯ2 層 ２４…第２の側壁絶縁膜 ２５…ポリシリコン層（ダミーゲート） ２６…ゲート側壁絶縁膜 １０００…ＳＯＩ基板 １００１…シリコン基板 １００２…埋め込み酸化膜 １００３…シリコン活性層（ウェル領域） １００４…ドレイン １００５…バッファ酸化膜 １００６…ゲート絶縁膜 １００７…層間絶縁膜 １００８，１０１１…バリアメタル １００９…ゲート電極 １０１０…素子側壁絶縁膜 １０１２…コンタクト電極 １０１３…素子分離絶縁膜 １１０１…ポリシリコン膜（マスク材，ダミーゲート） １１０２…シリコン窒化膜（マスク材） １１０３…ダミーコンタクト １１０４…ポリシリコン膜 １１０４．１１０１…ポリシリコン膜 １１０５…シリコン窒化膜（ダミーゲート） １１０６…ゲート溝 １１０７…コンタクト溝
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２２ ６２６Ｚ (72)発明者 飯沼 俊彦 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F038 AC05 AC09 AC10 AC14 AC15 AC18 AV06 EZ06 EZ18 EZ20 5F040 DA06 DB03 DB09 DC01 DC08 EB11 EB12 EC01 EC04 EC10 ED03 EE04 FA02 FC21 FC28 5F110 AA02 AA04 AA06 BB04 BB13 BB20 CC02 DD05 DD13 EE01 EE02 EE03 EE04 EE14 EE22 EE36 EE37 EE44 EE45 EE48 EE50 FF01 FF02 FF23 GG02 GG12 GG13 GG22 GG25 GG47 HJ01 HJ04 HJ13 HJ23 NN02 NN23 NN35 NN72 QQ05 QQ11 QQ19
Claims (18)
- 【請求項１】半導体基板に形成されたＭＩＳＦＥＴのゲ
ート電極と、前記ＭＩＳＦＥＴのチャネル下方のウェル
領域とが電気的に接続された半導体装置において、 前記ＭＩＳＦＥＴは、前記半導体基板上に島状に形成さ
れた素子領域に形成されており、 前記ＭＩＳＦＥＴのゲート電極と前記半導体基板のウェ
ル領域との電気的接続は、前記島状の素子領域の側面で
行われることを特徴とする半導体装置。 - 【請求項２】前記ゲート電極と前記ウェル領域との電気
的接続は、前記島状の素子領域の側面の一部に形成され
たキャパシタを介して行われていることを特徴とする請
求項１に記載の半導体装置。 - 【請求項３】凸字状に形成された島状の素子領域を含む
半導体基板と、 前記凸字状の素子領域の上部上面に形成されたゲート絶
縁膜と、 前記凸字状の素子領域の上部側面に形成された側壁絶縁
膜と、 前記ゲート絶縁膜上，前記側壁絶縁膜の表面，及び前記
凸字状の素子領域の下部側面に接続して形成されたゲー
ト電極とを具備してなることを特徴とする半導体装置。 - 【請求項４】凸字状に形成された島状の素子領域を含む
半導体基板と、 前記凸字状の素子領域の上部上面に形成されたゲート絶
縁膜と、 このゲート絶縁膜上に形成されたゲート電極と、 前記凸字状の素子領域の上部側面，及びゲート電極の側
面に、表面が該ゲート電極の表面より低く形成された素
子側壁絶縁膜と、 前記凸字状の素子領域の下部側面，及び前記素子側壁絶
縁膜の側面に形成され、前記ゲート電極及び前記凸字状
の素子領域の下部側面に電気的に接続するコンタクト電
極とを具備してなることを特徴とする半導体装置。 - 【請求項５】凸字状に形成された島状の素子領域を含む
半導体基板と、 前記凸字状の素子領域の上部上面に形成されたゲート絶
縁膜と、 前記凸字状の素子領域の上部側面に形成された側壁絶縁
膜と、 前記凸字状の素子領域の下部の対向する側面に形成され
たキャパシタ絶縁膜と、 前記ゲート絶縁膜上に形成されたゲート電極と、 前記キャパシタ絶縁膜上に形成され、前記ゲート電極と
電気的に接続するキャパシタ電極とを具備してなること
を特徴とする半導体装置。 - 【請求項６】前記ゲート電極と前記キャパシタ電極と
は、連続して形成された電極材から構成されていること
を特徴とする請求項５に記載の半導体装置。 - 【請求項７】半導体基板に形成されたＭＩＳＦＥＴのゲ
ート電極と、前記ＭＩＳＦＥＴのチャネル下方のウェル
領域とが電気的に接続された半導体装置において、 前記ＭＩＳＦＥＴは、前記半導体基板上に島状に形成さ
れた素子領域の側面の一部に形成され、 前記ＭＩＳＦＥＴのゲート電極と前記半導体基板のウェ
ル領域との電気的接続は、前記島状の素子領域の上面で
行われることを特徴とする半導体装置。 - 【請求項８】前記島状の素子領域の対向する側面に電気
的に接続する二つのゲート電極が形成されることを特徴
とする請求項７に記載の半導体装置。 - 【請求項９】前記島状の素子領域の対向する側面に形成
された前記二つのゲート電極を挟むように、ソース及び
ドレイン拡散層が島状の素子領域側面に形成されてお
り、島状素子領域の対向する側面に形成された前記ソー
ス及びドレイン拡散層の底面が互いに接触していること
を特徴とする請求項８に記載の半導体装置。 - 【請求項１０】凸字状に形成された島状の素子領域を含
む半導体基板と、 前記凸字状の素子領域の下部の対向する側面にそれぞれ
形成された１対のゲート絶縁膜と、 前記凸字状の素子領域の上部側面に形成された側壁絶縁
膜と、 前記１対のゲート絶縁膜上，前記側壁絶縁膜の表面，及
び前記凸字状の素子領域の上部表面に形成されたゲート
電極と、 前記凸字状の素子領域の下部に、前記１対のゲート絶縁
膜を挟むようにソース及びドレイン領域が形成されてい
ることを特徴とする半導体装置。 - 【請求項１１】前記ゲート電極は、金属材料で構成され
ていることを特徴とする請求項１，３，４，５，７，１
０の何れかに記載の半導体装置。 - 【請求項１２】半導体基板をパターニングし断面形状が
凸字状の素子領域を形成する工程と、 前記凸字状の素子領域の上部側面及び下部上面に接する
絶縁膜を形成する工程と、 前記半導体基板上のチャネルが形成される領域にダミー
ゲートを形成する工程と、 前記凸字状の素子領域の上部上面にソース及びドレイン
を形成する工程と、 前記半導体基板上に、前記ダミーゲートの左右に前記ダ
ミーゲートの表面が露出する層間絶縁膜を形成する工程
と、 前記ダミーゲートを除去してゲート溝を形成する工程
と、 前記ゲート溝の底面に露出する前記凸字状の素子領域の
上部上面にゲート絶縁膜を形成する工程と、 前記ゲート溝内に、前記凸字状の半導体装置の下部側面
に電気的に接続するゲート電極を埋め込み形成する工程
とを含むことを特徴とする半導体装置の製造方法。 - 【請求項１３】半導体基板上に絶縁層を介して形成され
た半導体層上面のＭＯＳトランジスタのソース及びドレ
イン及びゲート電極が形成される領域にマスク材を形成
する工程と、 前記マスク材をマスクに用いて前記半導体層をエッチン
グし、該半導体層を凸状に加工する工程と、 前記凸状の半導体層の側面に第１の側壁絶縁膜を形成す
る工程と、 前記マスク材及び第１の側壁絶縁膜をマスクに用いて前
記半導体層をエッチングして、前記絶縁層を露出させる
と共に、凸字状に加工された島状の素子領域を形成する
工程と、 前記凸字状の素子領域の下部側面及び第１の側壁絶縁膜
の側面に第２の側壁絶縁膜を形成する工程と、 前記絶縁層，第２の側壁絶縁膜，第１の側壁絶縁膜，及
び前記凸字状の素子領域の上部上面のゲートが形成され
る領域を覆うダミーゲートを形成する工程と、 前記凸字状の素子領域の上部上面にソース及びドレイン
を形成する工程と、 前記ダミーゲートを覆うように絶縁膜を形成した後、該
絶縁膜の表面を平坦化して該ダミーゲートの上面を露出
させる工程と、 前記ダミーゲートを除去して、前記凸字状の素子領域の
下部側面が露出するゲート溝を形成する工程と、 前記ゲート溝の底面の前記凸状の素子領域の上部上面に
ゲート絶縁膜を形成する工程と、 前記ゲート溝内にゲート電極を埋め込み形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項１４】半導体基板上の半導体層上のＭＯＳトラ
ンジスタのソース及びドレイン及びチャネルが形成され
る領域にマスク材を形成する工程と、 マスク材をマスクに用いて前記半導体層をエッチング
し、該半導体基板を凸状に加工する工程と、 前記凸状の半導体基板の側部に第１の側壁絶縁膜を形成
する工程と、 前記マスク材及び第１の側壁絶縁膜をマスクに用いて前
記半導体層をエッチングして、凸字状に加工された島状
の素子領域を形成する工程と、 、前記素子領域以外の前記半導体基板の表面を覆う絶縁
層を、前記凸字状の素子領域の下部側面の上端部が露出
するように形成する工程と、 前記凸字状の素子領域の下部側面及び第１の側壁絶縁膜
の側面に第２の側壁絶縁膜を形成する工程と、 前記絶縁層，第２の側壁絶縁膜，第１の側壁絶縁膜，及
び前記凸字状の素子領域の上部上面のゲートが形成され
る領域を覆うダミーゲートを形成する工程と、 前記凸字状の素子領域の上部上面にソース及びドレイン
を形成する工程と、 前記ダミーゲートを覆うように絶縁膜を形成した後、該
絶縁膜の表面を平坦化して該ダミーゲートを露出させる
工程と、 前記ダミーゲートを除去して、前記凸字状の半導体層の
下部側面が露出するゲート溝を形成する工程と、 前記ゲート溝の底面の前記凸状の素子領域の上部上面に
ゲート絶縁膜を形成する工程と、 前記ゲート溝内にゲート電極を埋め込み形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項１５】半導体基板上に絶縁層を介して形成され
た半導体層上面のＭＯＳトランジスタのソース及びドレ
イン及びチャネル領域が形成される領域にマスク材を形
成する工程と、 前記マスク材をエッチングマスクとして用いて前記半導
体層を所定深さまでエッチングし、凸状の半導体層を形
成する工程と、 前記マスク材及び前記凸状の半導体層の側面に素子側壁
絶縁膜を形成する工程と、 前記マスク材及び前記素子側壁絶縁膜をマスクに用いて
前記半導体層をエッチングして、前記絶縁層を露出させ
ると共に、凸字状に加工された島状の素子領域を形成す
る工程と、 前記凸字状の素子領域の下部側面及び前記素子側壁絶縁
膜の側面にダミーコンタクトを形成する工程と、 前記ダミーコンタクトの周囲に第１の絶縁膜を形成する
工程と、 前記素子側壁絶縁膜の表面を後退させる工程と、 前記マスク材の一部又は全部を除去する工程と、 前記凸字状の素子領域の上部の前記チャネル領域を含む
前記ゲート電極が形成される領域の上面に前記ダミーコ
ンタクトに接続するダミーゲートを形成する工程と、 前記ダミーゲートをマスクに用いて前記凸字状の素子領
域の上部にソース及びドレインを形成する工程と、 前記半導体基板上に前記ダミーゲートの側面を覆うと共
に、該ダミーゲートの表面が露出する第２の絶縁膜を形
成する工程と、 前記ダミーゲートを除去し、前記ダミーコンタクトが露
出するゲート溝を形成する工程と、 前記ゲート溝の内部にゲート絶縁膜を形成する工程と、 前記ゲート溝内にゲート電極を埋め込み形成する工程
と、 前記ダミーコンタクトの上面を露出させる工程と、 前記ダミーコンタクトを除去して前記凸状の素子領域の
下部側面が露出するコンタクト溝を形成する工程と、 前記コンタクト溝内にコンタクト電極を埋め込み形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項１６】半導体基板上のＭＯＳトランジスタのソ
ース及びドレイン及びチャネル領域が形成される領域に
マスク材を形成する工程と、 前記マスク材をエッチングマスクとして用いて前記半導
体基板を所定深さまでエッチングし、凸状の半導体基板
を形成する工程と、 前記マスク材及び前記凸状の半導体層の側面に素子側壁
絶縁膜を形成する工程と、 前記マスク材及び前記素子側壁絶縁膜をマスクに用いて
前記半導体層をエッチングして、凸字状に加工された島
状の素子領域を形成する工程と、 前記凸字状の素子領域の下部側面及び前記素子側壁絶縁
膜の側面にダミーコンタクトを形成する工程と、 前記ダミーコンタクトの周囲に第１の絶縁膜を形成する
工程と、 前記素子側壁絶縁膜の表面を後退させる工程と、 前記マスク材の一部又は全部を除去する工程と、 前記凸字状の素子領域の上部のチャネル領域を含む前記
ゲート電極が形成される領域の上面に前記ダミーコンタ
クトに接続するダミーゲートを形成する工程と、 前記ダミーゲートをマスクに用いて前記凸字状の素子領
域の上部にソース及びドレインを形成する工程と、 前記半導体基板上に前記ダミーゲートの側面を覆うと共
に、該ダミーゲートの表面が露出する第２の絶縁膜を形
成する工程と、 前記ダミーゲートを除去し、前記ダミーコンタクトが露
出するゲート溝を形成する工程と、 前記ゲート溝の内部にゲート絶縁膜を形成する工程と、 前記ゲート溝内にゲート電極を埋め込み形成する工程
と、 前記ダミーコンタクトの上面を露出させる工程と、 前記ダミーコンタクトを除去して側壁の一部が前記凸状
の素子領域の下部側面に接続するコンタクト溝を形成す
る工程と、 前記コンタクト溝内にコンタクト電極を埋め込み形成す
る工程とを含むことを特徴とする半導体装置の製造方
法。 - 【請求項１７】半導体基板上のＭＯＳトランジスタのソ
ース及びドレイン及びチャネル領域が形成される領域に
マスク材を形成する工程と、 前記マスク材をエッチングマスクとして用いて前記半導
体基板を所定深さまでエッチングし、凸状の半導体層を
形成する工程と、 前記マスク材及び前記凸状の半導体層の側面に素子側壁
絶縁膜を形成する工程と、 前記マスク材及び前記素子側壁絶縁膜をマスクに用いて
前記半導体層をエッチングして、凸字状に加工された島
状の素子領域を形成する工程と、 前記半導体基板上のゲート電極が形成される領域にダミ
ーゲートを形成する工程と、 前記凸字状の素子領域の上部上面にソース及びドレイン
を形成する工程と、 前記半導体基板上に、前記ダミーゲートの側部に接し、
前記ダミーゲートの表面が露出する層間絶縁膜を形成す
る工程と、 前記ダミーゲートを除去して、前記凸字状の素子領域が
露出するゲート溝を形成する工程と、 前記ゲート溝の底面に露出する前記素子領域の表面に絶
縁膜を堆積して、該素子領域の上部構造上にゲート絶縁
膜を形成し、前記素子領域の下部構造の側面にキャパシ
タ絶縁膜を形成する工程と、 前記ゲート溝内に電極材を埋め込み形成して、ゲート電
極及びキャパシタ電極を形成する工程とを含むことを特
徴とする半導体装置の製造方法。 - 【請求項１８】半導体基板上のＭＯＳトランジスタのソ
ース及びドレイン及びチャネル領域が形成される領域に
マスク材を形成する工程と、 前記マスク材をエッチングマスクとして用いて前記半導
体基板を所定深さまでエッチングし、凸状の半導体基板
を形成する工程と、 前記マスク材及び前記凸状の半導体層の側面に素子側壁
絶縁膜を形成する工程と、 前記マスク材及び前記素子側壁絶縁膜をマスクに用いて
前記半導体層をエッチングして、凸字状に加工された島
状の素子領域を形成する工程と、 前記素子領域上のゲート電極が形成される領域にダミー
ゲートを形成する工程と、 前記凸字状の素子領域の下部側面にソース及びドレイン
を形成する工程と、 前記半導体基板上に、前記ダミーゲートの側部に接し、
前記ダミーゲートの表面が露出する層間絶縁膜を形成す
る工程と、 前記ダミーゲートを除去して、前記凸字状の素子領域の
上面の一部が露出するゲート溝を形成する工程と、 前記ゲート溝の底面に露出する前記凸字状の素子領域の
下部側面にゲート絶縁膜を形成する工程と、 前記ゲート溝内に、ゲート電極を埋め込み形成する工程
とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (6)
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