JP3784438B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP3784438B2 JP3784438B2 JP31640195A JP31640195A JP3784438B2 JP 3784438 B2 JP3784438 B2 JP 3784438B2 JP 31640195 A JP31640195 A JP 31640195A JP 31640195 A JP31640195 A JP 31640195A JP 3784438 B2 JP3784438 B2 JP 3784438B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- channel
- semiconductor
- island
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、半導体基体の素子形成領域の主面に他の領域と絶縁分離された島領域を形成し、この島領域の素子形成領域の主面にＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor)を塔載する半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置において、支持基板上に基板絶縁膜を介在して半導体層が形成された所謂ＳＯＩ（Ｓilicon Ｏn Ｉnsulator)構造の半導体基体を使用し、この半導体基体の素子形成領域に絶縁膜で周囲を規定された島領域を形成し、素子形成領域間を絶縁分離する分離技術の検討が行なわれている。例えば、特願平４−１４５１９２号には、支持基板と半導体層との間に形成された基板絶縁膜、半導体基体の素子間分離領域の主面に形成されたフィールド絶縁膜、フィールド絶縁膜から基板絶縁膜に到達する分離溝内に埋め込まれた埋込絶縁膜の夫々で島領域の周囲を規定し、素子形成領域間を絶縁分離する分離技術(１)が開示されている。また、日本・エス・エス・ティ株式会社発行のソリッド・ステート・テクノロジィ／日本版(Ｊanuary １９９１／Ｓolid Ｓtate Ｔechnology／日本版)、「高速サブミクロンＣＯＭＳ技術のための極薄膜ＳＯＩ」、第２６頁乃至第３２頁には、支持基板と半導体層との間に形成された基板絶縁膜、半導体基体の素子間分離領域の主面に形成され、かつ基板絶縁膜にその下部が接触されたフィールド絶縁膜の夫々で島領域の周囲を規定し、素子形成領域間を絶縁分離する分離技術(２)が開示されている。これらの分離技術は、素子形成領域間を完全に絶縁分離することができるので、半導体集積回路装置の低消費電力化や動作速度の高速化を図ることができる。
【０００３】
【発明が解決しようとする課題】
本発明者が開発中の半導体集積回路装置はＭＩＳＦＥＴを塔載する。ＭＩＳＦＥＴは半導体基体の素子形成領域の主面に形成され、そのチャネル形成領域は素子形成領域に形成されたウエル領域で構成される。
【０００４】
前記ＭＩＳＦＥＴのチャネル形成領域は、しきい値電圧の安定化を図る目的として電位固定される。例えば、ＭＩＳＦＥＴの動作電位の範囲が０〜＋５［Ｖ］の場合、ｐチャネルＭＩＳＦＥＴのチャネル形成領域は＋５［Ｖ］以上の正電位に電位固定され、ｎチャネルＭＩＳＦＥＴのチャネル形成領域は０［Ｖ］以下の負電位に電位固定される。
【０００５】
前記ＭＩＳＦＥＴのチャネル形成領域の電位固定は、通常、チャネル形成領域であるウエル領域に電気的に接続された給電用コンタクト領域を介して供給される固定電位によって行なわれる。給電用コンタクト領域は、ウエル領域と同一導電型の半導体領域で構成され、複数個のＭＩＳＦＥＴの夫々のチャネル形成領域と電気的に接続されている。
【０００６】
しかしながら、前述の分離技術(１)で半導体基体の素子形成領域の主面に島領域を形成した場合、ウエル領域が島領域毎に分割されてしまうので、島領域毎に給電用コンタクト領域を設けなければならない。このため、給電用コンタクト領域の占有面積に相当する分、島領域の平面サイズが増加し、半導体集積回路装置の集積度が低下する。
【０００７】
また、前述の分離技術(２)で半導体基体の素子形成領域の主面に島領域を形成した場合、ウエル領域の平面サイズがフィールド絶縁膜で規定されてしまうので、島領域に給電用コンタクト領域を設けることができない。このため、ＭＩＳＦＥＴのチャネル形成領域に固定電位を供給することができないので、ＭＩＳＦＥＴのしきい値電圧の安定化を図ることができない。
【０００８】
本発明の目的は、半導体基体の素子形成領域の主面に他の領域と絶縁分離された島領域を形成し、この島領域の素子形成領域の主面にＭＩＳＦＥＴを塔載する半導体集積回路装置において、前記島領域の平面サイズの縮小化を図ることが可能な技術を提供することにある。
【０００９】
本発明の他の目的は、半導体基体の素子形成領域の主面に他の領域と絶縁分離された島領域を形成し、この島領域の素子形成領域の主面にＭＩＳＦＥＴを塔載する半導体集積回路装置において、前記島領域の平面サイズの縮小化を図ると共に、前記ＭＩＳＦＥＴのしきい値電圧の安定化を図ることが可能な技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１２】
半導体基体の素子形成領域の主面に他の領域と絶縁分離された島領域を形成し、この島領域の素子形成領域の主面にＭＩＳＦＥＴを塔載する半導体集積回路装置であって、前記島領域の素子形成領域の主面の一部の領域に前記ＭＩＳＦＥＴのソース領域及びドレイン領域を配置し、前記島領域の素子形成領域の主面の他部の領域に、前記ＭＩＳＦＥＴのチャネル形成領域と電気的に接続される給電用コンタクト領域を配置する。
【００１３】
上述した手段によれば、ＭＩＳＦＥＴの占有面積でそのチャネル形成領域に電気的に接続される給電用コンタクト領域の占有面積を相殺することができるので、この給電用コンタクト領域の占有面積に相当する分、島領域の平面サイズの縮小化を図ることができる。
【００１４】
また、島領域の素子形成領域の主面の他部の領域にＭＩＳＦＥＴのチャネル形成領域と電気的に接続される給電用コンタクト領域を設けたので、ＭＩＳＦＥＴのチャネル形成領域に給電用コンタクト領域を介して固定電位を供給することができ、ＭＩＳＦＥＴのしきい値電圧の安定化を図ることができる。
【００１５】
【発明の実施の形態】
以下、本発明の構成について、実施形態とともに説明する。
なお、実施形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１６】
（実施形態１）
図１は、本発明の実施形態１である半導体集積回路装置の論理回路部に塔載されるインバータ回路の等価回路図であり、図２は、前記半導体集積回路装置の論理回路部の要部平面図であり、図３は図２に示すＡ−Ａ線の位置で切った断面図であり、図４は図２に示すＢ−Ｂ線の位置で切った断面図である。なお、図２、図３及び図４において、図を見易くするため、後述する配線上は図示を省略している。
【００１７】
図１に示すように、半導体集積回路装置の論理回路部に塔載されるインバータ回路は、ｐチャネルＭＩＳＦＥＴＱｐとｎチャネルＭＩＳＦＥＴＱｎとから成るＣＭＩＳ(Ｃomplementary Ｍetal Ｉnsulator Ｓemicoductor)構成で構成されている。
【００１８】
前記ｐチャネルＭＩＳＦＥＴＱｐの一方の半導体領域(ソース領域)は動作電位(例えば＋５［Ｖ］)が印加される動作電位端子Ｖccに接続され、ｎチャネルＭＩＳＦＥＴＱｎの一方の半導体領域(ソース領域)は基準電位(例えば０［Ｖ］)が印加される基準電位端子Ｖssに接続されている。ｐチャネルＭＩＳＦＥＴＱｐ及びｎチャネルＭＩＳＦＥＴＱｎの夫々のゲート電極は信号入力端子Ｄinに接続され、ｐチャネルＭＩＳＦＥＴＱｐ及びｎチャネルＭＩＳＦＥＴＱｎの夫々の他方の半導体領域(ドレイン領域)は信号出力端子Ｄinに接続されている。
【００１９】
前記ｐチャネルＭＩＳＦＥＴＱｐのチャネル形成領域は、そのしきい値電圧の安定化を図る目的として、例えば＋５［Ｖ］電位に電位固定されている。また、前記ｎチャネルＭＩＳＦＥＴＱｎのチャネル形成領域は、そのしきい値電圧の安定化を図る目的として、例えば０［Ｖ］電位に電位固定されている。
【００２０】
前記ｐチャネルＭＩＳＦＥＴＱｐは、図２及び図３に示すように、半導体基体１の素子形成領域の主面に形成された島領域３Ａの素子形成領域の主面に塔載され、前記ｎチャネルＭＩＳＦＥＴＱｎは、半導体基体１の素子形成領域の主面に形成された島領域３Ｂの素子形成領域の主面に塔載されている。半導体基体１は、例えば支持基板１Ａ上に基板絶縁膜１Ｂを介在して半導体層１Ｃが形成された所謂ＳＯＩ構造で構成されている。支持基板１Ａは例えば単結晶珪素からなるｐ型半導体基板で形成され、基板絶縁膜１Ｂは例えば酸化珪素膜で形成され、半導体層１Ｃは単結晶珪素で形成されている。
【００２１】
前記ｐチャネルＭＩＳＦＥＴＱｐのチャネル形成領域は、島領域３Ａに形成されたｎ型ウエル領域３Ａ1 で構成されている。このｐチャネルＭＩＳＦＥＴＱｐは、主に、チャネル形成領域であるｎ型ウエル領域３Ａ1 、ゲート絶縁膜４、ゲート電極５、ソース領域及びドレイン領域である一対のｐ型半導体領域９で構成されている。
【００２２】
前記ｎチャネルＭＩＳＦＥＴＱｎのチャネル形成領域は、島領域３Ｂに形成されたｐ型ウエル領域３Ｂ1 で構成されている。このｎチャネルＭＩＳＦＥＴＱｎは、主に、チャネル形成領域であるｐ型ウエル領域３Ｂ1 、ゲート絶縁膜４、ゲート電極５、ソース領域及びドレイン領域である一対のｎ型半導体領域１０で構成されている。
【００２３】
前記ｐチャネルＭＩＳＦＥＴＱｐのソース領域であるｐ型半導体領域９には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ａが電気的に接続されている。この配線１３Ａには動作電位(例えば＋５［Ｖ］)が印加される。ｐチャネルＭＩＳＦＥＴＱｐのドレイン領域であるｐ型半導体領域９には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ｂが電気的に接続されている。
【００２４】
前記ｎチャネルＭＩＳＦＥＴＱｎのソース領域であるｎ型半導体領域１０には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ｃが電気的に接続されている。この配線１３Ｃには基準電位(例えば０［Ｖ］)が印加される。ｎチャネルＭＩＳＦＥＴＱｎのドレイン領域であるｎ型半導体領域１０には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ｂが電気的に接続されている。この配線１３Ｂはインバータ回路の出力信号端子(Ｄout)に接続される。
【００２５】
前記ｐチャネルＭＩＳＦＥＴＱｐ及びｎチャネルＭＩＳＦＥＴＱｎの夫々のゲート電極５は、図２に示す配線１３Ｄを介して互いに電気的に接続されている。この配線１３Ｄはインバータ回路の出力信号端子(Ｄin)に接続される。
【００２６】
前記ｐチャネルＭＩＳＦＥＴＱｐのチャネル形成領域であるｎ型ウエル領域３Ａ1 には、図４に示すように、給電用コンタクト領域１０Ａが電気的に接続されている。この給電用コンタクト領域１０Ａには層間絶縁膜１１に形成された接続孔１２Ａを通して配線１３Ａが電気的に接続されている。つまり、ｐチャネルＭＩＳＦＥＴＱｐのチャネル形成領域は、給電用コンタクト領域１０Ａを介して供給される動作電位に電位固定される。給電用コンタクト領域１０Ａは、ｐチャネルＭＩＳＦＥＴＱｐのチャネル形成領域であるｎ型ウエル領域３Ａ1 と同一導電型のｎ型半導体領域１０で構成され、ｐチャネルＭＩＳＦＥＴＱｐのソース領域側に配置されている。
【００２７】
前記ｎチャネルＭＩＳＦＥＴＱｎのチャネル形成領域であるｐ型ウエル領域３Ｂ1 には、図４に示すように、給電用コンタクト領域９Ａが電気的に接続されている。この給電用コンタクト領域９Ａには層間絶縁膜１１に形成された接続孔１２Ａを通して配線１３Ｃが電気的に接続されている。つまり、ｎチャネルＭＩＳＦＥＴＱｎのチャネル形成領域は、給電用コンタクト領域９Ａを介して供給される動作電位に電位固定される。給電用コンタクト領域９Ａは、ｎチャネルＭＩＳＦＥＴＱｎのチャネル形成領域であるｐ型ウエル領域３Ｂ1 と同一導電型のｐ型半導体領域９で構成され、ｎチャネルＭＩＳＦＥＴＱｎのソース領域側に配置されている。
【００２８】
前記島領域３Ａは、支持基板１Ａと半導体層１Ｃとの間に形成された基板絶縁膜１Ｂ、半導体層１Ｃの素子間分離領域上に形成されたフィールド絶縁膜２Ａ、フィールド絶縁膜２Ａから基板絶縁膜１Ｂに到達する分離溝２Ｂ内に埋め込まれた埋込絶縁膜２Ｃの夫々で周囲を規定され、島領域３Ｂ並びに他の領域と絶縁分離されている。前記島領域３Ｂは、支持基板１Ａと半導体層１Ｃとの間に形成された基板絶縁膜１Ｂ、半導体層１Ｃの素子間分離領域上に形成されたフィールド絶縁膜２Ａ、フィールド絶縁膜２Ａから基板絶縁膜１Ｂに到達する分離溝２Ｂ内に埋め込まれた埋込絶縁膜２Ｃの夫々で周囲を規定され、島領域３Ａ並びに他の領域と絶縁分離されている。つまり、本実施形態の半導体集積回路装置は、ＳＯＩ構造の半導体基体１を使用し、この半導体基体１の素子形成領域の主面に基板絶縁膜１Ｂ、フィールド絶縁膜２Ａ、埋込絶縁膜２Ｃの夫々で周囲を規定された島領域を形成し、素子形成領域間を絶縁分離している。
【００２９】
前記島領域３Ａの素子形成領域の主面の一部の領域には、図３に示すように、ｐチャネルＭＩＳＦＥＴＱｐのソース領域及びドレイン領域である一対のｎ型半導体領域９が配置されている。また、島領域３Ａの素子形成領域の主面の他部の領域には、図４に示すように、ｐチャネルＭＩＳＦＥＴＱｐのチャネル形成領域(ｎ型ウエル領域３Ａ1 )と電気的に接続された給電用コンタクト領域１０Ａが配置されている。つまり、基板絶縁膜１Ｂ、フィールド絶縁膜２Ａ、埋込絶縁膜２Ｃの夫々で絶縁分離された島領域３Ａの素子形成領域の主面には、ｐチャネルＭＩＳＦＥＴＱｐのソース領域及びドレイン領域である一対のｐ型半導体領域９が配置されていると共に、ｐチャネルＭＩＳＦＥＴＱｐのチャネル形成領域と電気的に接続された給電用コンタクト領域１０Ａが配置されている。
【００３０】
前記島領域３Ｂの素子形成領域の主面の一部の領域には、図３に示すように、ｎチャネルＭＩＳＦＥＴＱｎのソース領域及びドレイン領域である一対のｐ型半導体領域１０が配置されている。また、島領域３Ｂの素子形成領域の主面の他部の領域には、図４に示すように、ｎチャネルＭＩＳＦＥＴＱｎのチャネル形成領域(ｐ型ウエル領域３Ｂ1 )と電気的に接続された給電用コンタクト領域９Ａが配置されている。つまり、基板絶縁膜１Ｂ、フィールド絶縁膜２Ａ、埋込絶縁膜２Ｃの夫々で絶縁分離された島領域３Ｂの素子形成領域の主面には、ｎチャネルＭＩＳＦＥＴＱｎのソース領域及びドレイン領域である一対のｎ型半導体領域１０が配置されていると共に、ｎチャネルＭＩＳＦＥＴＱｎのチャネル形成領域と電気的に接続された給電用コンタクト領域９Ａが配置されている。
【００３１】
次に、前記インバータ回路を塔載する半導体集積回路装置の製造方法について、図５乃至図８(製造方法を説明するための要部断面図)を用いて説明する。
【００３２】
まず、支持基板１Ａ上に基板絶縁膜１Ｂを介在して半導体層１Ｃが形成された半導体基体１を用意する。
【００３３】
次に、前記半導体層１Ｃの主面のＰＭＩＳ形成領域にｎ型ウエル領域３Ａ1 を選択的に形成すると共に、前記半導体層１Ｃの主面のＮＭＩＳ形成領域にｐ型ウエル領域３Ｂ1 を選択的に形成する。
【００３４】
次に、前記半導体層１Ｃの素子間分離領域上に周知の選択酸化法でフィールド絶縁膜２Ａを形成する。フィールド絶縁膜２Ａは、例えば酸化珪素膜で形成される。
【００３５】
次に、前記フィールド絶縁膜２Ａから基板絶縁膜１Ｂに到達する分離溝２Ｂを形成し、その後、分離溝２Ｂ内に例えば酸化珪素膜からなる埋込絶縁膜２Ｃを形成する。この工程において、半導体基体１の素子形成領域の主面に、基板絶縁膜１Ｂ、フィールド絶縁膜２Ａ、埋込絶縁膜２Ｃの夫々で周囲を規定された島領域３Ａ、島領域３Ｂの夫々が形成される。この島領域３Ａ、３Ｂの夫々は、互いに絶縁分離されると共に、他の領域と絶縁分離される。
【００３６】
次に、前記島領域３Ａ、島領域３Ｂの夫々の素子形成領域の主面上にゲート絶縁膜４を形成する。ゲート絶縁膜４は例えば熱酸化珪素膜で形成される。
【００３７】
次に、前記島領域３Ａ上のゲート絶縁膜４上にゲート電極５を形成すると共に、前記島領域３Ｂ上のゲート絶縁膜４上にゲート電極５を形成する。ゲート電極５は、島領域３Ａ上及び３Ｂ上を含む半導体基体１の主面上に例えば不純物が導入された多結晶珪素膜を形成し、この多結晶珪素膜にパターンニングを施すことにより形成される。
【００３８】
次に、図５及び図６に示すように、前記半導体基体１の主面上に、島領域３Ａの素子形成領域の主面の一部の領域上が開口され、かつ島領域３Ｂの素子形成領域の主面の一部の領域を除く他部の領域上が開口されたマスク３０を形成する。この工程において、島領域３Ａの素子形成領域の主面の一部の領域を除く他部の領域上及び島領域３Ｂの素子形成領域の主面の一部の領域上はマスク２０で覆われている。マスク３０は、例えばホトリソグラフィ技術で形成されたホトレジスト膜で形成される。
【００３９】
次に、前記マスク３０、フィールド絶縁膜２Ａ及びゲート電極５を不純物導入用マスクとして使用し、島領域３Ａの素子形成領域の主面の一部の領域及び島領域３Ｂの素子形成領域の主面の他部の領域にｐ型不純物を例えばイオン打込み法で選択的に導入し、図５に示すように、島領域３Ａの素子形成領域の主面の一部の領域に、ｐチャネルＭＩＳＦＥＴＱｐのソース領域及びドレイン領域である一対のｐ型半導体領域９を選択的に形成すると共に、図６に示すように、島領域３Ｂの素子形成領域の主面の他部の領域に、ｎチャネルＭＩＳＦＥＴＱｎのチャネル形成領域(ｐ型ウエル領域３Ｂ1 )と電気的に接続され、かつそのチャネル形成領域と同一導電型で形成される給電用コンタクト領域９Ａ(ｐ型半導体領域９)を選択的に形成する。
【００４０】
次に、前記マスク３０を除去する。
【００４１】
次に、図７及び図８に示すように、前記半導体基体１の主面上に、島領域３Ｂの素子形成領域の主面の一部の領域上が開口され、かつ島領域３Ａの素子形成領域の主面の一部の領域を除く他部の領域上が開口されたマスク３１を形成する。この工程において、島領域３Ｂの素子形成領域の主面の一部の領域を除く他部の領域上及び島領域３Ａの素子形成領域の主面の一部の領域上はマスク２１で覆われている。マスク３１は、例えばホトリソグラフィ技術で形成されたホトレジスト膜で形成される。
【００４２】
次に、前記マスク３１、フィールド絶縁膜２Ａ及びゲート電極５を不純物導入用マスクして使用し、島領域３Ｂの素子形成領域の主面の一部の領域及び島領域３Ａの素子形成領域の主面の他部の領域にｎ型不純物を例えばイオン打込み法で選択的に導入し、図７に示すように、島領域３Ｂの素子形成領域の主面の一部の領域に、ｎチャネルＭＩＳＦＥＴＱｎのソース領域及びドレイン領域である一対のｎ型半導体領域１０を選択的に形成すると共に、図８に示すように、島領域３Ａの素子形成領域の主面の他部の領域に、ｐチャネルＭＩＳＦＥＴＱｐのチャネル形成領域(ｎ型ウエル領域３Ａ1 )と電気的に接続され、かつそのチャネル形成領域と同一導電型で形成される給電用コンタクト領域１０Ａ（ｎ型半導体領域１０）を選択的に形成する。
【００４３】
この工程において、ｐチャネルＭＩＳＦＥＴＱｐの占有面積内にそのチャネル形成領域(ｎ型ウエル領域３Ａ1 )と電気的に接続された給電用コンタクト領域１０Ａ(ｎ型半導体領域１０)を配置することができるので、ｐチャネルＭＩＳＦＥＴＱｐの占有面積でそのチャネル形成領域と電気的に接続された給電用コンタクト領域１０Ａの占有面積を相殺することができる。また、ｎチャネルＭＩＳＦＥＴＱｎの占有面積内にそのチャネル形成領域(ｐ型ウエル領域３Ｂ1 )と電気的に接続された給電用コンタクト領域９Ａ(ｐ型半導体領域９)を配置することができるので、ｎチャネルＭＩＳＦＥＴＱｎの占有面積でそのチャネル形成領域と電気的に接続された給電用コンタクト領域９Ａの占有面積を相殺することができる。
【００４４】
次に、前記マスク３１を除去する。その後、前記半導体基体１の主面上に層間絶縁膜１１を形成し、その後、前記層間絶縁膜１１に接続孔１２を形成する。
【００４５】
次に、前記層間絶縁膜１１上に配線１３Ａ、配線１３Ｂ、配線１３Ｃ、配線１３Ｄの夫々を形成する。この工程により、インバータ回路を塔載する半導体集積回路装置がほぼ完成する。
【００４６】
このように、本実施形態によれば以下の作用効果が得られる。
【００４７】
半導体基体１の素子形成領域の主面に基板絶縁膜１Ｂ、フィールド絶縁膜２Ａ、埋込絶縁膜２Ｃの夫々で他の領域と絶縁分離された島領域３Ａを形成し、この島領域３Ａの素子形成領域の主面にｐチャネルＭＩＳＦＥＴＱｐを塔載する半導体集積回路装置であって、前記島領域３Ａの素子形成領域の主面の一部の領域に前記ｐチャネルＭＩＳＦＥＴＱｐのソース領域及びドレイン領域を配置し、前記島領域３Ａの素子形成領域の主面の他部の領域に、前記ｐチャネルＭＩＳＦＥＴＱｐのチャネル形成領域と電気的に接続される給電用コンタクト領域１０Ａを配置する。この構成により、ｐチャネルＭＩＳＦＥＴＱｐの占有面積でそのチャネル形成領域と電気的に接続された給電用コンタクト領域１０Ａの占有面積を相殺することができるので、給電用コンタクト領域１０Ａの占有面積に相当する分、島領域３Ａの平面サイズの縮小化を図ることができる。同様に、島領域３Ｂの平面サイズの縮小化を図ることができる。
【００４８】
また、島領域３Ａ及び島領域３Ｂの夫々の平面サイズの縮小化を図ることができるので、島領域３Ａの主面に塔載されるｐチャネルＭＩＳＦＥＴＱｐと島領域３Ｂの主面に塔載されるｎチャネルＭＩＳＦＥＴＱｎとから成るＣＭＩＳ構成のインバータ回路を塔載する半導体集積回路装置の高集積化を実現することができる。
【００４９】
（実施形態２）
図９は本発明の実施形態２である半導体集積回路装置の概略構成を示すチップレイアウト図であり、図１０は前記半導体集積回路装置の論理回路部に塔載される２入力ＮＡＮＤゲート回路の等価回路図であり、図１１は前記半導体集積回路装置の論理回路部の要部平面図であり、図１２は図１１に示すＣ−Ｃ線の位置で切った断面図であり、図１３は図１２に示すＤ−Ｄ線の位置で切った断面図であり、図１４は図１２に示すＥ−Ｅ線の位置で切った断面図であり、図１５は図１２に示すＦ−Ｆ線の位置で切った断面図である。なお、図１２乃至図１６において、図を見易くするため、後述する配線上は図示を省略している。
【００５０】
図９に示すように、本実施形態の半導体集積回路装置は、例えば平面が方形状に形成された半導体チップ２０を主体に構成されている。半導体チップ２０の最外周部分には各辺に沿って配列された複数の外部端子(ボンディングパッド)２１及び複数の入出力バッファ回路２２が配置されている。入出力バッファ回路２２で囲まれた論理回路部には複数個の基本セル２３が行列状に配置されている。
【００５１】
前記基本セル２３は、図１０に示すように、例えば２入力ＮＡＮＤゲート回路で構成されている。２入力ＮＡＮＤゲート回路は、ｐチャネルＭＩＳＦＥＴＱｐ１、ｐチャネルＭＩＳＦＥＴＱｐ２、ｎチャネルＭＩＳＦＥＴＱｎ１、ｐチャネルＭＩＳＦＥＴＱｎ２の夫々から成るＣＭＩＳ構成で構成される。
【００５２】
前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々の一方の半導体領域（ソース領域）は、動作電位(例えば＋５［Ｖ］)が印加される動作電位端子Ｖccに接続されている。ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々の他方の半導体領域(ドレイン領域)は、信号出力端子Ｄout に接続されると共に、ｎチャネルＭＩＳＦＥＴＱｎ１の一方の半導体領域(ソース領域)に接続されている。ｎチャネルＭＩＳＦＥＴＱｎ２の他方の半導体領域(ドレイン領域)はｎチャネルＭＩＳＦＥＴＱｎ１の他方の半導体領域(ドレイン領域)に接続されている。ｎチャネルＭＩＳＦＥＴＱｎ１の一方の半導体領域(ソース領域)は基準電位(例えば０［Ｖ］)が印加される基準電位端子Ｖssに接続されている。
【００５３】
前記ｐチャネルＭＩＳＦＥＴＱｐ１及びｎチャネルＭＩＳＦＥＴＱｎ２の夫々のゲート電極は信号入力端子Ｄin２に接続されている。ｐチャネルＭＩＳＦＥＴＱｐ２及びｎチャネルＭＩＳＦＥＴＱｎ１の夫々のゲート電極は信号入力端子Ｄin１に接続されてる。
【００５４】
前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域は、しきい値電圧の安定化を図る目的として、例えば＋５［Ｖ］電位に電位固定されている。また、前記ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のチャネル形成領域は、しきい値電圧の安定化を図る目的として、例えば０［Ｖ］電位に電位固定されている。
【００５５】
前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２は、図１１及び図１３に示すように、半導体基体１の素子形成領域の主面に形成された島領域３Ａの素子形成領域の主面に塔載されている。半導体基体１は、前述の実施形態１と同様に、支持基板１Ａ上に基板絶縁膜１Ｂを介在して半導体層１Ｃが形成された所謂ＳＯＩ構造で構成されている。
【００５６】
前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域は、島領域３Ａに形成されたｎ型ウエル領域３Ａ1 で構成されている。このｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２は、主に、チャネル形成領域であるｎ型ウエル領域３Ａ1 、ゲート絶縁膜４、ゲート電極５、ソース領域及びドレイン領域である一対のｐ型半導体領域６及び一対のｐ型半導体領域９で構成されている。
【００５７】
前記ｐ型半導体領域６の不純物濃度は、ｐ型半導体領域９の不純物濃度に比べて低濃度に設定されている。つまり、本実施形態のｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２は、ドレイン領域のチャネル形成領域側の一部の領域がその他の領域の不純物濃度に比べて低い不純物濃度に設定された所謂ＬＤＤ(Ｌightly Ｄoped Ｄrain)構造で構成されている。このＬＤＤ構造は、ドレイン領域のチャネル形成領域側への拡散量を低減し、チャネル長寸法を確保することができるので、短チャネル効果の発生を抑えることができる。また、ＬＤＤ構造は、ドレイン領域とチャネル形成領域との間に形成されるｐｎ接合部の不純物濃度分布の勾配を緩和し、この領域に発生する電界強度を弱めることができるので、ホットキャリアの発生量を低減することができる。なお、ｐ型半導体領域６はゲート電極５に対して自己整合で形成され、ｐ型半導体領域９はゲート電極５のゲート長方向の夫々の側壁面上に形成されたサイドウォールスペーサ８に対して自己整合で形成される。
【００５８】
前記ｐチャネルＭＩＳＦＥＴＱｐ１のドレイン領域であるｐ型半導体領域９には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ｂが電気的に接続されている。前記ｐチャネルＭＩＳＦＥＴＱｐ２のドレイン領域であるｐ型半導体領域９には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ｂが電気的に接続されている。前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のソース領域であるｐ型半導体領域９には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ａが電気的に接続されてる。この配線１３Ａには、動作電位(例えば＋５［Ｖ］)が印加される。
【００５９】
前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域であるｐ型ウエル領域３Ａ1 には、図１２に示すように、給電用コンタクト領域１０Ａが電気的に接続されている。この給電用コンタクト領域１０Ａには、層間絶縁膜１１に形成された接続孔１２Ａを通して配線１３Ａが電気的に接続されている。つまり、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域は給電用コンタクト領域１０Ａを介して供給される動作電位に電位固定される。給電用コンタクト領域１０Ａは、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域であるｎ型ウエル領域３Ａ1 と同一導電型のｎ型半導体領域１０で構成され、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のソース領域側に配置されている。
【００６０】
前記ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２は、図１１及び図１４に示すように、半導体基体１の素子形成領域の主面に形成された島領域３Ｂの素子形成領域の主面に塔載されている。
【００６１】
前記ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のチャネル形成領域は、島領域３Ｂに形成されたｐ型ウエル領域３Ｂ1 で構成されている。このｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２は、主に、チャネル形成領域であるｐ型ウエル領域３Ｂ1 、ゲート絶縁膜４、ゲート電極５、ソース領域及びドレイン領域である一対のｎ型半導体領域７及び一対のｎ型半導体領域１０で構成されている。
【００６２】
前記ｎ型半導体領域７の不純物濃度は、ｎ型半導体領域１０の不純物濃度に比べて低濃度に設定されている。つまり、本実施形態のｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２は、ドレイン領域のチャネル形成領域側の一部の領域がその他の領域の不純物濃度に比べて低い不純物濃度に設定されたＬＤＤ構造で構成されている。なお、ｎ型半導体領域７はゲート電極５に対して自己整合で形成され、ｎ型半導体領域１０はゲート電極５のゲート長方向の夫々の側壁面上に形成されたサイドウォールスペーサ８に対して自己整合で形成される。
【００６３】
前記ｎチャネルＭＩＳＦＥＴＱｎ１のソース領域であるｎ型半導体領域１０には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ｃが電気的に接続されている。この配線１３Ｃには基準電位(例えば０［Ｖ］)が印加される。前記ｎチャネルＭＩＳＦＥＴＱｎ２のソース領域であるｎ型半導体領域１０には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ｂが電気的に接続されている。
【００６４】
前記ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のチャネル形成領域であるｎ型ウエル領域３Ｂ1 には、図１５に示すように、給電用コンタクト領域９Ａが電気的に接続されている。この給電用コンタクト領域９Ａには、層間絶縁膜１１に形成された接続孔１２Ａを通して配線１３Ｃが電気的に接続されている。つまり、ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のチャネル形成領域は給電用コンタクト領域９Ａを介して供給される基準電位に電位固定される。給電用コンタクト領域９Ａは、ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のチャネル形成領域であるｐ型ウエル領域３Ｂ1 と同一導電型のｐ型半導体領域９で構成され、ｎチャネルＭＩＳＦＥＴＱｎ１のソース領域側に配置されている。
【００６５】
前記島領域３Ａは、図１１及び図１３に示すように、支持基板１Ａと半導体層１Ｃとの間に形成された基板絶縁膜１Ｂ、半導体層１Ｃの素子間分離領域に形成され、かつその下部が基板絶縁膜１Ｂに接触されたフィールド絶縁膜２Ａの夫々で周囲を規定され、島領域３Ｂ並びに他の領域と絶縁分離されている。前記島領域３Ｂは、図１１及び図１４に示すように、支持基板１Ａと半導体層１Ｃとの間に形成された基板絶縁膜１Ｂ、半導体層１Ｃの素子間分離領域に形成され、かつその下部が基板絶縁膜１Ｂに接触されたフィールド絶縁膜２Ａの夫々で周囲を規定され、島領域３Ａ並びに他の領域と絶縁分離されている。つまり、本実施形態の半導体集積回路装置は、ＳＯＩ構造の半導体基体１を使用し、この半導体基体１の素子形成領域の主面に基板絶縁膜１Ｂ、フィールド絶縁膜２Ａの夫々で周囲を規定された島領域を形成し、素子形成領域間を絶縁分離している。なお、ｎ型ウエル領域３Ａ1 、p型ウエル領域３Ｂ1 の夫々は島領域毎に分割されている。
【００６６】
前記島領域３Ａの素子形成領域の主面の一部の領域には、図１３に示すように、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のソース領域(９)及びドレイン領域(９)が配置されている。また、島領域３Ａの素子形成領域の主面の他部の領域には、図１２に示すように、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域（ｎ型ウエル領域３Ａ1 ）と電気的に接続された給電用コンタクト領域１０Ａが配置されている。つまり、基板絶縁膜１Ｂ、フィールド絶縁膜２Ａの夫々で絶縁分離された島領域３Ａの素子形成領域の主面には、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のソース領域(９)及びドレイン領域(９)が配置されていると共に、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域と電気的に接続された給電用コンタクト領域１０Ａが配置されている。
【００６７】
前記島領域３Ｂの素子形成領域の主面の一部の領域には、図１４に示すように、ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のソース領域(１０)及びドレイン領域(１０)が配置されている。また、島領域３Ｂの素子形成領域の主面の他部の領域には、図１５に示すように、ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のチャネル形成領域（ｐ型ウエル領域３Ｂ1 ）と電気的に接続された給電用コンタクト領域９Ａが配置されている。つまり、基板絶縁膜１Ｂ、フィールド絶縁膜２Ａの夫々で絶縁分離された島領域３Ｂの素子形成領域の主面には、ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のソース領域(１０)及びドレイン領域(１０)が配置されていると共に、ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のチャネル形成領域と電気的に接続された給電用コンタクト領域９Ａが配置されている。
【００６８】
このように、本実施形態によれば、以下の作用効果が得られる。
【００６９】
半導体基体１の素子形成領域の主面に基板絶縁膜１Ｂ、フィールド絶縁膜２Ａの夫々で他の領域と絶縁分離された島領域３Ａを形成し、この島領域３Ａの素子形成領域の主面にｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２を塔載する半導体集積回路装置であって、前記島領域３Ａの素子形成領域の主面の一部の領域に前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のソース領域（ｐ型半導体領域９）及びドレイン領域（ｐ型半導体領域９）を配置し、前記島領域３Ａの素子形成領域の主面の他部の領域に前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域(ｎ型ウエル領域３Ａ1 )と電気的に接続される給電用コンタクト領域１０Ａ（ｎ型半導体領域１０）を配置する。この構成により、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２夫々の占有面積でそれらのチャネル形成領域と電気的に接続される給電用コンタクト領域１０Ａの占有面積を相殺することができるので、この給電用コンタクト領域１０Ａの占有面積に相当する分、島領域３Ａの平面サイズの縮小化を図ることができると共に、島領域３Ａの素子形成領域の主面の他部の領域にｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域と電気的に接続される給電用コンタクト領域１０Ａを設けたので、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域に給電用コンタクト領域１０Ａを介して固定電位を供給することができ、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のしきい値電圧の安定化を図ることができる。同様に、島領域３Ｂの平面サイズの縮小化を図ることができると共に、ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のしきい値電圧の安定化を図ることができる。
【００７０】
また、島領域３Ａ及び島領域３Ｂの夫々の平面サイズの縮小化を図ることができるので、島領域３Ａに塔載されるｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２と、島領域３Ｂに塔載されるｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２とから成るＣＭＩＳ構成の２入力ＮＡＮＤゲート回路を塔載する半導体集積回路装置の高集積化を実現することができる。
【００７１】
また、島領域３Ａに塔載されるｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のしきい値電圧の安定化を図ることができると共に、島領域３Ｂに塔載されるｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のしきい値電圧の安定化を図ることができるので、これらの半導体素子からなる２入力ＮＡＮＤゲート回路を塔載する半導体集積回路装置の回路性能を高レベルに保つことができる。
【００７２】
なお、給電用コンタクト領域９Ａ、給電用コンタクト領域１０Ａの夫々は、前述の実施形態１で示した給電用コンタクト領域９Ａ、給電用コンタクト領域１０Ａの夫々と同様の製造プロセスで形成される。
【００７３】
（実施形態３）
図１６は、本発明の実施形態３である半導体集積回路装置の論理回路部の要部平面図であり、図１７は図１６に示すＧ−Ｇ線の位置で切った断面図であり、図１８は、図１６に示すＨ−Ｈ線の位置で切った断面図であり、図１８は図１６に示すＩ−Ｉ線の位置で切った断面図であり、図１９は図１６に示すＪ−Ｊ線の位置で切った断面図であり、図２０は図１６に示すＫ−Ｋ線の位置で切った断面図である。なお、図１６乃至図２０において、図を見易くするため、後述する配線上は図示を省略している。
【００７４】
本実施形態の半導体集積回路装置の論理回路部には、図１６に示すように、基本セル２３が配置されている。この基本セル２３は、図示していないが、前述の実施形態２と同様に、ｐチャネルＭＩＳＦＥＴＱｐ１、ｐチャネルＭＩＳＦＥＴＱｐ２、ｎチャネルＭＩＳＦＥＴＱｎ１、ｐチャネルＭＩＳＦＥＴＱｎ２の夫々から成るＣＭＩＳ構成の２入力ＮＡＮＤゲート回路で構成されている。
【００７５】
前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２は、図１６及び図１８に示すように、半導体基体１の素子形成領域の主面に形成された島領域３Ａの主面に塔載されている。半導体基体１は、前述の実施形態２と同様に、支持基板１Ａ上に基板絶縁膜１Ｂを介在して半導体層１Ｃが形成された所謂ＳＯＩ構造で構成されている。
【００７６】
前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域は、島領域３Ａに形成されたｎ型ウエル領域３Ａ1 で構成されている。このｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２は、主に、チャネル形成領域であるｎ型ウエル領域３Ａ1 、ゲート絶縁膜４、ゲート電極５、ソース領域及びドレイン領域である一対のｐ型半導体領域９で構成されている。
【００７７】
前記ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２は、図１６及び図１９に示すように、半導体基体１の素子形成領域に形成された島領域３Ｂの主面に塔載されている。
【００７８】
前記ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のチャネル形成領域は、島領域３Ｂに形成されたｐ型ウエル領域３Ｂ1 で構成されている。このｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２は、主に、チャネル形成領域であるｐ型ウエル領域３Ｂ1 、ゲート絶縁膜４、ゲート電極５、ソース領域及びドレイン領域である一対のｎ型半導体領域１０で構成されている。
【００７９】
前記島領域３Ａは、図１６及び図１８に示すように、支持基板１Ａと半導体層１Ｃとの間に形成された基板絶縁膜１Ｂ、半導体層１Ｃの素子間分離領域に形成され、かつその下部が基板絶縁膜１Ｂに接触されたフィールド絶縁膜２Ａの夫々で周囲を規定され、島領域３Ｂ並びに他の領域と絶縁分離されている。前記島領域３Ｂは、図１１及び図１４に示すように、支持基板１Ａと半導体層１Ｃとの間に形成された基板絶縁膜１Ｂ、半導体層１Ｃの素子間分離領域に形成され、かつその下部が基板絶縁膜１Ｂに接触されたフィールド絶縁膜２Ａの夫々で周囲を規定され、島領域３Ａ並びに他の領域と絶縁分離されている。つまり、本実施形態の半導体集積回路装置は、ＳＯＩ構造の半導体基体１を使用し、この半導体基体１の素子形成領域の主面に基板絶縁膜１Ｂ、フィールド絶縁膜２Ａの夫々で周囲を規定された島領域を形成し、素子形成領域間を絶縁分離している。
【００８０】
前記ｐチャネルＭＩＳＦＥＴＱｐ１のソース領域及びドレイン領域である一対のｐ型半導体領域９は、図１８に示すように、島領域３Ａの下部に形成された基板絶縁膜１Ｂに接触されている。前記ｐチャネルＭＩＳＦＥＴＱｐ２のソース領域及びドレイン領域である一対のｐ型半導体領域９は、島領域３Ａの下部に形成された基板絶縁膜１Ｂに接触されている。つまり、ｐチャネルＭＩＳＦＥＴＱｐ１のチャネル形成領域であるｎ型ウエル領域３Ａ1 、ｐチャネルＭＩＳＦＥＴＱｐ２のチャネル形成領域であるｎ型ウエル領域３Ａ1 の夫々は、ｐ型半導体領域９で周囲を規定され、互いに絶縁分離されている。
【００８１】
前記ｎチャネルＭＩＳＦＥＴＱｎ１のソース領域及びドレイン領域である一対のｎ型半導体領域１０は、図１９に示すように、島領域３Ｂの下部に形成された基板絶縁膜１Ｂに接触されている。前記ｎチャネルＭＩＳＦＥＴＱｎ２のソース領域及びドレイン領域である一対のｎ型半導体領域１０は、島領域３Ｂの下部に形成された基板絶縁膜１Ｂに接触されている。つまり、ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域であるｐ型ウエル領域３Ｂ1 、ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域であるｐ型ウエル領域３Ｂ1 の夫々は、ｎ型半導体領域１０で周囲を規定され、互いに絶縁分離されている。
【００８２】
前記ｐチャネルＭＩＳＦＥＴＱｐ１のドレイン領域であるｐ型半導体領域９には、図１６及び図１８に示すように、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ｂが電気的に接続されている。前記ｐチャネルＭＩＳＦＥＴＱｐ２のドレイン領域であるｐ型半導体領域９には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ｂが電気的に接続されている。前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のソース領域であるｐ型半導体領域９には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ａが電気的に接続されている。この配線１３Ａには、動作電位(例えば＋５［Ｖ］)が印加される。
【００８３】
前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域であるｐ型ウエル領域３Ａ1 には、図１７に示すように、給電用コンタクト領域１０Ａが電気的に接続されている。この給電用コンタクト領域１０Ａには、層間絶縁膜１１に形成された接続孔１２Ａを通して配線１３Ａが電気的に接続されている。つまり、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域は給電用コンタクト領域１０Ａを介して供給される動作電位に電位固定される。給電用コンタクト領域１０Ａは、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域であるｎ型ウエル領域３Ａ1 と同一導電型のｎ型半導体領域１０で構成され、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のソース領域側に配置されている。
【００８４】
前記ｎチャネルＭＩＳＦＥＴＱｎ１のソース領域であるｎ型半導体領域１０には、図１６及び図１９に示すように、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ｃが電気的に接続されている。この配線１３Ｃには基準電位（例えば０［Ｖ］）が印加される。前記ｎチャネルＭＩＳＦＥＴＱｎ２のソース領域であるｎ型半導体領域１０には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ｂが電気的に接続されている。
【００８５】
前記ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域であるｎ型ウエル領域３Ｂ1 には、図２０に示すように、給電用コンタクト領域９Ａが電気的に接続されている。この給電用コンタクト領域９Ａには、層間絶縁膜１１に形成された接続孔１２Ａを通して配線１３Ｃが電気的に接続されている。つまり、ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域は給電用コンタクト領域９Ａを介して供給される基準電位に電位固定される。給電用コンタクト領域９Ａは、ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域であるｐ型ウエル領域３Ｂ1 と同一導電型のｐ型半導体領域９で構成され、ｎチャネルＭＩＳＦＥＴＱｎ１のソース領域側に配置されている。
【００８６】
前記島領域３Ａの素子形成領域の主面の一部の領域には、図１８に示すように、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のソース領域(９)及びドレイン領域(９)が配置されている。また、島領域３Ａの素子形成領域の主面の他部の領域には、図１７に示すように、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域（ｎ型ウエル領域３Ａ1 ）と電気的に接続された給電用コンタクト領域１０Ａが配置されている。つまり、基板絶縁膜１Ｂ、フィールド絶縁膜２Ａの夫々で絶縁分離された島領域３Ａの素子形成領域の主面には、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のソース領域(９)及びドレイン領域(９)が配置されていると共に、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域と電気的に接続された給電用コンタクト領域１０Ａが配置されている。
【００８７】
前記島領域３Ｂの素子形成領域の主面の一部の領域には、図１９に示すように、ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のソース領域(１０)及びドレイン領域(１０)が配置されている。また、島領域３Ｂの素子形成領域の主面の他部の領域には、図２０に示すように、ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域（ｐ型ウエル領域３Ｂ1 ）と電気的に接続された給電用コンタクト領域９Ａが配置されている。つまり、基板絶縁膜１Ｂ、フィールド絶縁膜２Ａの夫々で絶縁分離された島領域３Ｂの素子形成領域の主面には、ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のソース領域(１０)及びドレイン領域(１０)が配置されていると共に、ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域と電気的に接続された給電用コンタクト領域９Ａが配置されている。
【００８８】
前記島領域３Ｂには、図１６及び図２１に示すように、島領域３Ｃが連結されている。この島領域３Ｃには、ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域であるｐ型ウエル領域３Ｂ1 が引き出されている。また、島領域３Ｃの主面には、ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域と電気的に接続された給電用コンタクト領域９Ｂが配置されている。この給電用コンタクト領域９Ｂには、層間絶縁膜１１に形成された接続孔１２Ａを通して配線１３Ｃが電気的に接続されている。つまり、ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域は、島領域３Ｃの主面に配置された給電用コンタクト領域９Ｂを介して供給される基準電位に電位固定される。給電用コンタクト領域９Ｂは、ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域であるｐ型ウエル領域３Ｂ1 と同一導電型のｐ型半導体領域９で構成され、ｎチャネルＭＩＳＦＥＴＱｎ２のソース領域側に配置されている。
【００８９】
このように、本実施形態によれば以下の作用効果が得られる。
【００９０】
（１）半導体基体１の素子形成領域の主面に基板絶縁膜１Ｂ、フィールド絶縁膜２Ａの夫々で他の領域と絶縁分離された島領域３Ａを形成し、この島領域３Ａの素子形成領域の主面にｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２を塔載する半導体集積回路装置であって、前記島領域３Ａの素子形成領域の主面の一部の領域に前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のソース領域（ｐ型半導体領域９）及びドレイン領域（ｐ型半導体領域９）を配置し、前記島領域３Ａの素子形成領域の主面の他部の領域に前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域(ｎ型ウエル領域３Ａ1 )と電気的に接続される給電用コンタクト領域１０Ａ(ｎ型半導体領域１０)を配置する。この構成により、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２夫々の占有面積でそれらのチャネル形成領域と電気的に接続される給電用コンタクト領域１０Ａの占有面積を相殺することができるので、この給電用コンタクト領域１０Ａの占有面積に相当する分、島領域３Ａの平面サイズの縮小化を図ることができると共に、島領域３Ａの素子形成領域の主面の他部の領域にｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域と電気的に接続される給電用コンタクト領域１０Ａを設けたので、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域に給電用コンタクト領域１０Ａを介して固定電位を供給することができ、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のしきい値電圧の安定化を図ることができる。
【００９１】
特に、本実施形態のように、ｐチャネルＭＩＳＦＥＴＱｐ１のチャネル形成領域であるｎ型ウエル領域３Ａ1 、ｐチャネルＭＩＳＦＥＴＱｐ２のチャネル形成領域であるｎ型ウエル領域３Ａ1 の夫々が分離されている場合、２入力ＮＡＮＤゲート回路において、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のソース領域（９）側に給電用コンタクト領域１０Ａを配置すれば、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域に固定電位を供給することができる。
【００９２】
（２）半導体基体１の主面に基板絶縁膜１Ｂ、フィールド絶縁膜２Ａの夫々で他の領域と絶縁分離された島領域３Ｂを形成し、この島領域３Ｂの素子形成領域の主面にｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２を塔載する半導体集積回路装置であって、前記島領域３Ｂの素子形成領域の主面の一部の領域に、前記ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のソース領域(１０)及びドレイン領域（１０）を配置し、前記島領域３Ｂの素子形成領域の主面の他部の領域に、前記ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域(ｐ型ウエル領域３Ｂ1 )と電気的に接続される給電用コンタクト領域(ｐ型半導体領域９)９Ａを配置する。この構成により、ｎチャネルＭＩＳＦＥＴＱｎ１の占有面積でそのチャネル形成領域と電気的に接続される給電用コンタクト領域９Ａの占有面積を相殺することができるので、この給電用コンタクト領域９Ａの占有面積に相当する分、島領域３Ｂの平面サイズの縮小化を図ることができると共に、島領域３Ｂの主面の他部の領域にｎチャネルＭＳＩＦＥＴＱｎのチャネル形成領域と電気的に接続される給電用コンタクト領域９Ａを設けたので、ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域に給電用コンタクト領域９Ａを介して固定電位を供給することができ、ｎチャネルＭＩＳＦＥＴＱｎ１のしきい値電圧の安定化を図ることができる。
【００９３】
特に、本実施形態のように、ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域であるｐ型ウエル領域３Ｂ1 、ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域であるｐ型ウエル領域３Ｂ1 の夫々が分離されている場合、２入力ＮＡＮＤゲート回路において、ｎチャネルＭＩＳＦＥＴＱｎ１のソース領域(１０)側に給電用コンタクト領域９Ａを配置すれば、ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域に固定電位を供給することができる。
【００９４】
（３）半導体基体１の素子形成領域の主面に基板絶縁膜１Ｂ、フィールド絶縁膜２Ａの夫々で他の領域と絶縁分離された島領域３Ｂを形成し、この島領域３Ｂの素子形成領域の主面にｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２を塔載する半導体集積回路装置であって、前記島領域３Ｂに、前記ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域が引き出された他の島領域３Ｃを連結し、この他の島領域３Ｃの主面に、前記ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域と電気的に接続される給電用コンタクト領域９Ｂを配置する。この構成により、ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域に給電用コンタクト領域９Ａを介して固定電位を供給することができるので、ｎチャネルＭＩＳＦＥＴＱｎ２のしきい値電圧の安定化を図ることができる。
【００９５】
特に、本実施形態のように、ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域であるｐ型ウエル領域３Ｂ1 、ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域であるｐ型ウエル領域３Ｂ1 の夫々が分離されている場合、２入力ＮＡＮＤゲート回路において、島領域３Ｂに、ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域が引き出された他の島領域３Ｃを連結し、この他の島領域３Ｃの主面に、ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域と電気的に接続される給電用コンタクト領域９Ｂを配置すれば、ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域に固定電位を供給することができる。
【００９６】
なお、給電用コンタクト領域９Ａ、給電用コンタクト領域９Ｂ、給電用コンタクト領域１０Ａの夫々は、前述の実施形態１で示した給電用コンタクト領域９Ａ、給電用コンタクト領域１０Ａの夫々と同様の製造プロセスで形成される。
【００９７】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００９８】
例えば、本発明は、半導体基体の素子形成領域の主面に他の領域と絶縁分離された島領域を形成し、この島領域の素子形成領域の主面に３つ又はそれ以上のＭＩＳＦＥＴを塔載する半導体集積回路装置に適用することができる。
【００９９】
また、本発明は、ＣＭＩＳ構成からなる３入力又はそれ以上のＮＡＮＤゲート回路を塔載する半導体集積回路装置に適用することができる。
【０１００】
また、本発明は、ＣＭＩＳ構成からなるＯＲゲート回路を塔載する半導体集積回路装置に適用することができる。
【０１０１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【０１０２】
半導体基体の素子形成領域の主面に他の領域と絶縁分離された島領域を形成し、この島領域の素子形成領域の主面にＭＩＳＦＥＴを塔載する半導体集積回路装置であって、前記島領域の平面サイズの縮小化を図ることができる。
【０１０３】
また、前記半導体集積回路装置であって、前記島領域の平面サイズの縮小化を図ると共に、前記ＭＩＳＦＥＴのしきい値電圧の安定化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１である半導体集積回路装置の論理回路部に塔載されるインバータ回路の等価回路図である。
【図２】前記半導体集積回路装置の論理回路部の要部平面図である。
【図３】図２に示すＡ−Ａ線の位置で切った断面図である。
【図４】図２に示すＢ−Ｂ線の位置で切った断面図である。
【図５】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図６】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図７】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図８】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図９】本発明の実施形態２である半導体集積回路装置のチップレイアウト図である。
【図１０】前記半導体集積回路装置の論理回路部に塔載される２入力ＮＡＮＤゲート回路の等価回路図である。
【図１１】前記半導体集積回路装置の論理回路部の要部平面図である。
【図１２】図１１に示すＣ−Ｃ線の位置で切った断面図である。
【図１３】図１１に示すＤ−Ｄ線の位置で切った断面図である。
【図１４】図１１に示すＥ−Ｅ線の位置で切った断面図である。
【図１５】図１１に示すＦ−Ｆ線の位置で切った断面図である。
【図１６】本発明の実施形態３である半導体集積回路装置の論理回路部の要部平面図。
【図１７】図１６に示すＧ−Ｇ線の位置で切った断面図である。
【図１８】図１６に示すＨ−Ｈ線の位置で切った断面図である。
【図１９】図１６に示すＩ−Ｉ線の位置で切った断面図である。
【図２０】図１６に示すＪ−Ｊ線の位置で切った断面図である。
【図２１】図１６に示すＫ−Ｋ線の位置で切った断面図である。
【符号の説明】
１…半導体基体、１Ａ…支持基板、１Ｂ…基板絶縁膜、１Ｃ…半導体層、２Ａ…フィールド絶縁膜、２Ｂ…分離溝、２Ｃ…埋込絶縁膜、３Ａ，３Ｂ，３Ｃ…島領域、３Ａ1 …ｎ型ウエル領域、３Ｂ1 …ｐ型ウエル領域、４…ゲート絶縁膜、５…ゲート電極、６…ｐ型半導体領域、７…ｎ型半導体領域、８…サイドウォールスペーサ、９…ｐ型半導体領域、１０…ｎ型半導体領域、９Ａ，９Ｂ，１０Ａ…給電用コンンタクト領域、１１…層間絶縁膜、１２…接続孔、１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ…配線、２０…半導体チップ、２１…外部端子（ボンディングパッド）、２２…入力バッファ回路、２３…基本セル、３０，３１…マスク。
【発明の属する技術分野】
本発明は、半導体集積回路装置に関し、特に、半導体基体の素子形成領域の主面に他の領域と絶縁分離された島領域を形成し、この島領域の素子形成領域の主面にＭＩＳＦＥＴ（Ｍetal Ｉnsulator Ｓemiconductor Ｆield Ｅffect Ｔransistor)を塔載する半導体集積回路装置に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置において、支持基板上に基板絶縁膜を介在して半導体層が形成された所謂ＳＯＩ（Ｓilicon Ｏn Ｉnsulator)構造の半導体基体を使用し、この半導体基体の素子形成領域に絶縁膜で周囲を規定された島領域を形成し、素子形成領域間を絶縁分離する分離技術の検討が行なわれている。例えば、特願平４−１４５１９２号には、支持基板と半導体層との間に形成された基板絶縁膜、半導体基体の素子間分離領域の主面に形成されたフィールド絶縁膜、フィールド絶縁膜から基板絶縁膜に到達する分離溝内に埋め込まれた埋込絶縁膜の夫々で島領域の周囲を規定し、素子形成領域間を絶縁分離する分離技術(１)が開示されている。また、日本・エス・エス・ティ株式会社発行のソリッド・ステート・テクノロジィ／日本版(Ｊanuary １９９１／Ｓolid Ｓtate Ｔechnology／日本版)、「高速サブミクロンＣＯＭＳ技術のための極薄膜ＳＯＩ」、第２６頁乃至第３２頁には、支持基板と半導体層との間に形成された基板絶縁膜、半導体基体の素子間分離領域の主面に形成され、かつ基板絶縁膜にその下部が接触されたフィールド絶縁膜の夫々で島領域の周囲を規定し、素子形成領域間を絶縁分離する分離技術(２)が開示されている。これらの分離技術は、素子形成領域間を完全に絶縁分離することができるので、半導体集積回路装置の低消費電力化や動作速度の高速化を図ることができる。
【０００３】
【発明が解決しようとする課題】
本発明者が開発中の半導体集積回路装置はＭＩＳＦＥＴを塔載する。ＭＩＳＦＥＴは半導体基体の素子形成領域の主面に形成され、そのチャネル形成領域は素子形成領域に形成されたウエル領域で構成される。
【０００４】
前記ＭＩＳＦＥＴのチャネル形成領域は、しきい値電圧の安定化を図る目的として電位固定される。例えば、ＭＩＳＦＥＴの動作電位の範囲が０〜＋５［Ｖ］の場合、ｐチャネルＭＩＳＦＥＴのチャネル形成領域は＋５［Ｖ］以上の正電位に電位固定され、ｎチャネルＭＩＳＦＥＴのチャネル形成領域は０［Ｖ］以下の負電位に電位固定される。
【０００５】
前記ＭＩＳＦＥＴのチャネル形成領域の電位固定は、通常、チャネル形成領域であるウエル領域に電気的に接続された給電用コンタクト領域を介して供給される固定電位によって行なわれる。給電用コンタクト領域は、ウエル領域と同一導電型の半導体領域で構成され、複数個のＭＩＳＦＥＴの夫々のチャネル形成領域と電気的に接続されている。
【０００６】
しかしながら、前述の分離技術(１)で半導体基体の素子形成領域の主面に島領域を形成した場合、ウエル領域が島領域毎に分割されてしまうので、島領域毎に給電用コンタクト領域を設けなければならない。このため、給電用コンタクト領域の占有面積に相当する分、島領域の平面サイズが増加し、半導体集積回路装置の集積度が低下する。
【０００７】
また、前述の分離技術(２)で半導体基体の素子形成領域の主面に島領域を形成した場合、ウエル領域の平面サイズがフィールド絶縁膜で規定されてしまうので、島領域に給電用コンタクト領域を設けることができない。このため、ＭＩＳＦＥＴのチャネル形成領域に固定電位を供給することができないので、ＭＩＳＦＥＴのしきい値電圧の安定化を図ることができない。
【０００８】
本発明の目的は、半導体基体の素子形成領域の主面に他の領域と絶縁分離された島領域を形成し、この島領域の素子形成領域の主面にＭＩＳＦＥＴを塔載する半導体集積回路装置において、前記島領域の平面サイズの縮小化を図ることが可能な技術を提供することにある。
【０００９】
本発明の他の目的は、半導体基体の素子形成領域の主面に他の領域と絶縁分離された島領域を形成し、この島領域の素子形成領域の主面にＭＩＳＦＥＴを塔載する半導体集積回路装置において、前記島領域の平面サイズの縮小化を図ると共に、前記ＭＩＳＦＥＴのしきい値電圧の安定化を図ることが可能な技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１２】
半導体基体の素子形成領域の主面に他の領域と絶縁分離された島領域を形成し、この島領域の素子形成領域の主面にＭＩＳＦＥＴを塔載する半導体集積回路装置であって、前記島領域の素子形成領域の主面の一部の領域に前記ＭＩＳＦＥＴのソース領域及びドレイン領域を配置し、前記島領域の素子形成領域の主面の他部の領域に、前記ＭＩＳＦＥＴのチャネル形成領域と電気的に接続される給電用コンタクト領域を配置する。
【００１３】
上述した手段によれば、ＭＩＳＦＥＴの占有面積でそのチャネル形成領域に電気的に接続される給電用コンタクト領域の占有面積を相殺することができるので、この給電用コンタクト領域の占有面積に相当する分、島領域の平面サイズの縮小化を図ることができる。
【００１４】
また、島領域の素子形成領域の主面の他部の領域にＭＩＳＦＥＴのチャネル形成領域と電気的に接続される給電用コンタクト領域を設けたので、ＭＩＳＦＥＴのチャネル形成領域に給電用コンタクト領域を介して固定電位を供給することができ、ＭＩＳＦＥＴのしきい値電圧の安定化を図ることができる。
【００１５】
【発明の実施の形態】
以下、本発明の構成について、実施形態とともに説明する。
なお、実施形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１６】
（実施形態１）
図１は、本発明の実施形態１である半導体集積回路装置の論理回路部に塔載されるインバータ回路の等価回路図であり、図２は、前記半導体集積回路装置の論理回路部の要部平面図であり、図３は図２に示すＡ−Ａ線の位置で切った断面図であり、図４は図２に示すＢ−Ｂ線の位置で切った断面図である。なお、図２、図３及び図４において、図を見易くするため、後述する配線上は図示を省略している。
【００１７】
図１に示すように、半導体集積回路装置の論理回路部に塔載されるインバータ回路は、ｐチャネルＭＩＳＦＥＴＱｐとｎチャネルＭＩＳＦＥＴＱｎとから成るＣＭＩＳ(Ｃomplementary Ｍetal Ｉnsulator Ｓemicoductor)構成で構成されている。
【００１８】
前記ｐチャネルＭＩＳＦＥＴＱｐの一方の半導体領域(ソース領域)は動作電位(例えば＋５［Ｖ］)が印加される動作電位端子Ｖccに接続され、ｎチャネルＭＩＳＦＥＴＱｎの一方の半導体領域(ソース領域)は基準電位(例えば０［Ｖ］)が印加される基準電位端子Ｖssに接続されている。ｐチャネルＭＩＳＦＥＴＱｐ及びｎチャネルＭＩＳＦＥＴＱｎの夫々のゲート電極は信号入力端子Ｄinに接続され、ｐチャネルＭＩＳＦＥＴＱｐ及びｎチャネルＭＩＳＦＥＴＱｎの夫々の他方の半導体領域(ドレイン領域)は信号出力端子Ｄinに接続されている。
【００１９】
前記ｐチャネルＭＩＳＦＥＴＱｐのチャネル形成領域は、そのしきい値電圧の安定化を図る目的として、例えば＋５［Ｖ］電位に電位固定されている。また、前記ｎチャネルＭＩＳＦＥＴＱｎのチャネル形成領域は、そのしきい値電圧の安定化を図る目的として、例えば０［Ｖ］電位に電位固定されている。
【００２０】
前記ｐチャネルＭＩＳＦＥＴＱｐは、図２及び図３に示すように、半導体基体１の素子形成領域の主面に形成された島領域３Ａの素子形成領域の主面に塔載され、前記ｎチャネルＭＩＳＦＥＴＱｎは、半導体基体１の素子形成領域の主面に形成された島領域３Ｂの素子形成領域の主面に塔載されている。半導体基体１は、例えば支持基板１Ａ上に基板絶縁膜１Ｂを介在して半導体層１Ｃが形成された所謂ＳＯＩ構造で構成されている。支持基板１Ａは例えば単結晶珪素からなるｐ型半導体基板で形成され、基板絶縁膜１Ｂは例えば酸化珪素膜で形成され、半導体層１Ｃは単結晶珪素で形成されている。
【００２１】
前記ｐチャネルＭＩＳＦＥＴＱｐのチャネル形成領域は、島領域３Ａに形成されたｎ型ウエル領域３Ａ1 で構成されている。このｐチャネルＭＩＳＦＥＴＱｐは、主に、チャネル形成領域であるｎ型ウエル領域３Ａ1 、ゲート絶縁膜４、ゲート電極５、ソース領域及びドレイン領域である一対のｐ型半導体領域９で構成されている。
【００２２】
前記ｎチャネルＭＩＳＦＥＴＱｎのチャネル形成領域は、島領域３Ｂに形成されたｐ型ウエル領域３Ｂ1 で構成されている。このｎチャネルＭＩＳＦＥＴＱｎは、主に、チャネル形成領域であるｐ型ウエル領域３Ｂ1 、ゲート絶縁膜４、ゲート電極５、ソース領域及びドレイン領域である一対のｎ型半導体領域１０で構成されている。
【００２３】
前記ｐチャネルＭＩＳＦＥＴＱｐのソース領域であるｐ型半導体領域９には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ａが電気的に接続されている。この配線１３Ａには動作電位(例えば＋５［Ｖ］)が印加される。ｐチャネルＭＩＳＦＥＴＱｐのドレイン領域であるｐ型半導体領域９には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ｂが電気的に接続されている。
【００２４】
前記ｎチャネルＭＩＳＦＥＴＱｎのソース領域であるｎ型半導体領域１０には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ｃが電気的に接続されている。この配線１３Ｃには基準電位(例えば０［Ｖ］)が印加される。ｎチャネルＭＩＳＦＥＴＱｎのドレイン領域であるｎ型半導体領域１０には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ｂが電気的に接続されている。この配線１３Ｂはインバータ回路の出力信号端子(Ｄout)に接続される。
【００２５】
前記ｐチャネルＭＩＳＦＥＴＱｐ及びｎチャネルＭＩＳＦＥＴＱｎの夫々のゲート電極５は、図２に示す配線１３Ｄを介して互いに電気的に接続されている。この配線１３Ｄはインバータ回路の出力信号端子(Ｄin)に接続される。
【００２６】
前記ｐチャネルＭＩＳＦＥＴＱｐのチャネル形成領域であるｎ型ウエル領域３Ａ1 には、図４に示すように、給電用コンタクト領域１０Ａが電気的に接続されている。この給電用コンタクト領域１０Ａには層間絶縁膜１１に形成された接続孔１２Ａを通して配線１３Ａが電気的に接続されている。つまり、ｐチャネルＭＩＳＦＥＴＱｐのチャネル形成領域は、給電用コンタクト領域１０Ａを介して供給される動作電位に電位固定される。給電用コンタクト領域１０Ａは、ｐチャネルＭＩＳＦＥＴＱｐのチャネル形成領域であるｎ型ウエル領域３Ａ1 と同一導電型のｎ型半導体領域１０で構成され、ｐチャネルＭＩＳＦＥＴＱｐのソース領域側に配置されている。
【００２７】
前記ｎチャネルＭＩＳＦＥＴＱｎのチャネル形成領域であるｐ型ウエル領域３Ｂ1 には、図４に示すように、給電用コンタクト領域９Ａが電気的に接続されている。この給電用コンタクト領域９Ａには層間絶縁膜１１に形成された接続孔１２Ａを通して配線１３Ｃが電気的に接続されている。つまり、ｎチャネルＭＩＳＦＥＴＱｎのチャネル形成領域は、給電用コンタクト領域９Ａを介して供給される動作電位に電位固定される。給電用コンタクト領域９Ａは、ｎチャネルＭＩＳＦＥＴＱｎのチャネル形成領域であるｐ型ウエル領域３Ｂ1 と同一導電型のｐ型半導体領域９で構成され、ｎチャネルＭＩＳＦＥＴＱｎのソース領域側に配置されている。
【００２８】
前記島領域３Ａは、支持基板１Ａと半導体層１Ｃとの間に形成された基板絶縁膜１Ｂ、半導体層１Ｃの素子間分離領域上に形成されたフィールド絶縁膜２Ａ、フィールド絶縁膜２Ａから基板絶縁膜１Ｂに到達する分離溝２Ｂ内に埋め込まれた埋込絶縁膜２Ｃの夫々で周囲を規定され、島領域３Ｂ並びに他の領域と絶縁分離されている。前記島領域３Ｂは、支持基板１Ａと半導体層１Ｃとの間に形成された基板絶縁膜１Ｂ、半導体層１Ｃの素子間分離領域上に形成されたフィールド絶縁膜２Ａ、フィールド絶縁膜２Ａから基板絶縁膜１Ｂに到達する分離溝２Ｂ内に埋め込まれた埋込絶縁膜２Ｃの夫々で周囲を規定され、島領域３Ａ並びに他の領域と絶縁分離されている。つまり、本実施形態の半導体集積回路装置は、ＳＯＩ構造の半導体基体１を使用し、この半導体基体１の素子形成領域の主面に基板絶縁膜１Ｂ、フィールド絶縁膜２Ａ、埋込絶縁膜２Ｃの夫々で周囲を規定された島領域を形成し、素子形成領域間を絶縁分離している。
【００２９】
前記島領域３Ａの素子形成領域の主面の一部の領域には、図３に示すように、ｐチャネルＭＩＳＦＥＴＱｐのソース領域及びドレイン領域である一対のｎ型半導体領域９が配置されている。また、島領域３Ａの素子形成領域の主面の他部の領域には、図４に示すように、ｐチャネルＭＩＳＦＥＴＱｐのチャネル形成領域(ｎ型ウエル領域３Ａ1 )と電気的に接続された給電用コンタクト領域１０Ａが配置されている。つまり、基板絶縁膜１Ｂ、フィールド絶縁膜２Ａ、埋込絶縁膜２Ｃの夫々で絶縁分離された島領域３Ａの素子形成領域の主面には、ｐチャネルＭＩＳＦＥＴＱｐのソース領域及びドレイン領域である一対のｐ型半導体領域９が配置されていると共に、ｐチャネルＭＩＳＦＥＴＱｐのチャネル形成領域と電気的に接続された給電用コンタクト領域１０Ａが配置されている。
【００３０】
前記島領域３Ｂの素子形成領域の主面の一部の領域には、図３に示すように、ｎチャネルＭＩＳＦＥＴＱｎのソース領域及びドレイン領域である一対のｐ型半導体領域１０が配置されている。また、島領域３Ｂの素子形成領域の主面の他部の領域には、図４に示すように、ｎチャネルＭＩＳＦＥＴＱｎのチャネル形成領域(ｐ型ウエル領域３Ｂ1 )と電気的に接続された給電用コンタクト領域９Ａが配置されている。つまり、基板絶縁膜１Ｂ、フィールド絶縁膜２Ａ、埋込絶縁膜２Ｃの夫々で絶縁分離された島領域３Ｂの素子形成領域の主面には、ｎチャネルＭＩＳＦＥＴＱｎのソース領域及びドレイン領域である一対のｎ型半導体領域１０が配置されていると共に、ｎチャネルＭＩＳＦＥＴＱｎのチャネル形成領域と電気的に接続された給電用コンタクト領域９Ａが配置されている。
【００３１】
次に、前記インバータ回路を塔載する半導体集積回路装置の製造方法について、図５乃至図８(製造方法を説明するための要部断面図)を用いて説明する。
【００３２】
まず、支持基板１Ａ上に基板絶縁膜１Ｂを介在して半導体層１Ｃが形成された半導体基体１を用意する。
【００３３】
次に、前記半導体層１Ｃの主面のＰＭＩＳ形成領域にｎ型ウエル領域３Ａ1 を選択的に形成すると共に、前記半導体層１Ｃの主面のＮＭＩＳ形成領域にｐ型ウエル領域３Ｂ1 を選択的に形成する。
【００３４】
次に、前記半導体層１Ｃの素子間分離領域上に周知の選択酸化法でフィールド絶縁膜２Ａを形成する。フィールド絶縁膜２Ａは、例えば酸化珪素膜で形成される。
【００３５】
次に、前記フィールド絶縁膜２Ａから基板絶縁膜１Ｂに到達する分離溝２Ｂを形成し、その後、分離溝２Ｂ内に例えば酸化珪素膜からなる埋込絶縁膜２Ｃを形成する。この工程において、半導体基体１の素子形成領域の主面に、基板絶縁膜１Ｂ、フィールド絶縁膜２Ａ、埋込絶縁膜２Ｃの夫々で周囲を規定された島領域３Ａ、島領域３Ｂの夫々が形成される。この島領域３Ａ、３Ｂの夫々は、互いに絶縁分離されると共に、他の領域と絶縁分離される。
【００３６】
次に、前記島領域３Ａ、島領域３Ｂの夫々の素子形成領域の主面上にゲート絶縁膜４を形成する。ゲート絶縁膜４は例えば熱酸化珪素膜で形成される。
【００３７】
次に、前記島領域３Ａ上のゲート絶縁膜４上にゲート電極５を形成すると共に、前記島領域３Ｂ上のゲート絶縁膜４上にゲート電極５を形成する。ゲート電極５は、島領域３Ａ上及び３Ｂ上を含む半導体基体１の主面上に例えば不純物が導入された多結晶珪素膜を形成し、この多結晶珪素膜にパターンニングを施すことにより形成される。
【００３８】
次に、図５及び図６に示すように、前記半導体基体１の主面上に、島領域３Ａの素子形成領域の主面の一部の領域上が開口され、かつ島領域３Ｂの素子形成領域の主面の一部の領域を除く他部の領域上が開口されたマスク３０を形成する。この工程において、島領域３Ａの素子形成領域の主面の一部の領域を除く他部の領域上及び島領域３Ｂの素子形成領域の主面の一部の領域上はマスク２０で覆われている。マスク３０は、例えばホトリソグラフィ技術で形成されたホトレジスト膜で形成される。
【００３９】
次に、前記マスク３０、フィールド絶縁膜２Ａ及びゲート電極５を不純物導入用マスクとして使用し、島領域３Ａの素子形成領域の主面の一部の領域及び島領域３Ｂの素子形成領域の主面の他部の領域にｐ型不純物を例えばイオン打込み法で選択的に導入し、図５に示すように、島領域３Ａの素子形成領域の主面の一部の領域に、ｐチャネルＭＩＳＦＥＴＱｐのソース領域及びドレイン領域である一対のｐ型半導体領域９を選択的に形成すると共に、図６に示すように、島領域３Ｂの素子形成領域の主面の他部の領域に、ｎチャネルＭＩＳＦＥＴＱｎのチャネル形成領域(ｐ型ウエル領域３Ｂ1 )と電気的に接続され、かつそのチャネル形成領域と同一導電型で形成される給電用コンタクト領域９Ａ(ｐ型半導体領域９)を選択的に形成する。
【００４０】
次に、前記マスク３０を除去する。
【００４１】
次に、図７及び図８に示すように、前記半導体基体１の主面上に、島領域３Ｂの素子形成領域の主面の一部の領域上が開口され、かつ島領域３Ａの素子形成領域の主面の一部の領域を除く他部の領域上が開口されたマスク３１を形成する。この工程において、島領域３Ｂの素子形成領域の主面の一部の領域を除く他部の領域上及び島領域３Ａの素子形成領域の主面の一部の領域上はマスク２１で覆われている。マスク３１は、例えばホトリソグラフィ技術で形成されたホトレジスト膜で形成される。
【００４２】
次に、前記マスク３１、フィールド絶縁膜２Ａ及びゲート電極５を不純物導入用マスクして使用し、島領域３Ｂの素子形成領域の主面の一部の領域及び島領域３Ａの素子形成領域の主面の他部の領域にｎ型不純物を例えばイオン打込み法で選択的に導入し、図７に示すように、島領域３Ｂの素子形成領域の主面の一部の領域に、ｎチャネルＭＩＳＦＥＴＱｎのソース領域及びドレイン領域である一対のｎ型半導体領域１０を選択的に形成すると共に、図８に示すように、島領域３Ａの素子形成領域の主面の他部の領域に、ｐチャネルＭＩＳＦＥＴＱｐのチャネル形成領域(ｎ型ウエル領域３Ａ1 )と電気的に接続され、かつそのチャネル形成領域と同一導電型で形成される給電用コンタクト領域１０Ａ（ｎ型半導体領域１０）を選択的に形成する。
【００４３】
この工程において、ｐチャネルＭＩＳＦＥＴＱｐの占有面積内にそのチャネル形成領域(ｎ型ウエル領域３Ａ1 )と電気的に接続された給電用コンタクト領域１０Ａ(ｎ型半導体領域１０)を配置することができるので、ｐチャネルＭＩＳＦＥＴＱｐの占有面積でそのチャネル形成領域と電気的に接続された給電用コンタクト領域１０Ａの占有面積を相殺することができる。また、ｎチャネルＭＩＳＦＥＴＱｎの占有面積内にそのチャネル形成領域(ｐ型ウエル領域３Ｂ1 )と電気的に接続された給電用コンタクト領域９Ａ(ｐ型半導体領域９)を配置することができるので、ｎチャネルＭＩＳＦＥＴＱｎの占有面積でそのチャネル形成領域と電気的に接続された給電用コンタクト領域９Ａの占有面積を相殺することができる。
【００４４】
次に、前記マスク３１を除去する。その後、前記半導体基体１の主面上に層間絶縁膜１１を形成し、その後、前記層間絶縁膜１１に接続孔１２を形成する。
【００４５】
次に、前記層間絶縁膜１１上に配線１３Ａ、配線１３Ｂ、配線１３Ｃ、配線１３Ｄの夫々を形成する。この工程により、インバータ回路を塔載する半導体集積回路装置がほぼ完成する。
【００４６】
このように、本実施形態によれば以下の作用効果が得られる。
【００４７】
半導体基体１の素子形成領域の主面に基板絶縁膜１Ｂ、フィールド絶縁膜２Ａ、埋込絶縁膜２Ｃの夫々で他の領域と絶縁分離された島領域３Ａを形成し、この島領域３Ａの素子形成領域の主面にｐチャネルＭＩＳＦＥＴＱｐを塔載する半導体集積回路装置であって、前記島領域３Ａの素子形成領域の主面の一部の領域に前記ｐチャネルＭＩＳＦＥＴＱｐのソース領域及びドレイン領域を配置し、前記島領域３Ａの素子形成領域の主面の他部の領域に、前記ｐチャネルＭＩＳＦＥＴＱｐのチャネル形成領域と電気的に接続される給電用コンタクト領域１０Ａを配置する。この構成により、ｐチャネルＭＩＳＦＥＴＱｐの占有面積でそのチャネル形成領域と電気的に接続された給電用コンタクト領域１０Ａの占有面積を相殺することができるので、給電用コンタクト領域１０Ａの占有面積に相当する分、島領域３Ａの平面サイズの縮小化を図ることができる。同様に、島領域３Ｂの平面サイズの縮小化を図ることができる。
【００４８】
また、島領域３Ａ及び島領域３Ｂの夫々の平面サイズの縮小化を図ることができるので、島領域３Ａの主面に塔載されるｐチャネルＭＩＳＦＥＴＱｐと島領域３Ｂの主面に塔載されるｎチャネルＭＩＳＦＥＴＱｎとから成るＣＭＩＳ構成のインバータ回路を塔載する半導体集積回路装置の高集積化を実現することができる。
【００４９】
（実施形態２）
図９は本発明の実施形態２である半導体集積回路装置の概略構成を示すチップレイアウト図であり、図１０は前記半導体集積回路装置の論理回路部に塔載される２入力ＮＡＮＤゲート回路の等価回路図であり、図１１は前記半導体集積回路装置の論理回路部の要部平面図であり、図１２は図１１に示すＣ−Ｃ線の位置で切った断面図であり、図１３は図１２に示すＤ−Ｄ線の位置で切った断面図であり、図１４は図１２に示すＥ−Ｅ線の位置で切った断面図であり、図１５は図１２に示すＦ−Ｆ線の位置で切った断面図である。なお、図１２乃至図１６において、図を見易くするため、後述する配線上は図示を省略している。
【００５０】
図９に示すように、本実施形態の半導体集積回路装置は、例えば平面が方形状に形成された半導体チップ２０を主体に構成されている。半導体チップ２０の最外周部分には各辺に沿って配列された複数の外部端子(ボンディングパッド)２１及び複数の入出力バッファ回路２２が配置されている。入出力バッファ回路２２で囲まれた論理回路部には複数個の基本セル２３が行列状に配置されている。
【００５１】
前記基本セル２３は、図１０に示すように、例えば２入力ＮＡＮＤゲート回路で構成されている。２入力ＮＡＮＤゲート回路は、ｐチャネルＭＩＳＦＥＴＱｐ１、ｐチャネルＭＩＳＦＥＴＱｐ２、ｎチャネルＭＩＳＦＥＴＱｎ１、ｐチャネルＭＩＳＦＥＴＱｎ２の夫々から成るＣＭＩＳ構成で構成される。
【００５２】
前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々の一方の半導体領域（ソース領域）は、動作電位(例えば＋５［Ｖ］)が印加される動作電位端子Ｖccに接続されている。ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々の他方の半導体領域(ドレイン領域)は、信号出力端子Ｄout に接続されると共に、ｎチャネルＭＩＳＦＥＴＱｎ１の一方の半導体領域(ソース領域)に接続されている。ｎチャネルＭＩＳＦＥＴＱｎ２の他方の半導体領域(ドレイン領域)はｎチャネルＭＩＳＦＥＴＱｎ１の他方の半導体領域(ドレイン領域)に接続されている。ｎチャネルＭＩＳＦＥＴＱｎ１の一方の半導体領域(ソース領域)は基準電位(例えば０［Ｖ］)が印加される基準電位端子Ｖssに接続されている。
【００５３】
前記ｐチャネルＭＩＳＦＥＴＱｐ１及びｎチャネルＭＩＳＦＥＴＱｎ２の夫々のゲート電極は信号入力端子Ｄin２に接続されている。ｐチャネルＭＩＳＦＥＴＱｐ２及びｎチャネルＭＩＳＦＥＴＱｎ１の夫々のゲート電極は信号入力端子Ｄin１に接続されてる。
【００５４】
前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域は、しきい値電圧の安定化を図る目的として、例えば＋５［Ｖ］電位に電位固定されている。また、前記ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のチャネル形成領域は、しきい値電圧の安定化を図る目的として、例えば０［Ｖ］電位に電位固定されている。
【００５５】
前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２は、図１１及び図１３に示すように、半導体基体１の素子形成領域の主面に形成された島領域３Ａの素子形成領域の主面に塔載されている。半導体基体１は、前述の実施形態１と同様に、支持基板１Ａ上に基板絶縁膜１Ｂを介在して半導体層１Ｃが形成された所謂ＳＯＩ構造で構成されている。
【００５６】
前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域は、島領域３Ａに形成されたｎ型ウエル領域３Ａ1 で構成されている。このｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２は、主に、チャネル形成領域であるｎ型ウエル領域３Ａ1 、ゲート絶縁膜４、ゲート電極５、ソース領域及びドレイン領域である一対のｐ型半導体領域６及び一対のｐ型半導体領域９で構成されている。
【００５７】
前記ｐ型半導体領域６の不純物濃度は、ｐ型半導体領域９の不純物濃度に比べて低濃度に設定されている。つまり、本実施形態のｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２は、ドレイン領域のチャネル形成領域側の一部の領域がその他の領域の不純物濃度に比べて低い不純物濃度に設定された所謂ＬＤＤ(Ｌightly Ｄoped Ｄrain)構造で構成されている。このＬＤＤ構造は、ドレイン領域のチャネル形成領域側への拡散量を低減し、チャネル長寸法を確保することができるので、短チャネル効果の発生を抑えることができる。また、ＬＤＤ構造は、ドレイン領域とチャネル形成領域との間に形成されるｐｎ接合部の不純物濃度分布の勾配を緩和し、この領域に発生する電界強度を弱めることができるので、ホットキャリアの発生量を低減することができる。なお、ｐ型半導体領域６はゲート電極５に対して自己整合で形成され、ｐ型半導体領域９はゲート電極５のゲート長方向の夫々の側壁面上に形成されたサイドウォールスペーサ８に対して自己整合で形成される。
【００５８】
前記ｐチャネルＭＩＳＦＥＴＱｐ１のドレイン領域であるｐ型半導体領域９には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ｂが電気的に接続されている。前記ｐチャネルＭＩＳＦＥＴＱｐ２のドレイン領域であるｐ型半導体領域９には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ｂが電気的に接続されている。前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のソース領域であるｐ型半導体領域９には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ａが電気的に接続されてる。この配線１３Ａには、動作電位(例えば＋５［Ｖ］)が印加される。
【００５９】
前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域であるｐ型ウエル領域３Ａ1 には、図１２に示すように、給電用コンタクト領域１０Ａが電気的に接続されている。この給電用コンタクト領域１０Ａには、層間絶縁膜１１に形成された接続孔１２Ａを通して配線１３Ａが電気的に接続されている。つまり、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域は給電用コンタクト領域１０Ａを介して供給される動作電位に電位固定される。給電用コンタクト領域１０Ａは、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域であるｎ型ウエル領域３Ａ1 と同一導電型のｎ型半導体領域１０で構成され、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のソース領域側に配置されている。
【００６０】
前記ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２は、図１１及び図１４に示すように、半導体基体１の素子形成領域の主面に形成された島領域３Ｂの素子形成領域の主面に塔載されている。
【００６１】
前記ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のチャネル形成領域は、島領域３Ｂに形成されたｐ型ウエル領域３Ｂ1 で構成されている。このｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２は、主に、チャネル形成領域であるｐ型ウエル領域３Ｂ1 、ゲート絶縁膜４、ゲート電極５、ソース領域及びドレイン領域である一対のｎ型半導体領域７及び一対のｎ型半導体領域１０で構成されている。
【００６２】
前記ｎ型半導体領域７の不純物濃度は、ｎ型半導体領域１０の不純物濃度に比べて低濃度に設定されている。つまり、本実施形態のｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２は、ドレイン領域のチャネル形成領域側の一部の領域がその他の領域の不純物濃度に比べて低い不純物濃度に設定されたＬＤＤ構造で構成されている。なお、ｎ型半導体領域７はゲート電極５に対して自己整合で形成され、ｎ型半導体領域１０はゲート電極５のゲート長方向の夫々の側壁面上に形成されたサイドウォールスペーサ８に対して自己整合で形成される。
【００６３】
前記ｎチャネルＭＩＳＦＥＴＱｎ１のソース領域であるｎ型半導体領域１０には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ｃが電気的に接続されている。この配線１３Ｃには基準電位(例えば０［Ｖ］)が印加される。前記ｎチャネルＭＩＳＦＥＴＱｎ２のソース領域であるｎ型半導体領域１０には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ｂが電気的に接続されている。
【００６４】
前記ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のチャネル形成領域であるｎ型ウエル領域３Ｂ1 には、図１５に示すように、給電用コンタクト領域９Ａが電気的に接続されている。この給電用コンタクト領域９Ａには、層間絶縁膜１１に形成された接続孔１２Ａを通して配線１３Ｃが電気的に接続されている。つまり、ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のチャネル形成領域は給電用コンタクト領域９Ａを介して供給される基準電位に電位固定される。給電用コンタクト領域９Ａは、ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のチャネル形成領域であるｐ型ウエル領域３Ｂ1 と同一導電型のｐ型半導体領域９で構成され、ｎチャネルＭＩＳＦＥＴＱｎ１のソース領域側に配置されている。
【００６５】
前記島領域３Ａは、図１１及び図１３に示すように、支持基板１Ａと半導体層１Ｃとの間に形成された基板絶縁膜１Ｂ、半導体層１Ｃの素子間分離領域に形成され、かつその下部が基板絶縁膜１Ｂに接触されたフィールド絶縁膜２Ａの夫々で周囲を規定され、島領域３Ｂ並びに他の領域と絶縁分離されている。前記島領域３Ｂは、図１１及び図１４に示すように、支持基板１Ａと半導体層１Ｃとの間に形成された基板絶縁膜１Ｂ、半導体層１Ｃの素子間分離領域に形成され、かつその下部が基板絶縁膜１Ｂに接触されたフィールド絶縁膜２Ａの夫々で周囲を規定され、島領域３Ａ並びに他の領域と絶縁分離されている。つまり、本実施形態の半導体集積回路装置は、ＳＯＩ構造の半導体基体１を使用し、この半導体基体１の素子形成領域の主面に基板絶縁膜１Ｂ、フィールド絶縁膜２Ａの夫々で周囲を規定された島領域を形成し、素子形成領域間を絶縁分離している。なお、ｎ型ウエル領域３Ａ1 、p型ウエル領域３Ｂ1 の夫々は島領域毎に分割されている。
【００６６】
前記島領域３Ａの素子形成領域の主面の一部の領域には、図１３に示すように、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のソース領域(９)及びドレイン領域(９)が配置されている。また、島領域３Ａの素子形成領域の主面の他部の領域には、図１２に示すように、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域（ｎ型ウエル領域３Ａ1 ）と電気的に接続された給電用コンタクト領域１０Ａが配置されている。つまり、基板絶縁膜１Ｂ、フィールド絶縁膜２Ａの夫々で絶縁分離された島領域３Ａの素子形成領域の主面には、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のソース領域(９)及びドレイン領域(９)が配置されていると共に、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域と電気的に接続された給電用コンタクト領域１０Ａが配置されている。
【００６７】
前記島領域３Ｂの素子形成領域の主面の一部の領域には、図１４に示すように、ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のソース領域(１０)及びドレイン領域(１０)が配置されている。また、島領域３Ｂの素子形成領域の主面の他部の領域には、図１５に示すように、ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のチャネル形成領域（ｐ型ウエル領域３Ｂ1 ）と電気的に接続された給電用コンタクト領域９Ａが配置されている。つまり、基板絶縁膜１Ｂ、フィールド絶縁膜２Ａの夫々で絶縁分離された島領域３Ｂの素子形成領域の主面には、ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のソース領域(１０)及びドレイン領域(１０)が配置されていると共に、ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のチャネル形成領域と電気的に接続された給電用コンタクト領域９Ａが配置されている。
【００６８】
このように、本実施形態によれば、以下の作用効果が得られる。
【００６９】
半導体基体１の素子形成領域の主面に基板絶縁膜１Ｂ、フィールド絶縁膜２Ａの夫々で他の領域と絶縁分離された島領域３Ａを形成し、この島領域３Ａの素子形成領域の主面にｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２を塔載する半導体集積回路装置であって、前記島領域３Ａの素子形成領域の主面の一部の領域に前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のソース領域（ｐ型半導体領域９）及びドレイン領域（ｐ型半導体領域９）を配置し、前記島領域３Ａの素子形成領域の主面の他部の領域に前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域(ｎ型ウエル領域３Ａ1 )と電気的に接続される給電用コンタクト領域１０Ａ（ｎ型半導体領域１０）を配置する。この構成により、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２夫々の占有面積でそれらのチャネル形成領域と電気的に接続される給電用コンタクト領域１０Ａの占有面積を相殺することができるので、この給電用コンタクト領域１０Ａの占有面積に相当する分、島領域３Ａの平面サイズの縮小化を図ることができると共に、島領域３Ａの素子形成領域の主面の他部の領域にｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域と電気的に接続される給電用コンタクト領域１０Ａを設けたので、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域に給電用コンタクト領域１０Ａを介して固定電位を供給することができ、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のしきい値電圧の安定化を図ることができる。同様に、島領域３Ｂの平面サイズの縮小化を図ることができると共に、ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のしきい値電圧の安定化を図ることができる。
【００７０】
また、島領域３Ａ及び島領域３Ｂの夫々の平面サイズの縮小化を図ることができるので、島領域３Ａに塔載されるｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２と、島領域３Ｂに塔載されるｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２とから成るＣＭＩＳ構成の２入力ＮＡＮＤゲート回路を塔載する半導体集積回路装置の高集積化を実現することができる。
【００７１】
また、島領域３Ａに塔載されるｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のしきい値電圧の安定化を図ることができると共に、島領域３Ｂに塔載されるｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のしきい値電圧の安定化を図ることができるので、これらの半導体素子からなる２入力ＮＡＮＤゲート回路を塔載する半導体集積回路装置の回路性能を高レベルに保つことができる。
【００７２】
なお、給電用コンタクト領域９Ａ、給電用コンタクト領域１０Ａの夫々は、前述の実施形態１で示した給電用コンタクト領域９Ａ、給電用コンタクト領域１０Ａの夫々と同様の製造プロセスで形成される。
【００７３】
（実施形態３）
図１６は、本発明の実施形態３である半導体集積回路装置の論理回路部の要部平面図であり、図１７は図１６に示すＧ−Ｇ線の位置で切った断面図であり、図１８は、図１６に示すＨ−Ｈ線の位置で切った断面図であり、図１８は図１６に示すＩ−Ｉ線の位置で切った断面図であり、図１９は図１６に示すＪ−Ｊ線の位置で切った断面図であり、図２０は図１６に示すＫ−Ｋ線の位置で切った断面図である。なお、図１６乃至図２０において、図を見易くするため、後述する配線上は図示を省略している。
【００７４】
本実施形態の半導体集積回路装置の論理回路部には、図１６に示すように、基本セル２３が配置されている。この基本セル２３は、図示していないが、前述の実施形態２と同様に、ｐチャネルＭＩＳＦＥＴＱｐ１、ｐチャネルＭＩＳＦＥＴＱｐ２、ｎチャネルＭＩＳＦＥＴＱｎ１、ｐチャネルＭＩＳＦＥＴＱｎ２の夫々から成るＣＭＩＳ構成の２入力ＮＡＮＤゲート回路で構成されている。
【００７５】
前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２は、図１６及び図１８に示すように、半導体基体１の素子形成領域の主面に形成された島領域３Ａの主面に塔載されている。半導体基体１は、前述の実施形態２と同様に、支持基板１Ａ上に基板絶縁膜１Ｂを介在して半導体層１Ｃが形成された所謂ＳＯＩ構造で構成されている。
【００７６】
前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域は、島領域３Ａに形成されたｎ型ウエル領域３Ａ1 で構成されている。このｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２は、主に、チャネル形成領域であるｎ型ウエル領域３Ａ1 、ゲート絶縁膜４、ゲート電極５、ソース領域及びドレイン領域である一対のｐ型半導体領域９で構成されている。
【００７７】
前記ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２は、図１６及び図１９に示すように、半導体基体１の素子形成領域に形成された島領域３Ｂの主面に塔載されている。
【００７８】
前記ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のチャネル形成領域は、島領域３Ｂに形成されたｐ型ウエル領域３Ｂ1 で構成されている。このｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２は、主に、チャネル形成領域であるｐ型ウエル領域３Ｂ1 、ゲート絶縁膜４、ゲート電極５、ソース領域及びドレイン領域である一対のｎ型半導体領域１０で構成されている。
【００７９】
前記島領域３Ａは、図１６及び図１８に示すように、支持基板１Ａと半導体層１Ｃとの間に形成された基板絶縁膜１Ｂ、半導体層１Ｃの素子間分離領域に形成され、かつその下部が基板絶縁膜１Ｂに接触されたフィールド絶縁膜２Ａの夫々で周囲を規定され、島領域３Ｂ並びに他の領域と絶縁分離されている。前記島領域３Ｂは、図１１及び図１４に示すように、支持基板１Ａと半導体層１Ｃとの間に形成された基板絶縁膜１Ｂ、半導体層１Ｃの素子間分離領域に形成され、かつその下部が基板絶縁膜１Ｂに接触されたフィールド絶縁膜２Ａの夫々で周囲を規定され、島領域３Ａ並びに他の領域と絶縁分離されている。つまり、本実施形態の半導体集積回路装置は、ＳＯＩ構造の半導体基体１を使用し、この半導体基体１の素子形成領域の主面に基板絶縁膜１Ｂ、フィールド絶縁膜２Ａの夫々で周囲を規定された島領域を形成し、素子形成領域間を絶縁分離している。
【００８０】
前記ｐチャネルＭＩＳＦＥＴＱｐ１のソース領域及びドレイン領域である一対のｐ型半導体領域９は、図１８に示すように、島領域３Ａの下部に形成された基板絶縁膜１Ｂに接触されている。前記ｐチャネルＭＩＳＦＥＴＱｐ２のソース領域及びドレイン領域である一対のｐ型半導体領域９は、島領域３Ａの下部に形成された基板絶縁膜１Ｂに接触されている。つまり、ｐチャネルＭＩＳＦＥＴＱｐ１のチャネル形成領域であるｎ型ウエル領域３Ａ1 、ｐチャネルＭＩＳＦＥＴＱｐ２のチャネル形成領域であるｎ型ウエル領域３Ａ1 の夫々は、ｐ型半導体領域９で周囲を規定され、互いに絶縁分離されている。
【００８１】
前記ｎチャネルＭＩＳＦＥＴＱｎ１のソース領域及びドレイン領域である一対のｎ型半導体領域１０は、図１９に示すように、島領域３Ｂの下部に形成された基板絶縁膜１Ｂに接触されている。前記ｎチャネルＭＩＳＦＥＴＱｎ２のソース領域及びドレイン領域である一対のｎ型半導体領域１０は、島領域３Ｂの下部に形成された基板絶縁膜１Ｂに接触されている。つまり、ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域であるｐ型ウエル領域３Ｂ1 、ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域であるｐ型ウエル領域３Ｂ1 の夫々は、ｎ型半導体領域１０で周囲を規定され、互いに絶縁分離されている。
【００８２】
前記ｐチャネルＭＩＳＦＥＴＱｐ１のドレイン領域であるｐ型半導体領域９には、図１６及び図１８に示すように、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ｂが電気的に接続されている。前記ｐチャネルＭＩＳＦＥＴＱｐ２のドレイン領域であるｐ型半導体領域９には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ｂが電気的に接続されている。前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のソース領域であるｐ型半導体領域９には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ａが電気的に接続されている。この配線１３Ａには、動作電位(例えば＋５［Ｖ］)が印加される。
【００８３】
前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域であるｐ型ウエル領域３Ａ1 には、図１７に示すように、給電用コンタクト領域１０Ａが電気的に接続されている。この給電用コンタクト領域１０Ａには、層間絶縁膜１１に形成された接続孔１２Ａを通して配線１３Ａが電気的に接続されている。つまり、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域は給電用コンタクト領域１０Ａを介して供給される動作電位に電位固定される。給電用コンタクト領域１０Ａは、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域であるｎ型ウエル領域３Ａ1 と同一導電型のｎ型半導体領域１０で構成され、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のソース領域側に配置されている。
【００８４】
前記ｎチャネルＭＩＳＦＥＴＱｎ１のソース領域であるｎ型半導体領域１０には、図１６及び図１９に示すように、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ｃが電気的に接続されている。この配線１３Ｃには基準電位（例えば０［Ｖ］）が印加される。前記ｎチャネルＭＩＳＦＥＴＱｎ２のソース領域であるｎ型半導体領域１０には、層間絶縁膜１１に形成された接続孔１２を通して配線１３Ｂが電気的に接続されている。
【００８５】
前記ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域であるｎ型ウエル領域３Ｂ1 には、図２０に示すように、給電用コンタクト領域９Ａが電気的に接続されている。この給電用コンタクト領域９Ａには、層間絶縁膜１１に形成された接続孔１２Ａを通して配線１３Ｃが電気的に接続されている。つまり、ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域は給電用コンタクト領域９Ａを介して供給される基準電位に電位固定される。給電用コンタクト領域９Ａは、ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域であるｐ型ウエル領域３Ｂ1 と同一導電型のｐ型半導体領域９で構成され、ｎチャネルＭＩＳＦＥＴＱｎ１のソース領域側に配置されている。
【００８６】
前記島領域３Ａの素子形成領域の主面の一部の領域には、図１８に示すように、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のソース領域(９)及びドレイン領域(９)が配置されている。また、島領域３Ａの素子形成領域の主面の他部の領域には、図１７に示すように、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域（ｎ型ウエル領域３Ａ1 ）と電気的に接続された給電用コンタクト領域１０Ａが配置されている。つまり、基板絶縁膜１Ｂ、フィールド絶縁膜２Ａの夫々で絶縁分離された島領域３Ａの素子形成領域の主面には、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のソース領域(９)及びドレイン領域(９)が配置されていると共に、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域と電気的に接続された給電用コンタクト領域１０Ａが配置されている。
【００８７】
前記島領域３Ｂの素子形成領域の主面の一部の領域には、図１９に示すように、ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のソース領域(１０)及びドレイン領域(１０)が配置されている。また、島領域３Ｂの素子形成領域の主面の他部の領域には、図２０に示すように、ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域（ｐ型ウエル領域３Ｂ1 ）と電気的に接続された給電用コンタクト領域９Ａが配置されている。つまり、基板絶縁膜１Ｂ、フィールド絶縁膜２Ａの夫々で絶縁分離された島領域３Ｂの素子形成領域の主面には、ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のソース領域(１０)及びドレイン領域(１０)が配置されていると共に、ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域と電気的に接続された給電用コンタクト領域９Ａが配置されている。
【００８８】
前記島領域３Ｂには、図１６及び図２１に示すように、島領域３Ｃが連結されている。この島領域３Ｃには、ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域であるｐ型ウエル領域３Ｂ1 が引き出されている。また、島領域３Ｃの主面には、ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域と電気的に接続された給電用コンタクト領域９Ｂが配置されている。この給電用コンタクト領域９Ｂには、層間絶縁膜１１に形成された接続孔１２Ａを通して配線１３Ｃが電気的に接続されている。つまり、ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域は、島領域３Ｃの主面に配置された給電用コンタクト領域９Ｂを介して供給される基準電位に電位固定される。給電用コンタクト領域９Ｂは、ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域であるｐ型ウエル領域３Ｂ1 と同一導電型のｐ型半導体領域９で構成され、ｎチャネルＭＩＳＦＥＴＱｎ２のソース領域側に配置されている。
【００８９】
このように、本実施形態によれば以下の作用効果が得られる。
【００９０】
（１）半導体基体１の素子形成領域の主面に基板絶縁膜１Ｂ、フィールド絶縁膜２Ａの夫々で他の領域と絶縁分離された島領域３Ａを形成し、この島領域３Ａの素子形成領域の主面にｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２を塔載する半導体集積回路装置であって、前記島領域３Ａの素子形成領域の主面の一部の領域に前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のソース領域（ｐ型半導体領域９）及びドレイン領域（ｐ型半導体領域９）を配置し、前記島領域３Ａの素子形成領域の主面の他部の領域に前記ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域(ｎ型ウエル領域３Ａ1 )と電気的に接続される給電用コンタクト領域１０Ａ(ｎ型半導体領域１０)を配置する。この構成により、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２夫々の占有面積でそれらのチャネル形成領域と電気的に接続される給電用コンタクト領域１０Ａの占有面積を相殺することができるので、この給電用コンタクト領域１０Ａの占有面積に相当する分、島領域３Ａの平面サイズの縮小化を図ることができると共に、島領域３Ａの素子形成領域の主面の他部の領域にｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域と電気的に接続される給電用コンタクト領域１０Ａを設けたので、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域に給電用コンタクト領域１０Ａを介して固定電位を供給することができ、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のしきい値電圧の安定化を図ることができる。
【００９１】
特に、本実施形態のように、ｐチャネルＭＩＳＦＥＴＱｐ１のチャネル形成領域であるｎ型ウエル領域３Ａ1 、ｐチャネルＭＩＳＦＥＴＱｐ２のチャネル形成領域であるｎ型ウエル領域３Ａ1 の夫々が分離されている場合、２入力ＮＡＮＤゲート回路において、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のソース領域（９）側に給電用コンタクト領域１０Ａを配置すれば、ｐチャネルＭＩＳＦＥＴＱｐ１及びＱｐ２の夫々のチャネル形成領域に固定電位を供給することができる。
【００９２】
（２）半導体基体１の主面に基板絶縁膜１Ｂ、フィールド絶縁膜２Ａの夫々で他の領域と絶縁分離された島領域３Ｂを形成し、この島領域３Ｂの素子形成領域の主面にｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２を塔載する半導体集積回路装置であって、前記島領域３Ｂの素子形成領域の主面の一部の領域に、前記ｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２の夫々のソース領域(１０)及びドレイン領域（１０）を配置し、前記島領域３Ｂの素子形成領域の主面の他部の領域に、前記ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域(ｐ型ウエル領域３Ｂ1 )と電気的に接続される給電用コンタクト領域(ｐ型半導体領域９)９Ａを配置する。この構成により、ｎチャネルＭＩＳＦＥＴＱｎ１の占有面積でそのチャネル形成領域と電気的に接続される給電用コンタクト領域９Ａの占有面積を相殺することができるので、この給電用コンタクト領域９Ａの占有面積に相当する分、島領域３Ｂの平面サイズの縮小化を図ることができると共に、島領域３Ｂの主面の他部の領域にｎチャネルＭＳＩＦＥＴＱｎのチャネル形成領域と電気的に接続される給電用コンタクト領域９Ａを設けたので、ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域に給電用コンタクト領域９Ａを介して固定電位を供給することができ、ｎチャネルＭＩＳＦＥＴＱｎ１のしきい値電圧の安定化を図ることができる。
【００９３】
特に、本実施形態のように、ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域であるｐ型ウエル領域３Ｂ1 、ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域であるｐ型ウエル領域３Ｂ1 の夫々が分離されている場合、２入力ＮＡＮＤゲート回路において、ｎチャネルＭＩＳＦＥＴＱｎ１のソース領域(１０)側に給電用コンタクト領域９Ａを配置すれば、ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域に固定電位を供給することができる。
【００９４】
（３）半導体基体１の素子形成領域の主面に基板絶縁膜１Ｂ、フィールド絶縁膜２Ａの夫々で他の領域と絶縁分離された島領域３Ｂを形成し、この島領域３Ｂの素子形成領域の主面にｎチャネルＭＩＳＦＥＴＱｎ１及びＱｎ２を塔載する半導体集積回路装置であって、前記島領域３Ｂに、前記ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域が引き出された他の島領域３Ｃを連結し、この他の島領域３Ｃの主面に、前記ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域と電気的に接続される給電用コンタクト領域９Ｂを配置する。この構成により、ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域に給電用コンタクト領域９Ａを介して固定電位を供給することができるので、ｎチャネルＭＩＳＦＥＴＱｎ２のしきい値電圧の安定化を図ることができる。
【００９５】
特に、本実施形態のように、ｎチャネルＭＩＳＦＥＴＱｎ１のチャネル形成領域であるｐ型ウエル領域３Ｂ1 、ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域であるｐ型ウエル領域３Ｂ1 の夫々が分離されている場合、２入力ＮＡＮＤゲート回路において、島領域３Ｂに、ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域が引き出された他の島領域３Ｃを連結し、この他の島領域３Ｃの主面に、ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域と電気的に接続される給電用コンタクト領域９Ｂを配置すれば、ｎチャネルＭＩＳＦＥＴＱｎ２のチャネル形成領域に固定電位を供給することができる。
【００９６】
なお、給電用コンタクト領域９Ａ、給電用コンタクト領域９Ｂ、給電用コンタクト領域１０Ａの夫々は、前述の実施形態１で示した給電用コンタクト領域９Ａ、給電用コンタクト領域１０Ａの夫々と同様の製造プロセスで形成される。
【００９７】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００９８】
例えば、本発明は、半導体基体の素子形成領域の主面に他の領域と絶縁分離された島領域を形成し、この島領域の素子形成領域の主面に３つ又はそれ以上のＭＩＳＦＥＴを塔載する半導体集積回路装置に適用することができる。
【００９９】
また、本発明は、ＣＭＩＳ構成からなる３入力又はそれ以上のＮＡＮＤゲート回路を塔載する半導体集積回路装置に適用することができる。
【０１００】
また、本発明は、ＣＭＩＳ構成からなるＯＲゲート回路を塔載する半導体集積回路装置に適用することができる。
【０１０１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【０１０２】
半導体基体の素子形成領域の主面に他の領域と絶縁分離された島領域を形成し、この島領域の素子形成領域の主面にＭＩＳＦＥＴを塔載する半導体集積回路装置であって、前記島領域の平面サイズの縮小化を図ることができる。
【０１０３】
また、前記半導体集積回路装置であって、前記島領域の平面サイズの縮小化を図ると共に、前記ＭＩＳＦＥＴのしきい値電圧の安定化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１である半導体集積回路装置の論理回路部に塔載されるインバータ回路の等価回路図である。
【図２】前記半導体集積回路装置の論理回路部の要部平面図である。
【図３】図２に示すＡ−Ａ線の位置で切った断面図である。
【図４】図２に示すＢ−Ｂ線の位置で切った断面図である。
【図５】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図６】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図７】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図８】前記半導体集積回路装置の製造方法を説明するための断面図である。
【図９】本発明の実施形態２である半導体集積回路装置のチップレイアウト図である。
【図１０】前記半導体集積回路装置の論理回路部に塔載される２入力ＮＡＮＤゲート回路の等価回路図である。
【図１１】前記半導体集積回路装置の論理回路部の要部平面図である。
【図１２】図１１に示すＣ−Ｃ線の位置で切った断面図である。
【図１３】図１１に示すＤ−Ｄ線の位置で切った断面図である。
【図１４】図１１に示すＥ−Ｅ線の位置で切った断面図である。
【図１５】図１１に示すＦ−Ｆ線の位置で切った断面図である。
【図１６】本発明の実施形態３である半導体集積回路装置の論理回路部の要部平面図。
【図１７】図１６に示すＧ−Ｇ線の位置で切った断面図である。
【図１８】図１６に示すＨ−Ｈ線の位置で切った断面図である。
【図１９】図１６に示すＩ−Ｉ線の位置で切った断面図である。
【図２０】図１６に示すＪ−Ｊ線の位置で切った断面図である。
【図２１】図１６に示すＫ−Ｋ線の位置で切った断面図である。
【符号の説明】
１…半導体基体、１Ａ…支持基板、１Ｂ…基板絶縁膜、１Ｃ…半導体層、２Ａ…フィールド絶縁膜、２Ｂ…分離溝、２Ｃ…埋込絶縁膜、３Ａ，３Ｂ，３Ｃ…島領域、３Ａ1 …ｎ型ウエル領域、３Ｂ1 …ｐ型ウエル領域、４…ゲート絶縁膜、５…ゲート電極、６…ｐ型半導体領域、７…ｎ型半導体領域、８…サイドウォールスペーサ、９…ｐ型半導体領域、１０…ｎ型半導体領域、９Ａ，９Ｂ，１０Ａ…給電用コンンタクト領域、１１…層間絶縁膜、１２…接続孔、１３Ａ，１３Ｂ，１３Ｃ，１３Ｄ…配線、２０…半導体チップ、２１…外部端子（ボンディングパッド）、２２…入力バッファ回路、２３…基本セル、３０，３１…マスク。
Claims (5)
- 半導体基体の素子形成領域の主面に他の領域と絶縁分離された第１導電型の島領域を形成し、この島領域の素子形成領域の主面にＭＩＳＦＥＴを搭載する半導体集積回路装置であって、
前記島領域の素子形成領域の主面の一部の領域に前記ＭＩＳＦＥＴのソース領域及びドレイン領域を配置し、前記島領域の素子形成領域の主面の他部の領域に、前記ＭＩＳＦＥＴのチャネル形成領域と電気的に接続される給電用コンタクト領域を配置し、
前記給電用コンタクト領域は、第１導電型の第１の半導体領域からなり、
前記ソース領域及びドレイン領域の各々は、第１導電型と逆導電型の第２導電型の第２の半導体領域及び前記第２半導体領域より不純物濃度の低い第２導電型の第３半導体領域からなり、
前記第１の半導体領域及び前記第２の半導体領域は、前記ＭＩＳＦＥＴのゲート幅方向に隣接して形成され、
前記第３の半導体領域は、前記ＭＩＳＦＥＴのチャネル形成領域と前記第２半導体領域との間、及び前記ＭＩＳＦＥＴのチャネル形成領域と前記第１の半導体領域との間に連続して形成されていることを特徴とする半導体集積回路装置。 - 前記給電用コンタクト領域は、前記ＭＩＳＦＥＴのソース領域側に配置されていることを特徴とする請求項１に記載の半導体集積回路装置。
- 前記島領域は、その下部に形成された絶縁膜、その側部に形成された絶縁膜の夫々で周囲を規定され、他の領域と絶縁分離されていることを特徴とする請求項１に記載の半導体集積回路装置。
- 前記ＭＩＳＦＥＴのソース領域及びドレイン領域は、前記島領域の下部に形成された絶縁膜に接触されていることを特徴とする請求項１に記載の半導体集積回路装置。
- 前記半導体基体は、支持基板上に絶縁膜を介在して半導体層が形成されたＳＯＩ構造で構成されていることを特徴とする請求項１に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31640195A JP3784438B2 (ja) | 1995-12-05 | 1995-12-05 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31640195A JP3784438B2 (ja) | 1995-12-05 | 1995-12-05 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09162302A JPH09162302A (ja) | 1997-06-20 |
| JP3784438B2 true JP3784438B2 (ja) | 2006-06-14 |
Family
ID=18076671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31640195A Expired - Lifetime JP3784438B2 (ja) | 1995-12-05 | 1995-12-05 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3784438B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4270719B2 (ja) | 1999-06-30 | 2009-06-03 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US7242064B2 (en) | 1999-06-30 | 2007-07-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing the same |
| JP4604492B2 (ja) * | 2003-10-29 | 2011-01-05 | セイコーエプソン株式会社 | Ｓｏｉ半導体集積回路装置及びその製造方法 |
| JP5571871B2 (ja) * | 2007-10-30 | 2014-08-13 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
-
1995
- 1995-12-05 JP JP31640195A patent/JP3784438B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09162302A (ja) | 1997-06-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3441330B2 (ja) | 半導体装置及びその製造方法 | |
| KR100456526B1 (ko) | 식각저지막을 갖는 에스오아이 기판, 그 제조방법, 그위에 제작된 에스오아이 집적회로 및 그것을 사용하여에스오아이 집적회로를 제조하는 방법 | |
| JP2000058842A (ja) | 半導体装置 | |
| US6621123B1 (en) | Semiconductor device, and semiconductor integrated device | |
| JP4237595B2 (ja) | スタティックランダムアクセスメモリ | |
| JPH05110083A (ja) | 電界効果トランジスタ | |
| JP3784438B2 (ja) | 半導体集積回路装置 | |
| US4825273A (en) | Semiconductor integrated circuit device | |
| JPH10107280A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP3415401B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2002009281A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH08316335A (ja) | 半導体装置およびその製造方法 | |
| JPH11204767A (ja) | 半導体装置 | |
| JP2609746B2 (ja) | 半導体装置 | |
| JP2635577B2 (ja) | 半導体装置 | |
| JPH11266019A (ja) | 相補型トランジスタ | |
| JP3080800B2 (ja) | 半導体装置 | |
| JPS61120459A (ja) | 半導体集積回路装置の製造方法 | |
| JPS60180172A (ja) | 集積回路 | |
| JP2852046B2 (ja) | 半導体装置 | |
| JP2000196091A (ja) | 半導体集積回路装置 | |
| JP3403007B2 (ja) | 静電破壊保護素子 | |
| JPH04206661A (ja) | 半導体装置 | |
| JPH10335485A (ja) | 半導体装置及びその製造方法 | |
| JPH05136382A (ja) | 相補型ゲートアレイ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041207 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050207 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060314 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060315 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090324 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100324 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110324 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120324 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130324 Year of fee payment: 7 |