JP3080800B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP3080800B2 JP3080800B2 JP04337885A JP33788592A JP3080800B2 JP 3080800 B2 JP3080800 B2 JP 3080800B2 JP 04337885 A JP04337885 A JP 04337885A JP 33788592 A JP33788592 A JP 33788592A JP 3080800 B2 JP3080800 B2 JP 3080800B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
超高速度の超ＬＳＩに適したトランジスタの構造に関す
る。
超高速度の超ＬＳＩに適したトランジスタの構造に関す
る。
【０００２】
【従来の技術】近年、同一チップ上にＭＯＳＦＥＴとバ
イポーラトランジスタを搭載したＬＳＩが開発され、実
用化されている。例えば、論理動作をＣＭＯＳ回路で行
い、負荷の駆動をバイポーラトランジスタで行うＢｉＣ
ＭＯＳゲート回路では、消費電力が少ないＣＭＯＳ回路
の特徴と、電流駆動能力が高いバイポーラトランジスタ
の特徴を両立させることができる。図３はＢｉＣＭＯＳ
で構成した２入力ＮＡＮＤゲート回路の一例を示す回路
図である。Ｐ１，Ｐ２はＰチャネルＭＯＳＦＥＴ、Ｎ１
〜Ｎ５はＮチャネルＭＯＳＦＥＴ、Ｑ１，Ｑ２はＮＰＮ
型バイポーラトランジスタである。このゲート回路で
は、負荷の充電及び放電はＮＰＮ型バイポーラトランジ
スタＱ１，Ｑ２で行う。なお、負荷の充電をＮＰＮ型バ
イポーラトランジスタで行い、放電をＰＮＰ型バイポー
ラトランジスタで行うＣ−ＢｉＭＯＳゲート回路も報告
されている。
イポーラトランジスタを搭載したＬＳＩが開発され、実
用化されている。例えば、論理動作をＣＭＯＳ回路で行
い、負荷の駆動をバイポーラトランジスタで行うＢｉＣ
ＭＯＳゲート回路では、消費電力が少ないＣＭＯＳ回路
の特徴と、電流駆動能力が高いバイポーラトランジスタ
の特徴を両立させることができる。図３はＢｉＣＭＯＳ
で構成した２入力ＮＡＮＤゲート回路の一例を示す回路
図である。Ｐ１，Ｐ２はＰチャネルＭＯＳＦＥＴ、Ｎ１
〜Ｎ５はＮチャネルＭＯＳＦＥＴ、Ｑ１，Ｑ２はＮＰＮ
型バイポーラトランジスタである。このゲート回路で
は、負荷の充電及び放電はＮＰＮ型バイポーラトランジ
スタＱ１，Ｑ２で行う。なお、負荷の充電をＮＰＮ型バ
イポーラトランジスタで行い、放電をＰＮＰ型バイポー
ラトランジスタで行うＣ−ＢｉＭＯＳゲート回路も報告
されている。
【０００３】更に、絶縁膜或いは絶縁体上に半導体層が
位置する、所謂ＳＯＩ構造の研究開発が盛んに行われて
いる。ＳＯＩ構造のＭＯＳＦＥＴでは、拡散層の容量が
極めて小さくでき、またシリコン層の厚さを百ｎｍ以下
にした場合にオン電流が増大することが報告され、注目
を集めている。また、ＳＯＩ構造では、個々のトランジ
スタを形成する活性領域が絶縁体で完全に分離されてい
るため、通常のバルクＣＭＯＳのようなウェルは必要が
ない。そのため、ＮチャネルＭＯＳＦＥＴとＰチャネル
ＭＯＳＦＥＴを非常に近く配置することができ、集積度
の点でも有利である。
位置する、所謂ＳＯＩ構造の研究開発が盛んに行われて
いる。ＳＯＩ構造のＭＯＳＦＥＴでは、拡散層の容量が
極めて小さくでき、またシリコン層の厚さを百ｎｍ以下
にした場合にオン電流が増大することが報告され、注目
を集めている。また、ＳＯＩ構造では、個々のトランジ
スタを形成する活性領域が絶縁体で完全に分離されてい
るため、通常のバルクＣＭＯＳのようなウェルは必要が
ない。そのため、ＮチャネルＭＯＳＦＥＴとＰチャネル
ＭＯＳＦＥＴを非常に近く配置することができ、集積度
の点でも有利である。
【０００４】
【発明が解決しようとする課題】しかしながら、前記し
た同一チップ上にＭＯＳＦＥＴとバイポーラトランジス
タを搭載したＬＳＩにおいては、次のような問題が生じ
ている。従来のバイポーラトランジスタはＭＯＳＦＥＴ
とデバイス構造が大きく異なり、そのためマスクパター
ンが大きく異なる。そこで、ゲートアレイのように素子
を予め作り込んでおく場合には、ＭＯＳＦＥＴとバイポ
ーラトランジスタをそれぞれ別々に取り込むことにな
る。しかし、一般に負荷が軽い場合には、ＢｉＣＭＯＳ
ゲートよりも純粋なＣＭＯＳゲートの方が高速であるた
め、多くのバイポーラトランジスタが使われないことが
多い。その結果、ＢｉＣＭＯＳゲートアレイはＣＭＯＳ
ゲートアレイと比較して集積度が低下してしまう。バイ
ポーラトランジスタがＭＯＳＦＥＴと比較してその面積
が大きいことも、その傾向に拍車をかけている。
た同一チップ上にＭＯＳＦＥＴとバイポーラトランジス
タを搭載したＬＳＩにおいては、次のような問題が生じ
ている。従来のバイポーラトランジスタはＭＯＳＦＥＴ
とデバイス構造が大きく異なり、そのためマスクパター
ンが大きく異なる。そこで、ゲートアレイのように素子
を予め作り込んでおく場合には、ＭＯＳＦＥＴとバイポ
ーラトランジスタをそれぞれ別々に取り込むことにな
る。しかし、一般に負荷が軽い場合には、ＢｉＣＭＯＳ
ゲートよりも純粋なＣＭＯＳゲートの方が高速であるた
め、多くのバイポーラトランジスタが使われないことが
多い。その結果、ＢｉＣＭＯＳゲートアレイはＣＭＯＳ
ゲートアレイと比較して集積度が低下してしまう。バイ
ポーラトランジスタがＭＯＳＦＥＴと比較してその面積
が大きいことも、その傾向に拍車をかけている。
【０００５】また、従来のバイポーラトランジスタで
は、同一チップにＮＰＮ型とＰＮＰ型を作成すること
は、かなり複雑なプロセスを必要とする。また、前記し
たＳＯＩ構造において、バイポーラトランジスタをＳＯ
Ｉ基板に作製する場合、シリコン層の厚さは最低でも数
百ｎｍ必要である。一方で、ＭＯＳＦＥＴにとって最適
なシリコン層の厚さは百ｎｍ以下であり、この結果、Ｓ
ＯＩ基板では従来のバイポーラトランジスタとＭＯＳＦ
ＥＴは容易には両立しなくなる。本発明の目的は、集積
度を向上し、かつ製造の容易なＢｉＣＭＯＳ構造の半導
体装置を提供することにある。
は、同一チップにＮＰＮ型とＰＮＰ型を作成すること
は、かなり複雑なプロセスを必要とする。また、前記し
たＳＯＩ構造において、バイポーラトランジスタをＳＯ
Ｉ基板に作製する場合、シリコン層の厚さは最低でも数
百ｎｍ必要である。一方で、ＭＯＳＦＥＴにとって最適
なシリコン層の厚さは百ｎｍ以下であり、この結果、Ｓ
ＯＩ基板では従来のバイポーラトランジスタとＭＯＳＦ
ＥＴは容易には両立しなくなる。本発明の目的は、集積
度を向上し、かつ製造の容易なＢｉＣＭＯＳ構造の半導
体装置を提供することにある。
【０００６】
【課題を解決するための手段】本発明は、絶縁体上に延
在される一導電型の半導体層と、この半導体層上にゲー
ト絶縁膜を介して形成されるゲート電極と、このゲート
電極の直下領域を残した両側の半導体層にそれぞれ形成
される逆導電型の高濃度不純物領域と、ゲート電極の直
下の一導電型領域に連続した状態で半導体層に形成され
る一導電型の高濃度不純物領域とで構成される素子を形
成し、前記素子を多数個配置するとともに、そのうち一
部をＭＯＳトランジスタとして構成し、他の一部をバイ
ポーラトランジスタとして構成している。この場合、前
記ゲート電極の直下領域に残される前記一導電型の半導
体層は、ＭＯＳトランジスタとして構成されるときの不
純物濃度よりも、バイポーラトランジスタして構成され
るときの不純物濃度が高くされる。
在される一導電型の半導体層と、この半導体層上にゲー
ト絶縁膜を介して形成されるゲート電極と、このゲート
電極の直下領域を残した両側の半導体層にそれぞれ形成
される逆導電型の高濃度不純物領域と、ゲート電極の直
下の一導電型領域に連続した状態で半導体層に形成され
る一導電型の高濃度不純物領域とで構成される素子を形
成し、前記素子を多数個配置するとともに、そのうち一
部をＭＯＳトランジスタとして構成し、他の一部をバイ
ポーラトランジスタとして構成している。この場合、前
記ゲート電極の直下領域に残される前記一導電型の半導
体層は、ＭＯＳトランジスタとして構成されるときの不
純物濃度よりも、バイポーラトランジスタして構成され
るときの不純物濃度が高くされる。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の第１実施例を示しており、（ａ）は
平面レイアウト図、（ｂ）はＡ−Ａ線断面図、（ｃ）は
Ｂ−Ｂ線断面図である。同図に示すように、この半導体
装置は、ＮチャネルＭＯＳＦＥＴ及びＮＰＮ型バイポー
ラトランジスタを一体に形成した構成とされている。即
ち、絶縁体１上にシリコン層１０が設けられ、このシリ
コン層１０の表面上にはシリコン層１０の縦方向にわた
ってゲート絶縁膜１１とゲート電極１２が設けられてい
る。前記シリコン層１０は低濃度Ｐ形半導体層として形
成されており、このシリコン層１０に対して前記ゲート
電極１２を利用して不純物を導入することで、その直下
に低濃度Ｐ型領域１３を有し、かつゲート電極１２の両
側に高濃度Ｎ型領域１４と高濃度Ｎ型領域１５が設けら
れる。更に、前記ゲート電極１２の縦方向の端位置でゲ
ート電極１２が存在しない領域には、高濃度Ｐ型領域１
６が設けられている。
る。図１は本発明の第１実施例を示しており、（ａ）は
平面レイアウト図、（ｂ）はＡ−Ａ線断面図、（ｃ）は
Ｂ−Ｂ線断面図である。同図に示すように、この半導体
装置は、ＮチャネルＭＯＳＦＥＴ及びＮＰＮ型バイポー
ラトランジスタを一体に形成した構成とされている。即
ち、絶縁体１上にシリコン層１０が設けられ、このシリ
コン層１０の表面上にはシリコン層１０の縦方向にわた
ってゲート絶縁膜１１とゲート電極１２が設けられてい
る。前記シリコン層１０は低濃度Ｐ形半導体層として形
成されており、このシリコン層１０に対して前記ゲート
電極１２を利用して不純物を導入することで、その直下
に低濃度Ｐ型領域１３を有し、かつゲート電極１２の両
側に高濃度Ｎ型領域１４と高濃度Ｎ型領域１５が設けら
れる。更に、前記ゲート電極１２の縦方向の端位置でゲ
ート電極１２が存在しない領域には、高濃度Ｐ型領域１
６が設けられている。
【０００８】この構成によれば、ゲート電極１２をゲー
トとして、高濃度Ｎ型領域１４をソースとして、高濃度
Ｎ型領域１５をドレインとしてそれぞれを使用し、高濃
度Ｐ型領域１６にソース及びドレインよりも常に等しい
か低い一定電圧を加えると、ＮチャネルＭＯＳＦＥＴと
して動作させることができる。つまり、高濃度Ｐ型領域
１６に加える一定電圧を基板バイアスとして使用するの
である。また、高濃度Ｎ型領域１４をエミッタとして、
高濃度Ｎ型領域１５をコレクタとして、高濃度Ｐ型領域
１６を介して低濃度Ｐ型領域１３をベースとしてそれぞ
れを使用すると、ＮＰＮ型バイポーラトランジスタとし
て動作させることができる。つまり、横型バイポーラト
ランジスタとして動作させる。このとき、ゲート電極１
２はフローティング状態でもかまわないが、高濃度Ｐ型
領域１６と同電位にしたほうが、ベース領域の寄生容量
が減少するため好ましい。
トとして、高濃度Ｎ型領域１４をソースとして、高濃度
Ｎ型領域１５をドレインとしてそれぞれを使用し、高濃
度Ｐ型領域１６にソース及びドレインよりも常に等しい
か低い一定電圧を加えると、ＮチャネルＭＯＳＦＥＴと
して動作させることができる。つまり、高濃度Ｐ型領域
１６に加える一定電圧を基板バイアスとして使用するの
である。また、高濃度Ｎ型領域１４をエミッタとして、
高濃度Ｎ型領域１５をコレクタとして、高濃度Ｐ型領域
１６を介して低濃度Ｐ型領域１３をベースとしてそれぞ
れを使用すると、ＮＰＮ型バイポーラトランジスタとし
て動作させることができる。つまり、横型バイポーラト
ランジスタとして動作させる。このとき、ゲート電極１
２はフローティング状態でもかまわないが、高濃度Ｐ型
領域１６と同電位にしたほうが、ベース領域の寄生容量
が減少するため好ましい。
【０００９】従来、横型バイポーラトランジスタは縦型
バイポーラトランジスタと比較してかなり特性が悪い。
これはベース幅が狭くできなかったためである。しか
し、本発明ではゲート長がハーフミクロン程度の素子に
適用すれば、ベース幅を数百ｎｍにするのは容易であ
り、数〜１０ＧＨZ の遮断周波数ｆＴが達成できる。
バイポーラトランジスタと比較してかなり特性が悪い。
これはベース幅が狭くできなかったためである。しか
し、本発明ではゲート長がハーフミクロン程度の素子に
適用すれば、ベース幅を数百ｎｍにするのは容易であ
り、数〜１０ＧＨZ の遮断周波数ｆＴが達成できる。
【００１０】ここで、 ゲート長がハーフミクロン程度
の素子に本発明を適用する場合、シリコン層１０の厚さ
は百ｎｍ以下、ゲート絶縁膜１１の厚さは１０ｎｍ程度
が適切である。低濃度Ｐ型領域１３の不純物濃度は、Ｍ
ＯＳＦＥＴとして動作させる場合はシリコン層１０が全
て空乏状態になるように低いほうが好ましい。また、バ
イポーラトランジスタとして動作させる場合は、５×１
０17ｃｍ-2以上が好ましい。そのため、ＭＯＳＦＥＴと
して動作させる場合と、バイポーラトランジスタとして
動作させる場合とでは、低濃度Ｐ型領域の不純物濃度を
変えることが好ましい。
の素子に本発明を適用する場合、シリコン層１０の厚さ
は百ｎｍ以下、ゲート絶縁膜１１の厚さは１０ｎｍ程度
が適切である。低濃度Ｐ型領域１３の不純物濃度は、Ｍ
ＯＳＦＥＴとして動作させる場合はシリコン層１０が全
て空乏状態になるように低いほうが好ましい。また、バ
イポーラトランジスタとして動作させる場合は、５×１
０17ｃｍ-2以上が好ましい。そのため、ＭＯＳＦＥＴと
して動作させる場合と、バイポーラトランジスタとして
動作させる場合とでは、低濃度Ｐ型領域の不純物濃度を
変えることが好ましい。
【００１１】図２は本発明の第２実施例の平面レイアウ
ト図であり、図１と等価な部分には同一符号を付してあ
る。ここでは、シリコン層１０はゲート電極１２の直下
の低濃度Ｐ型領域１３と、その周囲の４つの拡散層領域
に分割されている。４つの拡散層領域のうち、ゲート電
極１２の両側には高濃度Ｎ型領域１４，１５が設けら
れ、残りの２つのゲート電極１２の両端部には高濃度Ｐ
型領域１６，１７が設けられる。
ト図であり、図１と等価な部分には同一符号を付してあ
る。ここでは、シリコン層１０はゲート電極１２の直下
の低濃度Ｐ型領域１３と、その周囲の４つの拡散層領域
に分割されている。４つの拡散層領域のうち、ゲート電
極１２の両側には高濃度Ｎ型領域１４，１５が設けら
れ、残りの２つのゲート電極１２の両端部には高濃度Ｐ
型領域１６，１７が設けられる。
【００１２】この構成においても、第１実施例と同様に
ＮチャネルＭＯＳＦＥＴ或いはＮＰＮ型バイポーラトラ
ンジスタとして利用することができる。特に、この素子
をバイポーラトランジスタして動作させた場合には、両
端部に設けた高濃度Ｐ型領域１６，１７によってベース
抵抗が半分に小さくなり、特性が向上する。以上、本発
明をＮチャネルＭＯＳＦＥＴ及びＮＰＮ型バイポーラト
ランジスタの場合について説明したが、ＰチャネルＭＯ
ＳＦＥＴ及びＰＮＰ型バイポーラトランジスタの場合に
ついても全く同様である。
ＮチャネルＭＯＳＦＥＴ或いはＮＰＮ型バイポーラトラ
ンジスタとして利用することができる。特に、この素子
をバイポーラトランジスタして動作させた場合には、両
端部に設けた高濃度Ｐ型領域１６，１７によってベース
抵抗が半分に小さくなり、特性が向上する。以上、本発
明をＮチャネルＭＯＳＦＥＴ及びＮＰＮ型バイポーラト
ランジスタの場合について説明したが、ＰチャネルＭＯ
ＳＦＥＴ及びＰＮＰ型バイポーラトランジスタの場合に
ついても全く同様である。
【００１３】
【発明の効果】以上説明したように本発明は、絶縁体上
に形成した半導体層上にゲート電極を形成するととも
に、半導体層には選択的に複数の高濃度不純物領域を形
成した素子を多数個配置し、そのうち一部の素子におい
て、ゲート電極と不純物領域とでＭＯＳＦＥＴを構成
し、或いは前記不純物領域でバイポーラトランジスタを
構成するので、同一素子を必要に応じてＭＯＳＦＥＴ、
或いはバイポーラトランジスタとして利用することがで
きる。したがって、ＢｉＣＭＯＳゲートアレイにおいて
使用しないバイポーラトランジスタが生じることが解消
でき、ＣＭＯＳゲートアレイと略等しい集積度が達成で
きる。また、導入する不純物の導電型を変更するだけで
同一チップにＮＰＮ型とＰＮＰ型のバイポーラトランジ
スタを容易に実現することができ、しかもその製造プロ
セスは非常に容易であり、従来のＳＯＩ構造のＣＭＯＳ
と同様に製造することができる。
に形成した半導体層上にゲート電極を形成するととも
に、半導体層には選択的に複数の高濃度不純物領域を形
成した素子を多数個配置し、そのうち一部の素子におい
て、ゲート電極と不純物領域とでＭＯＳＦＥＴを構成
し、或いは前記不純物領域でバイポーラトランジスタを
構成するので、同一素子を必要に応じてＭＯＳＦＥＴ、
或いはバイポーラトランジスタとして利用することがで
きる。したがって、ＢｉＣＭＯＳゲートアレイにおいて
使用しないバイポーラトランジスタが生じることが解消
でき、ＣＭＯＳゲートアレイと略等しい集積度が達成で
きる。また、導入する不純物の導電型を変更するだけで
同一チップにＮＰＮ型とＰＮＰ型のバイポーラトランジ
スタを容易に実現することができ、しかもその製造プロ
セスは非常に容易であり、従来のＳＯＩ構造のＣＭＯＳ
と同様に製造することができる。
【図１】本発明の第１実施例を示し、（ａ）は平面レイ
アウト図、（ｂ）はＡ−Ａ線断面図、（ｃ）はＢ−Ｂ線
断面図である。
アウト図、（ｂ）はＡ−Ａ線断面図、（ｃ）はＢ−Ｂ線
断面図である。
【図２】本発明の第２実施例の平面レウアウト図であ
る。
る。
【図３】Ｂｉ−ＣＭＯＳ回路の一例を示す回路図であ
る。
る。
１ 絶縁体 １０ シリコン層 １２ ゲート電極 １３ 低濃度Ｐ型領域 １４，１５ 高濃度Ｎ型領域 １６，１７ 高濃度Ｐ型領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/786 (56)参考文献 特開 昭63−5552（ＪＰ，Ａ) 特開 昭58−124243（ＪＰ，Ａ) 特開 昭63−241967（ＪＰ，Ａ) 特開 昭59−178767（ＪＰ，Ａ) 特開 平２−49464（ＪＰ，Ａ) 特開 平３−116862（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 絶縁体上に延在される一導電型の半導体
層と、この半導体層上にゲート絶縁膜を介して形成され
るゲート電極と、このゲート電極の直下領域を残した両
側の前記半導体層にそれぞれ形成される逆導電型の高濃
度不純物領域と、前記ゲート電極の直下の前記一導電型
領域に連続した状態で前記半導体層に形成される一導電
型の高濃度不純物領域とを備える素子を形成し、前記素
子を多数個配置するとともに、そのうち一部において
は、前記一導電型の高濃度不純物領域には一定電圧を加
え、かつ、前記ゲート電極と前記逆導電型の高濃度不純
物領域とを入出力端子として接続した第１の種類のトラ
ンジスタとして用い、他の一部においては、前記一導電
型の高濃度不純物領域と前記逆導電型の高濃度不純物領
域とを入出力端子として接続した第２の種類のトランジ
スタとして用い、前記第１の種類のトランジスタと前記
第２の種類のトランジスタとを共存させて構成したこと
を特徴とする半導体装置。 - 【請求項２】 前記ゲート電極の直下領域に残される前
記一導電型の半導体層は、前記第１の種類のトランジス
タとして用いられるときの不純物濃度よりも、前記第２
の種類のトランジスタとして用いられるときの不純物濃
度が高くされている請求項１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04337885A JP3080800B2 (ja) | 1992-11-26 | 1992-11-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04337885A JP3080800B2 (ja) | 1992-11-26 | 1992-11-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163832A JPH06163832A (ja) | 1994-06-10 |
| JP3080800B2 true JP3080800B2 (ja) | 2000-08-28 |
Family
ID=18312915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04337885A Expired - Fee Related JP3080800B2 (ja) | 1992-11-26 | 1992-11-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080800B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4573849B2 (ja) | 2007-03-28 | 2010-11-04 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
-
1992
- 1992-11-26 JP JP04337885A patent/JP3080800B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06163832A (ja) | 1994-06-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990406 |
|
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