JP2730450B2 - 半導体装置 - Google Patents
半導体装置Info
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- Japan
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- type buried
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
バイポーラトランジスタとＣＭＯＳトランジスタとを同
一半導体チップ上に構成したＢｉ−ＣＭＯＳ集積回路装
置に関する。
バイポーラトランジスタとＣＭＯＳトランジスタとを同
一半導体チップ上に構成したＢｉ−ＣＭＯＳ集積回路装
置に関する。
【０００２】
【従来の技術】単一の電源電圧により駆動されるＢｉ−
ＣＭＯＳ論理回路においては、ｎｐｎトランジスタのコ
レクタに電源電圧を印加するため、このトランジスタを
半導体基板から電気的に分離する必要があり、一般にｐ
型基板の採用によりその電気的分離を達成している。
ＣＭＯＳ論理回路においては、ｎｐｎトランジスタのコ
レクタに電源電圧を印加するため、このトランジスタを
半導体基板から電気的に分離する必要があり、一般にｐ
型基板の採用によりその電気的分離を達成している。
【０００３】このようなＢｉ−ＣＭＯＳ論理回路を含む
Ｂｉ−ＣＭＯＳ集積回路装置は、図６に示すように、ｐ
型基板１の表面に、ｎｐｎトランジスタ形成用のｎ+ 型
埋込層３とＣＭＯＳトランジスタ形成用のｐ+ 型埋込層
４およびｎ+ 型埋込層５とを含むｎ- 型エピタキシャル
層６を形成し、上記ｎ+ 型埋込層３の周囲のｎ- 型エピ
タキシャル層に形成した環状のｐ+ 型埋込層１７および
ｐ+ 型拡散層１８により電気的に分離された島状のｎ-
型領域１９にｎｐｎトランジスタを形成し、一方、この
島状領域以外のｎ- 型エピタキシャル層６にそれぞれ位
置し上記ｐ+ 型埋込層４およびｎ+ 型埋込層５にそれぞ
れ達するｐ型ウェル８およびｎ型ウェル９にｎチャネル
ＭＯＳトランジスタおよびｐチャネルＭＯＳトランジス
タをそれぞれ形成することによって構成される。
Ｂｉ−ＣＭＯＳ集積回路装置は、図６に示すように、ｐ
型基板１の表面に、ｎｐｎトランジスタ形成用のｎ+ 型
埋込層３とＣＭＯＳトランジスタ形成用のｐ+ 型埋込層
４およびｎ+ 型埋込層５とを含むｎ- 型エピタキシャル
層６を形成し、上記ｎ+ 型埋込層３の周囲のｎ- 型エピ
タキシャル層に形成した環状のｐ+ 型埋込層１７および
ｐ+ 型拡散層１８により電気的に分離された島状のｎ-
型領域１９にｎｐｎトランジスタを形成し、一方、この
島状領域以外のｎ- 型エピタキシャル層６にそれぞれ位
置し上記ｐ+ 型埋込層４およびｎ+ 型埋込層５にそれぞ
れ達するｐ型ウェル８およびｎ型ウェル９にｎチャネル
ＭＯＳトランジスタおよびｐチャネルＭＯＳトランジス
タをそれぞれ形成することによって構成される。
【０００４】しかしながら、高集積化および高速化の要
求に伴いＣＭＯＳトランジスタのゲート長がサブミクロ
ンの領域まで微小化されたため、ゲート長が従来のミク
ロンオーダーのときのＢｉ−ＣＭＯＳ論理回路の駆動電
圧と同じ電位の５Ｖに保つと、ＭＯＳトランジスタのホ
ットキャリア耐性が著しく低下し、ＭＯＳトランジスタ
の寿命を短くする。一方、バイポーラトランジスタの駆
動電圧は高速動作を確保するために高くした方が有利で
ある。従って、Ｂｉ−ＣＭＯＳ論理回路を含むＢｉ−Ｃ
ＭＯＳ集積回路装置をＣＭＯＳトランジスタのための低
い電圧と、バイポーラトランジスタのための高い電圧の
異なる二つの電源電圧で駆動させることが必要になって
きた。
求に伴いＣＭＯＳトランジスタのゲート長がサブミクロ
ンの領域まで微小化されたため、ゲート長が従来のミク
ロンオーダーのときのＢｉ−ＣＭＯＳ論理回路の駆動電
圧と同じ電位の５Ｖに保つと、ＭＯＳトランジスタのホ
ットキャリア耐性が著しく低下し、ＭＯＳトランジスタ
の寿命を短くする。一方、バイポーラトランジスタの駆
動電圧は高速動作を確保するために高くした方が有利で
ある。従って、Ｂｉ−ＣＭＯＳ論理回路を含むＢｉ−Ｃ
ＭＯＳ集積回路装置をＣＭＯＳトランジスタのための低
い電圧と、バイポーラトランジスタのための高い電圧の
異なる二つの電源電圧で駆動させることが必要になって
きた。
【０００５】Ｂｉ−ＣＭＯＳ集積回路装置を高電圧およ
び低電圧の二つの電源電圧で駆動するためには、ｎチャ
ネルＭＯＳトランジスタもｐ型基板から電気的に分離す
る必要がある。その必要を充足するための手法が１９９
１年 アイ・イー・イー・イー・インターナショナル・
ソリッドステート・サーキッツ・コンファレンス・ダイ
ジェスト・オブ・テクニカル・ペーパーズ（ＩＥＥＥ
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，Ｄｉｇｅ
ｓｔ ｏｆ ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ）５２
〜５３頁に記載されている。すなわち、図７に示すよう
にｎチャネルＭＯＳトランジスタ形成用のｐ型ウェル８
をその上に形成したｐ+ 型埋込層４とｐ型基板１との間
にｎ型埋込層２を設ける手法である。なお、ｎ型埋込層
２以外は図６に示した構成と同様の構成を有している。
び低電圧の二つの電源電圧で駆動するためには、ｎチャ
ネルＭＯＳトランジスタもｐ型基板から電気的に分離す
る必要がある。その必要を充足するための手法が１９９
１年 アイ・イー・イー・イー・インターナショナル・
ソリッドステート・サーキッツ・コンファレンス・ダイ
ジェスト・オブ・テクニカル・ペーパーズ（ＩＥＥＥ
Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｏｌｉｄ−Ｓｔａｔｅ
Ｃｉｒｃｕｉｔｓ Ｃｏｎｆｅｒｅｎｃｅ，Ｄｉｇｅ
ｓｔ ｏｆ ｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ）５２
〜５３頁に記載されている。すなわち、図７に示すよう
にｎチャネルＭＯＳトランジスタ形成用のｐ型ウェル８
をその上に形成したｐ+ 型埋込層４とｐ型基板１との間
にｎ型埋込層２を設ける手法である。なお、ｎ型埋込層
２以外は図６に示した構成と同様の構成を有している。
【０００６】
【発明が解決しようとする課題】この従来の半導体装置
は、ｎチャネルＭＯＳトランジスタをｐ型基板１から分
離するためのｎ型埋込層２の領域内にｐ+ 型埋込層４も
ｐ型ウェル８も収まらなければならない。従って、製造
工程中の位置合わせマージンを見込んでｎ型埋込層２の
面積を大きくする必要があり、それによってＢｉ−ＣＭ
ＯＳ集積回路装置の集積度の改善が阻害されるという問
題がある。
は、ｎチャネルＭＯＳトランジスタをｐ型基板１から分
離するためのｎ型埋込層２の領域内にｐ+ 型埋込層４も
ｐ型ウェル８も収まらなければならない。従って、製造
工程中の位置合わせマージンを見込んでｎ型埋込層２の
面積を大きくする必要があり、それによってＢｉ−ＣＭ
ＯＳ集積回路装置の集積度の改善が阻害されるという問
題がある。
【０００７】本発明の目的は、集積度の向上に適した構
造を備えるＢｉ−ＣＭＯＳ集積回路装置を提供すること
にある。
造を備えるＢｉ−ＣＭＯＳ集積回路装置を提供すること
にある。
【０００８】
【課題を解決するための手段】本発明の半導体装置は、
ｐ型基板の上面に形成されたｎ型埋込層と、このｎ型埋
込層の上面に形成されたｎチャネルＭＯＳトランジスタ
形成用のｐ+ 型埋込層と、ｎｐｎトランジスタ形成用お
よびｐチャネルＭＯＳトランジスタ形成用のｎ+ 型埋込
層とを備える。
ｐ型基板の上面に形成されたｎ型埋込層と、このｎ型埋
込層の上面に形成されたｎチャネルＭＯＳトランジスタ
形成用のｐ+ 型埋込層と、ｎｐｎトランジスタ形成用お
よびｐチャネルＭＯＳトランジスタ形成用のｎ+ 型埋込
層とを備える。
【０００９】これらｐ+ 型埋込層およびｎ+ 型埋込層を
含む上記ｐ型基板表面にはｎ- 型エピタキシャル層が形
成され、このｎ- 型エピタキシャル層内の上記ｐ+ 型埋
込層を含む領域にｐ型ウェルが形成され、同層内のｎ+
型埋込層を含む領域にｎ型ウェルが形成される。上記ｐ
型ウェル内に形成されるｎチャネルＭＯＳトランジスタ
は、ｎｐｎトランジスタ形成用およびｐチャネルＭＯＳ
トランジスタ形成用の上記ｎ型埋込層の一部に含まれて
形成されるので、位置合わせマージンが不要となり、互
いに隣接するｎｐｎトランジスタやｐチャネルＭＯＳト
ランジスタなどの相互間の距離を短縮できる。すなわ
ち、高電圧および低電圧の二つの電源電圧で駆動されＢ
ｉ−ＣＭＯＳ集積回路の集積度を上述の構成により向上
できる。
含む上記ｐ型基板表面にはｎ- 型エピタキシャル層が形
成され、このｎ- 型エピタキシャル層内の上記ｐ+ 型埋
込層を含む領域にｐ型ウェルが形成され、同層内のｎ+
型埋込層を含む領域にｎ型ウェルが形成される。上記ｐ
型ウェル内に形成されるｎチャネルＭＯＳトランジスタ
は、ｎｐｎトランジスタ形成用およびｐチャネルＭＯＳ
トランジスタ形成用の上記ｎ型埋込層の一部に含まれて
形成されるので、位置合わせマージンが不要となり、互
いに隣接するｎｐｎトランジスタやｐチャネルＭＯＳト
ランジスタなどの相互間の距離を短縮できる。すなわ
ち、高電圧および低電圧の二つの電源電圧で駆動されＢ
ｉ−ＣＭＯＳ集積回路の集積度を上述の構成により向上
できる。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１および図２は本発明の第１の実施例の
デバイスレイアウトを示す概略的平面図およびＡ−Ａ′
線断面図である。
デバイスレイアウトを示す概略的平面図およびＡ−Ａ′
線断面図である。
【００１２】図１および図２に示すように、ｐ型基板１
の上面に設けたｎ型埋込層２と、このｎ型埋込層２の上
面に設けたｎｐｎトランジスタ１０１形成用のｎ+ 型埋
込層３，ｎチャネルＭＯＳトランジスタ１０２形成用の
ｐ+ 型埋込層４およびｐチャネルＭＯＳトランジスタ１
０３形成用のｎ+ 型埋込層５とを備えている。ｐ+ 型埋
込層４およびｎ+ 型埋込層５の各各は、後述のウェル内
の寄生抵抗を低減して電位を安定させる作用を有する。
ｎ型埋込層２、ｎ+ 型埋込層３，５およびｐ+型埋込層
４を含む基板１の表面にはｎ- 型エピタキシャル層６が
形成され、この層６の表面の選択的酸化によるフィール
ド酸化膜７により上記トランジスタ１０１，１０２，お
よび１０３などの素子を形成する素子形成領域が区画さ
れる。ｎ- 型エピタキシャル層６には、ｐ型不純物を選
択的にドープして形成され且つ底部がｐ+ 型埋込層４に
接続されたｐ型ウェル８と、同様にｎ型不純物を選択的
にドープして形成され且つ底部がｎ+ 型埋込層５に接続
されたｎ型ウェル９とが形成される。
の上面に設けたｎ型埋込層２と、このｎ型埋込層２の上
面に設けたｎｐｎトランジスタ１０１形成用のｎ+ 型埋
込層３，ｎチャネルＭＯＳトランジスタ１０２形成用の
ｐ+ 型埋込層４およびｐチャネルＭＯＳトランジスタ１
０３形成用のｎ+ 型埋込層５とを備えている。ｐ+ 型埋
込層４およびｎ+ 型埋込層５の各各は、後述のウェル内
の寄生抵抗を低減して電位を安定させる作用を有する。
ｎ型埋込層２、ｎ+ 型埋込層３，５およびｐ+型埋込層
４を含む基板１の表面にはｎ- 型エピタキシャル層６が
形成され、この層６の表面の選択的酸化によるフィール
ド酸化膜７により上記トランジスタ１０１，１０２，お
よび１０３などの素子を形成する素子形成領域が区画さ
れる。ｎ- 型エピタキシャル層６には、ｐ型不純物を選
択的にドープして形成され且つ底部がｐ+ 型埋込層４に
接続されたｐ型ウェル８と、同様にｎ型不純物を選択的
にドープして形成され且つ底部がｎ+ 型埋込層５に接続
されたｎ型ウェル９とが形成される。
【００１３】上記素子形成領域には、ｎ+ 型埋込層３に
達するコレクタ引出層１０と、ｐ型のベース領域１１と
ベース領域１１内に形成されたｎ+ 型のエミッタ領域１
２とからなるｎｐｎトランジスタ１０１が形成される。
また、ｐ型ウェル８にはゲート絶縁膜１３を介して設け
たゲート電極１４に整合してｎ+ 型拡散層１５が形成さ
れ、同様に、ｎ型ウェル９にはｐ+ 型拡散層１６が形成
されて、ｎチャネルＭＯＳトランジスタ１０２およびｐ
チャネルＭＯＳトランジスタ１０３がそれぞれ形成され
る。
達するコレクタ引出層１０と、ｐ型のベース領域１１と
ベース領域１１内に形成されたｎ+ 型のエミッタ領域１
２とからなるｎｐｎトランジスタ１０１が形成される。
また、ｐ型ウェル８にはゲート絶縁膜１３を介して設け
たゲート電極１４に整合してｎ+ 型拡散層１５が形成さ
れ、同様に、ｎ型ウェル９にはｐ+ 型拡散層１６が形成
されて、ｎチャネルＭＯＳトランジスタ１０２およびｐ
チャネルＭＯＳトランジスタ１０３がそれぞれ形成され
る。
【００１４】図３は図１および図２に示した素子により
構成した回路の回路図である。
構成した回路の回路図である。
【００１５】図３に示すように、トランジスタ１０１，
１０２および１０３を含むＢｉ−ＣＭＯＳインバータ回
路を構成しており、このインバータ回路は入力端子２０
４と、この端子２０４にゲートを共通に接続されるとと
もに低電圧（例えば３．３Ｖ）電源端子２０１と接地電
位点２０３との間にドレインの共通接続により直列に挿
入されたｐチャネルＭＯＳトランジスタＱ1 （１０３に
対応）およびｎチャネルＭＯＳトランジスタＱ2 （１０
２に対応）と、上記トランジスタＱ1 およびＱ2 のドレ
インを共通接続の節点ｐにベースを接続したｎｐｎトラ
ンジスタＱ3 （１０１に対応）と、ゲートを入力端子２
０４に接続されトランジスタＱ3 との直列接続の形で高
電圧（例えば５Ｖ）の電源端子２０２と接地電位との間
に挿入されるｎチャネルＭＯＳトランジスタＱ4 と、ト
ランジスタＱ3 およびＱ4 の接続点に接続された出力端
子２０５とを備える。
１０２および１０３を含むＢｉ−ＣＭＯＳインバータ回
路を構成しており、このインバータ回路は入力端子２０
４と、この端子２０４にゲートを共通に接続されるとと
もに低電圧（例えば３．３Ｖ）電源端子２０１と接地電
位点２０３との間にドレインの共通接続により直列に挿
入されたｐチャネルＭＯＳトランジスタＱ1 （１０３に
対応）およびｎチャネルＭＯＳトランジスタＱ2 （１０
２に対応）と、上記トランジスタＱ1 およびＱ2 のドレ
インを共通接続の節点ｐにベースを接続したｎｐｎトラ
ンジスタＱ3 （１０１に対応）と、ゲートを入力端子２
０４に接続されトランジスタＱ3 との直列接続の形で高
電圧（例えば５Ｖ）の電源端子２０２と接地電位との間
に挿入されるｎチャネルＭＯＳトランジスタＱ4 と、ト
ランジスタＱ3 およびＱ4 の接続点に接続された出力端
子２０５とを備える。
【００１６】入力端子２０４に印加された信号の高
（Ｈ）レベルに応答してｐチャネルＭＯＳトランジィス
タＱ1 がオフ，ｎチャネルＭＯＳトランジスタＱ2 がオ
ンとなって節点ｐには低（Ｌ）レベルの信号が出力さ
れ、その結果ｎｐｎトランジスタＱ3 がオフ，ｎチャネ
ルＭＯＳトランジスタＱ4 がオンとなって出力端子２０
５には低（Ｌ）レベルの信号が出力される。一方、入力
端子２０４に印加された信号のＬレベルに応答してｐチ
ャネルＭＯＳトランジスタＱ1 がオン，ｎチャネルＭＯ
ＳトランジスタＱ2 がオフとなって節点ｐはＨレベルと
なり、従って、ｎｐｎトランジスタＱ3 がオン，ｎチャ
ネルＭＯＳトランジスタＱ4 がオフとなり出力端子２０
５にはＨレベルの信号が出力される。
（Ｈ）レベルに応答してｐチャネルＭＯＳトランジィス
タＱ1 がオフ，ｎチャネルＭＯＳトランジスタＱ2 がオ
ンとなって節点ｐには低（Ｌ）レベルの信号が出力さ
れ、その結果ｎｐｎトランジスタＱ3 がオフ，ｎチャネ
ルＭＯＳトランジスタＱ4 がオンとなって出力端子２０
５には低（Ｌ）レベルの信号が出力される。一方、入力
端子２０４に印加された信号のＬレベルに応答してｐチ
ャネルＭＯＳトランジスタＱ1 がオン，ｎチャネルＭＯ
ＳトランジスタＱ2 がオフとなって節点ｐはＨレベルと
なり、従って、ｎｐｎトランジスタＱ3 がオン，ｎチャ
ネルＭＯＳトランジスタＱ4 がオフとなり出力端子２０
５にはＨレベルの信号が出力される。
【００１７】この実施例では、ｎ型埋込層２の上面に形
成されたｎ+ 型埋込層３，ｐ+ 型埋込層４，およびｎ+
型埋込層５によりトランジスタ１０１，１０２および１
０３をｐ型基板から電気的に分離しているので、上記従
来例において不可欠であったｎ型埋込層２に対するｐ+
型埋込層４およびｐ型ウェル８の間の位置合わせマージ
ンが不要となり、また、ｎ+ 型埋込層３を囲む分離層も
不要となる。したがって、ｎチャネルＭＯＳトランジス
タ１０２とｎｐｎトランジスタ１０１又はｐチャネルＭ
ＯＳトランジスタ１０３との間の距離を短縮でき、集積
度を向上できる。
成されたｎ+ 型埋込層３，ｐ+ 型埋込層４，およびｎ+
型埋込層５によりトランジスタ１０１，１０２および１
０３をｐ型基板から電気的に分離しているので、上記従
来例において不可欠であったｎ型埋込層２に対するｐ+
型埋込層４およびｐ型ウェル８の間の位置合わせマージ
ンが不要となり、また、ｎ+ 型埋込層３を囲む分離層も
不要となる。したがって、ｎチャネルＭＯＳトランジス
タ１０２とｎｐｎトランジスタ１０１又はｐチャネルＭ
ＯＳトランジスタ１０３との間の距離を短縮でき、集積
度を向上できる。
【００１８】図４は本発明の第２の実施例を示す模式的
断面図である。
断面図である。
【００１９】図４に示すように、ｎｐｎトランジスタ
（上記トランジスタ１０１に対応）形成用のｎ+ 型埋込
層とｐチャネルＭＯＳトランジスタ（同１０３に対応）
形成用のｎ+ 型埋込層とをｎ+ 型埋込層２１に一体化し
てｎ型埋込層２の上面に形成しており、この実施例によ
ると、第１の実施例よりも集積度を更に改善できる利点
がある。
（上記トランジスタ１０１に対応）形成用のｎ+ 型埋込
層とｐチャネルＭＯＳトランジスタ（同１０３に対応）
形成用のｎ+ 型埋込層とをｎ+ 型埋込層２１に一体化し
てｎ型埋込層２の上面に形成しており、この実施例によ
ると、第１の実施例よりも集積度を更に改善できる利点
がある。
【００２０】図５は本発明の第３の実施例を示す模式的
断面図である。
断面図である。
【００２１】図５に示すように、上述の第２の実施例に
おけるｎ型埋込層２の不純物濃度を上げてｎ+ 型埋込層
２１と共用化したｎ型埋込層２２を備えており、この構
成によりマスク数の節減と工程の短縮が可能となる。
おけるｎ型埋込層２の不純物濃度を上げてｎ+ 型埋込層
２１と共用化したｎ型埋込層２２を備えており、この構
成によりマスク数の節減と工程の短縮が可能となる。
【００２２】
【発明の効果】以上説明したように本発明は、ｐ型基板
の上面に設けたｎ型埋込層の上面にｎチャネルＭＯＳト
ランジスタ形成用のｐ+ 型埋込層とｎｐｎトランジスタ
形成用およびｐチャネルＭＯＳトランジスタ形成用のｎ
+ 型埋込層とを設けて上記基板からそれらトランジスタ
を電気的に分離する構成を備えることにより高電圧およ
び低電圧の二つの電源電圧で駆動するＢｉ−ＣＭＯＳ集
積回路のこれらトランジスタ相互間の距離を短縮でき、
したがって半導体装置の集積度を改善できるという効果
を有する。
の上面に設けたｎ型埋込層の上面にｎチャネルＭＯＳト
ランジスタ形成用のｐ+ 型埋込層とｎｐｎトランジスタ
形成用およびｐチャネルＭＯＳトランジスタ形成用のｎ
+ 型埋込層とを設けて上記基板からそれらトランジスタ
を電気的に分離する構成を備えることにより高電圧およ
び低電圧の二つの電源電圧で駆動するＢｉ−ＣＭＯＳ集
積回路のこれらトランジスタ相互間の距離を短縮でき、
したがって半導体装置の集積度を改善できるという効果
を有する。
【図１】本発明の第１の実施例のデバイスレイアウトを
示す概略的平面図。
示す概略的平面図。
【図２】図１のＡ−Ａ′線断面図。
【図３】図１および図２に示した素子により構成した回
路の回路図。
路の回路図。
【図４】本発明の第２の実施例を示す模式的断面図。
【図５】本発明の第２の実施例を示す模式的断面図。
【図６】従来の半導体装置の第１の例を示す模式的断面
図。
図。
【図７】従来の半導体装置の第２の例を示す模式的断面
図。
図。
１ ｐ型基板 ２ ｎ型埋込層 ３，５，２１，２２ ｎ+ 型埋込層 ４，１７ ｐ+ 型埋込層 ６ ｎ- 型エピタキシャル層 ７ フィールド酸化膜 ８ ｐ型ウェル ９ ｎ型ウェル １０ コレクタ引出層 １１ ベース領域 １２ エミッタ領域 １３ ゲート絶縁膜 １４ ゲート電極 １５ ｎ+ 型拡散層 １６，１８ ｐ+ 型拡散層 １９ ｎ- 型領域 ２０１，２０２ 電源端子 ２０３ 接地端子 ２０４ 入力端子 ２０５ 出力端子 Ｑ1 ｐチャネルＭＯＳトランジスタ Ｑ2 ，Ｑ4 ｎチャネルＭＯＳトランジスタ Ｑ3 ｎｐｎトランジスタ
Claims (6)
- 【請求項１】 ｐ型半導体基板の上面に形成された第１
のｎ型埋込層と、前記第１のｎ型埋込層の上面にそれぞ
れ形成されたｐ型埋込層および前記第１のｎ型埋込層よ
りも高い不純物濃度をそれぞれ有する第２および第３の
ｎ型埋込層と、前記第１，第２および第３のｎ型埋込層
およびｐ型埋込層を含む前記基板の表面に形成された前
記第１のｎ型埋込層よりも低い不純物濃度を有するｎ型
エピタキシャル層と、前記第１のｎ型埋込層の上部に位
置する前記ｎ型エピタキシャル層内に形成され底部が前
記ｐ型埋込層に接続されたｐ型ウェルと、前記ｎ型エピ
タキシャル層内に形成され底部が前記第３のｎ型埋込層
に接続されたｎ型ウェルとを含むことを特徴とする半導
体装置。 - 【請求項２】 第２のｎ型埋込層を含むｎ型エピタキシ
ャル層内に形成されたｎｐｎトランジスタを有する請求
項１記載の半導体装置。 - 【請求項３】 ｐ型ウェルにｎチャネルＭＯＳトランジ
スタが形成されｎ型ウェルにｐチャネルＭＯＳトランジ
スタが形成されている請求項１記載の半導体装置。 - 【請求項４】 ｐ型埋込層が第１のｎ型埋込層の中央部
に配置され、第２および第３のｎ型埋込層が前記ｐ型埋
込層の両側に配置されている請求項１記載の半導体装
置。 - 【請求項５】 第２および第３のｎ型埋込層が第１のｎ
型埋込層の上面に一体化して形成されている請求項１記
載の半導体装置。 - 【請求項６】 ｐ型半導体基板の上面に形成された高不
純物濃度のｎ型埋込層と、前記ｎ型埋込層の上面に形成
されたｐ型埋込層と、前記ｐ型埋込層を含む前記基板の
表面に形成された低不純物濃度のｎ型エピタキシャル層
と、前記ｎ型埋込層の上部に位置する前記ｐ型埋込層を
含むエピタキシャル層に形成されたｐ型ウェルと、ｎ型
埋込層の上部であって前記ｐ型ウェルと離れた位置にあ
る前記エピタキシャル層に形成されたｎ型ウェルと、ｎ
型埋込層の上部であって前記ｐ型ウェルおよびｎ型ウェ
ルと離れた位置にある前記エピタキシャル層に形成され
たｎｐｎトランジスタとを含むことを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13345593A JP2730450B2 (ja) | 1992-06-24 | 1993-06-03 | 半導体装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16517592 | 1992-06-24 | ||
| JP4-165175 | 1992-06-24 | ||
| JP13345593A JP2730450B2 (ja) | 1992-06-24 | 1993-06-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0677314A JPH0677314A (ja) | 1994-03-18 |
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