JPS59200459A - 相補型半導体装置及びその製造方法 - Google Patents
相補型半導体装置及びその製造方法Info
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- JPS59200459A JPS59200459A JP58073812A JP7381283A JPS59200459A JP S59200459 A JPS59200459 A JP S59200459A JP 58073812 A JP58073812 A JP 58073812A JP 7381283 A JP7381283 A JP 7381283A JP S59200459 A JPS59200459 A JP S59200459A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は相補型半導体装置とその製造方法に関する。
一般に相補型半導体集積回路装置は、同一基板にＰチャ
ネルとＮチャネルのＭＯＳトランジスタが形成されるも
ので、低消費進方であることなど種々の特徴を生かし、
近年急激に実用が増大している。ところがその短所とし
てのラッチアップ現象は相補型ＭＯ８構造であるがため
の不可避な故障モードであり、種々対策が行われている
がまだ完全な対策がないのが現状である。
ネルとＮチャネルのＭＯＳトランジスタが形成されるも
ので、低消費進方であることなど種々の特徴を生かし、
近年急激に実用が増大している。ところがその短所とし
てのラッチアップ現象は相補型ＭＯ８構造であるがため
の不可避な故障モードであり、種々対策が行われている
がまだ完全な対策がないのが現状である。
以下、このラッチアップ現象について図面を参照して具
体的に説明する。
体的に説明する。
一般に、相補型半導体集積回路装置の構造は当業者にお
いて、周知のものであり、インバータ回路を構成した場
合の一例を示すと、第１図のような構造になっている。
いて、周知のものであり、インバータ回路を構成した場
合の一例を示すと、第１図のような構造になっている。
すなわち、Ｎ型半導体基板１の一部表面領域にはこの基
板１と導電型を異にする。すなわち、Ｐ型のウェル（Ｗ
ｅｌｌ）領域２が形成されている。さらに、このウェル
領域２の表面領域には、ＮチャネルＭＯＢ）ランジメタ
のソース・ドレインとなる。一対のＮ型の半導体領域３
．４が一定の間隔を保って形成され、また、上記基板１
の表面領域にはＰチャネルＭＯＳトランジスタのソース
・ドレインとなる一対のＰ型の半導体領域５，６が一定
の間隔を保って形成されている。また図において、７は
ＮチャネルＭＯ８）ランジメタ側のゲート絶縁膜、８は
ＰチャネルＭＯ８）ランジメタ側のゲート絶縁膜、９お
よび１０はゲート電極であり、この両ゲート電極９゜１
０は接続されて、ここに入力信号エルが与えられる。さ
らに、１１はＮチャネルＭＯ８）ランジメタのソース電
極であゆ、このソース電極１１には電源電圧Ｖｓｓが与
えられる。１２はＰチャネルＭＯ８）ランジメタのソー
ス電極であり、このソース電極１２には電源電圧”ＤＤ
が与えられる。
板１と導電型を異にする。すなわち、Ｐ型のウェル（Ｗ
ｅｌｌ）領域２が形成されている。さらに、このウェル
領域２の表面領域には、ＮチャネルＭＯＢ）ランジメタ
のソース・ドレインとなる。一対のＮ型の半導体領域３
．４が一定の間隔を保って形成され、また、上記基板１
の表面領域にはＰチャネルＭＯＳトランジスタのソース
・ドレインとなる一対のＰ型の半導体領域５，６が一定
の間隔を保って形成されている。また図において、７は
ＮチャネルＭＯ８）ランジメタ側のゲート絶縁膜、８は
ＰチャネルＭＯ８）ランジメタ側のゲート絶縁膜、９お
よび１０はゲート電極であり、この両ゲート電極９゜１
０は接続されて、ここに入力信号エルが与えられる。さ
らに、１１はＮチャネルＭＯ８）ランジメタのソース電
極であゆ、このソース電極１１には電源電圧Ｖｓｓが与
えられる。１２はＰチャネルＭＯ８）ランジメタのソー
ス電極であり、このソース電極１２には電源電圧”ＤＤ
が与えられる。
１３はＮチャネルＭＯ８）ランジメタのドレイン電極、
ＰチャネルＭＯＢ）ランジメタのドレイン電極およびこ
の両電極を接続する配線を兼ねた電極であり、この電極
から出力信号ＯＶＴが得られるようになっている。また
１４はフィールド絶縁膜である。
ＰチャネルＭＯＢ）ランジメタのドレイン電極およびこ
の両電極を接続する配線を兼ねた電極であり、この電極
から出力信号ＯＶＴが得られるようになっている。また
１４はフィールド絶縁膜である。
このように構成されたインバータ回路ではＮ型の半導体
領域３をエミッタ領域、Ｐ型のウェル領域２をベース領
域、Ｎ型半導体基板１をコレクタ領域とするＮＰＮ形の
縦形バイポーラトランジスタ１５、Ｎ型の半導体領域４
をエミッタ領域、Ｐ型のウェル領域２をペース領域、Ｎ
型半導体領域１をコレクタ領域とするＮＰＮ形の縦形バ
イポーラトランジスタ１６、Ｐ型の半導体領域５をエミ
ッタ領域、Ｎ型半導体基板１をベース領域、Ｐ型のウェ
ル領域２をコレクタ領域とするＰＮＰ形の横型バイポー
ラトランジスタ・１３Ｐ型の半導体領域６をエミッタ領
域、Ｎ型半導体基板１をベース領域、Ｐ型のウェル領域
２をコレクタ領域とするＰＮＰ形の横型バイポーラトラ
ンジスタ１８が、それぞれ寄生的に発生する。第２図は
上記第１図に示すインバータ回路における寄生バイポー
ラトランジスタの接続形態を示す等価回路図であり、図
中の抵抗Ｒ１〜Ｒ５は基板ｌの内部抵抗であり、また抵
抗Ｒ６−几、０はＰ型のウェル領域２の内部抵抗である
。
領域３をエミッタ領域、Ｐ型のウェル領域２をベース領
域、Ｎ型半導体基板１をコレクタ領域とするＮＰＮ形の
縦形バイポーラトランジスタ１５、Ｎ型の半導体領域４
をエミッタ領域、Ｐ型のウェル領域２をペース領域、Ｎ
型半導体領域１をコレクタ領域とするＮＰＮ形の縦形バ
イポーラトランジスタ１６、Ｐ型の半導体領域５をエミ
ッタ領域、Ｎ型半導体基板１をベース領域、Ｐ型のウェ
ル領域２をコレクタ領域とするＰＮＰ形の横型バイポー
ラトランジスタ・１３Ｐ型の半導体領域６をエミッタ領
域、Ｎ型半導体基板１をベース領域、Ｐ型のウェル領域
２をコレクタ領域とするＰＮＰ形の横型バイポーラトラ
ンジスタ１８が、それぞれ寄生的に発生する。第２図は
上記第１図に示すインバータ回路における寄生バイポー
ラトランジスタの接続形態を示す等価回路図であり、図
中の抵抗Ｒ１〜Ｒ５は基板ｌの内部抵抗であり、また抵
抗Ｒ６−几、０はＰ型のウェル領域２の内部抵抗である
。
このような構成において、ラッチアップ現象は次のよう
にして発生する。たとえばＯＵＴに電源電圧ｖＤＤより
も高い電圧または極めて大きな電流が印加されるとＯＵ
Ｔからトランジスタ１８のエミッタ、ベース接合、抵抗
Ｒ，，Ｒ１を介して電源電圧ＶＤＤへと電流が流れ、こ
れによりトランジスタ１８が能動となり、そのコレクタ
電流が０ＵＴ−１−らトランジスタ１８、抵抗Ｒ７，Ｒ
１゜、電源電圧’Ｊｓｓへと流れる。このトランジスタ
１８のコレクタ電流５−１．抵抗ａｔＯに電位降下をも
たらすのでトランジスタ１５は能動になる。すると、こ
のトランジスタ１５のコレクタ電流は抵抗島に電位降下
をもたらし、トランジスタ１７を能動状態にする。
にして発生する。たとえばＯＵＴに電源電圧ｖＤＤより
も高い電圧または極めて大きな電流が印加されるとＯＵ
Ｔからトランジスタ１８のエミッタ、ベース接合、抵抗
Ｒ，，Ｒ１を介して電源電圧ＶＤＤへと電流が流れ、こ
れによりトランジスタ１８が能動となり、そのコレクタ
電流が０ＵＴ−１−らトランジスタ１８、抵抗Ｒ７，Ｒ
１゜、電源電圧’Ｊｓｓへと流れる。このトランジスタ
１８のコレクタ電流５−１．抵抗ａｔＯに電位降下をも
たらすのでトランジスタ１５は能動になる。すると、こ
のトランジスタ１５のコレクタ電流は抵抗島に電位降下
をもたらし、トランジスタ１７を能動状態にする。
このような状態ではトランジスタ１５．１７のコレクタ
電流は互いのベース電流を供給し合い、ＯＵＴの過大電
流または電圧がなくなってもＶＤＩ）＋ＶＳＳ間に゛電
流が流れ続けることになり、遂には前記ソース電極１１
．１２および″４極１３は損焼を起こすことになる。
電流は互いのベース電流を供給し合い、ＯＵＴの過大電
流または電圧がなくなってもＶＤＩ）＋ＶＳＳ間に゛電
流が流れ続けることになり、遂には前記ソース電極１１
．１２および″４極１３は損焼を起こすことになる。
又、素子の微細化に伴ない、特にＮチャネルトランジス
タにおいてホットエレクトロン等の影響による基板電流
が増大し、これがラッチアップ現象を誘発する。
タにおいてホットエレクトロン等の影響による基板電流
が増大し、これがラッチアップ現象を誘発する。
この発明は上記した点に鑑みてなされたものでよりラッ
チアップ現象の起こりにくぃ相補型半導体集積回路装置
と、その製造方法を提供することにある。
チアップ現象の起こりにくぃ相補型半導体集積回路装置
と、その製造方法を提供することにある。
〔発明の概要〕
この発明は第１導電型半導体基板のうちウェル形成予定
領域をエツチングした後、第２導電型の高濃度不純物を
ウェル形成予定領域のエツチングされた表面又は表面近
傍に導入し、更にその後、該エツチングされた表面に第
２導電型で該表面よりも低濃度のエピタキシャル層を成
長させ、ウェル領域と該ウェル領域を除く半導体基板に
互いに異種のチャネル型を有する絶縁ゲート型亀界効果
トランジスタを備えてなる相補型半導体集積回路装置及
びその製造方法を提供するものである。
領域をエツチングした後、第２導電型の高濃度不純物を
ウェル形成予定領域のエツチングされた表面又は表面近
傍に導入し、更にその後、該エツチングされた表面に第
２導電型で該表面よりも低濃度のエピタキシャル層を成
長させ、ウェル領域と該ウェル領域を除く半導体基板に
互いに異種のチャネル型を有する絶縁ゲート型亀界効果
トランジスタを備えてなる相補型半導体集積回路装置及
びその製造方法を提供するものである。
この発明を用いることにより、ウェルの境界領域には高
一度の不純物が導入されている為、ウェルの電位の固定
に関し、上記のいずれかの領域でも可能となり、その自
由度が増すこと、更にｒｅｔｒｏｇｒａｄｅ ｗｅｌｌ
に示されているのｔ同様にウェルと半導体基板との境界
近傍において、ウェルの不純物渓度が高くウェルの表面
近傍では該不純物濃度が低くなるとの理山によりラッチ
アップ現象の防止あるいはラッチアップ耐圧の向上が可
能となる。
一度の不純物が導入されている為、ウェルの電位の固定
に関し、上記のいずれかの領域でも可能となり、その自
由度が増すこと、更にｒｅｔｒｏｇｒａｄｅ ｗｅｌｌ
に示されているのｔ同様にウェルと半導体基板との境界
近傍において、ウェルの不純物渓度が高くウェルの表面
近傍では該不純物濃度が低くなるとの理山によりラッチ
アップ現象の防止あるいはラッチアップ耐圧の向上が可
能となる。
以下、本発明の一実施例について図面を参照して説明す
る。なお、第１図と同一部分には同一符号を付して説明
する。
る。なお、第１図と同一部分には同一符号を付して説明
する。
以下ではＰウェルを用いた相補型半導体装置の実施例に
ついて述べる。
ついて述べる。
まず１０Ω−ＣｆｎＮ型シリコン基板１の表面に酸化ｌ
ｆｔＩ２０を形成した後、レジストを４布し通常の写真
蝕刻法を・用いてＰｗｅ １１予定領域のレジストを除
去する。次にレジストをマスクとして酸化膜をエツチン
グすることにより、第３図（ａ）のようになる。
ｆｔＩ２０を形成した後、レジストを４布し通常の写真
蝕刻法を・用いてＰｗｅ １１予定領域のレジストを除
去する。次にレジストをマスクとして酸化膜をエツチン
グすることにより、第３図（ａ）のようになる。
次にｌｂ）に示すように酸化膜２０をマスクとしてＫＯ
Ｈとイングロビルアルコールヲ用イてＰｗｅｌｌ形成予
定領域のシリコンをエツチングした後、ｌ×１０１ｓ程
度のボロンをイオン注入してＰ領域２１を形成する。
Ｈとイングロビルアルコールヲ用イてＰｗｅｌｌ形成予
定領域のシリコンをエツチングした後、ｌ×１０１ｓ程
度のボロンをイオン注入してＰ領域２１を形成する。
すると（Ｃ）のようになる。
この後は通常のＣＭＯ８の形成方法に従い、（ｄ）に示
すようなＣＭＯ８半導体装置の製造方法を完了する。尚
、図（ｄ）において２３はＰｗｅｌｌをｖｓｓニ保つ為
の電位の引き出しの為の配線であり、又、２４はＮ基板
をＶＤＤに保つ為の電位の引き出し線とのオーミック接
触する為のＮ領域、２５は配線、２６は絶縁膜である。
すようなＣＭＯ８半導体装置の製造方法を完了する。尚
、図（ｄ）において２３はＰｗｅｌｌをｖｓｓニ保つ為
の電位の引き出しの為の配線であり、又、２４はＮ基板
をＶＤＤに保つ為の電位の引き出し線とのオーミック接
触する為のＮ領域、２５は配線、２６は絶縁膜である。
本発明ではＰｗｅｌｌの相補型半導体集積回路装置につ
いて実施例として示したが、Ｎｗｅｌｌ方式、両ｗｅｌ
ｌ 方式の場合と同様に適用が可能である。又Ｐ−ｗ
ｅｌｌ形成時にＰ形成形成前にＰ−領域を図＋６）に示
すように形成することも可能である。又、ンリコンエッ
チングに他のエツチング方法、例えばＲＩＢ（几ｅａｃ
ｔｉｃｅ Ｉｏｎ ｉｔｃｈｉｎｇ ）を用いること
も可能である。
いて実施例として示したが、Ｎｗｅｌｌ方式、両ｗｅｌ
ｌ 方式の場合と同様に適用が可能である。又Ｐ−ｗ
ｅｌｌ形成時にＰ形成形成前にＰ−領域を図＋６）に示
すように形成することも可能である。又、ンリコンエッ
チングに他のエツチング方法、例えばＲＩＢ（几ｅａｃ
ｔｉｃｅ Ｉｏｎ ｉｔｃｈｉｎｇ ）を用いること
も可能である。
第１図は従来の相補型半導体集積回路装置を説、明する
ための断面図、第２図は第１図の寄生バイポーラトラン
ジスタに関連した等価回路図、第３図（ａ）〜（ｄ）は
本発明の一実施例を示す断面図、第３図（ｅ）は本発明
の他の実施例の要部断面図である。
ための断面図、第２図は第１図の寄生バイポーラトラン
ジスタに関連した等価回路図、第３図（ａ）〜（ｄ）は
本発明の一実施例を示す断面図、第３図（ｅ）は本発明
の他の実施例の要部断面図である。
Claims (2)
- （１） 第１導電型半導体基板と、前記半導体基板の
一部に第２導電型領域が形成され、かつ、第２導電型領
域上には該領域と同一で、該領域よりも低濃度のエピタ
キシャル層がウェルとして形成されていること処 第１導醒型半導体基板表面領域と第２導電型ウェル表面
領域には、互いに異種のチャネル型を有する絶縁ゲート
型電界効果トランジスタを具備することを特徴とする相
補型半導体装置。 - （２）第１導電型半導体基板のうち、ウェル形成予定領
域をエツチングした後、第２導電型の高濃度不純物をウ
ェル形成予定領域のエツチング後の表面又は表面近傍に
導入し、更に該表面に第２導電型で該表面よりも低濃度
のエピタキシャル層を成長させ、ウェル領域とし、ウェ
ル領域とウェル領域以外の半導体基板に互いに異種のチ
ャネル型を有する絶縁ゲート型電界効果トランジスタを
形成することを特徴とする相補型半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58073812A JPS59200459A (ja) | 1983-04-28 | 1983-04-28 | 相補型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58073812A JPS59200459A (ja) | 1983-04-28 | 1983-04-28 | 相補型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59200459A true JPS59200459A (ja) | 1984-11-13 |
Family
ID=13528937
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58073812A Pending JPS59200459A (ja) | 1983-04-28 | 1983-04-28 | 相補型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59200459A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254460A (ja) * | 1985-09-03 | 1987-03-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5198880A (en) * | 1989-06-22 | 1993-03-30 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method of making the same |
| JP2002299615A (ja) * | 2001-03-30 | 2002-10-11 | Denso Corp | 半導体装置及びその製造方法 |
-
1983
- 1983-04-28 JP JP58073812A patent/JPS59200459A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254460A (ja) * | 1985-09-03 | 1987-03-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5198880A (en) * | 1989-06-22 | 1993-03-30 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit and method of making the same |
| JP2002299615A (ja) * | 2001-03-30 | 2002-10-11 | Denso Corp | 半導体装置及びその製造方法 |
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