JP3308505B2 - 半導体装置 - Google Patents

半導体装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、Ｂｉｐｏｌａｒや
ＣＭＯＳが搭載可能な、エピタキシャル層を形成した半
導体基板において、１０Ｖ以上の耐圧をもつ絶縁ゲート
Ｎチャネル電界効果型トランジスタ、及びこの絶縁ゲー
トＮチャネル絶縁ゲート電界効果型トランジスタを含む
半導体装置に関する。
【０００２】
【従来の技術】図５はＰ型半導体基板１を用い、Ｎ型エ
ピタキシャル工程を経て作製されたＢｉＣＭＯＳ集積回
路の１例の断面図である。Ｎチャネル型絶縁ゲート電界
効果型トランジスタ１０１はＮ型エピタキシャル層２に
Ｐ型ウェル層４を形成し、この領域内に形成し、Ｐ型絶
縁ゲート電界効果型トランジスタ１０２はＮ型エピタキ
シャル層２の領域に形成する。ＮＰＮ縦形バイポーラト
ランジスタ１０３は、Ｎ型埋込み層１３上のＮ型エピタ
キシャル層２に、Ｐ型ベース拡散領域１５及びＮ型シン
カー１４を形成して作製される。各素子の分離、特に絶
縁ゲート電界効果型トランジスタとバイポーラトランジ
スタの分離はＰ型埋込み層３とＰ型ウェル層４をＮ型エ
ピタキシャル層の上下から拡散させ、接触させることに
より、行うことができる。
【０００３】Ｎ型エピタキシャル層は、目的とする集積
回路の性能によるが、１例としてＮＰＮ縦形バイポーラ
トランジスタの耐圧を１５Ｖ以上に設定する場合、厚み
を４μｍ以上にするとよい。Ｎ型シンカー１４はコレク
タ抵抗の低減や、寄生バイポーラのｈfeの低減のために
濃度が５×１０17〜１×１０19／ｃｍ3で深さが３〜５
μｍの間の条件から選ぶとよい。
【０００４】図２は、ＢｉＣＭＯＳ集積回路においてエ
ピタキシャル層を有する半導体基板に使用される絶縁ゲ
ートＮチャネル電界効果型トランジスタの１例の断面図
である。１は半導体基板で、一般的にＰ型半導体基板を
用いる。このＰ型半導体基板上に１×１０14〜１×１０
16／ｃｍ3のＮ型エピタキシャル層２を形成し、この中
で素子を作製する。Ｎチャネル型の絶縁ゲート電界効果
型トランジスタの場合は、Ｐ型ウェル層４及び必要に応
じてＰ型埋込み層３を形成し、このＰ型の領域内に形成
する。５、６は絶縁ゲート電界効果型トランジスタのソ
ース領域及びドレイン領域で、ＰまたはＡｓを注入し、
１×１０20／ｃｍ3以上となるような高濃度とする。
ゲート電極８はゲート絶縁膜７を介してチャネル形成領
域１１上に形成するが、ドレイン領域６及びチャネル形
成領域１１の間に、１×１０16〜１×１０18／ｃｍ3の
Ｎ型の低濃度領域９を形成することにより、この低濃度
領域が無い場合に比較してドレイン・ソース間耐圧を高
くすることができる。
【０００５】これは、通常の絶縁ゲート電界効果型トラ
ンジスタに比べてドレイン側の空乏層が、この低濃度領
域で伸びやすいために、ドレイン領域とチャネル形成領
域の間のジャンクションで生じるアバランシェ破壊を生
じにくくする効果があるためである。この低濃度領域の
長さは、所望の耐圧によるが、１５Ｖから４０Ｖの耐圧
の場合は１．５μｍから３μｍの間で設定するとよい。
またＮ型の低濃度領域上の絶縁膜はゲート絶縁膜より厚
くすることにより、ゲート・ドレイン間の高電界化を避
けることができ、これに起因するリーク・及び破壊を防
ぐことができる。このゲート絶縁膜より厚い絶縁膜１０
は０．１μｍ以上の厚さが望ましく、例えば素子分離の
ためのフィールド絶縁膜を併用してもよい。
【０００６】ただ、図２の構造の絶縁ゲート電界効果型
トランジスタは、ＥＳＤ（Ｅｌｅｃｔｒｉｃ Ｓｔａｔ
ｉｃ Ｄｉｓｃｈａｒｇｅ）耐量が低く、ドレイン端子
が外部のパッドと接続している場合、外部からドレイン
端子に入ってくる静電気によってＮ型の低濃度領域にお
いてジャンクション破壊を起こしやすいという欠点を持
つ。この静電気による破壊を防止するためには、例とし
てパッドに通じる配線に、特殊な保護素子を回路上設置
するという方法がある。しかしこの保護素子を設置する
ことにより、半導体集積回路の面積が増大し、コストの
増加を招くことになる。半導体集積回路の面積を増大さ
せないために、保護素子を用いずに絶縁ゲート型トラン
ジスタのＥＳＤ耐量を向上するには、例えば図３のよう
に深いＮ型の拡散領域１２を、高濃度ドレイン領域を中
心に形成するという方法がある。しかし、この方法も、
このＮ型の拡散領域を形成するためにマスク工程及び拡
散工程を新たに付加しなければならず、工程増によるコ
ストの増加を招く。このＮ型拡散層１２は濃度が濃いほ
ど、またＮ型エピタキシャル層２の表面から拡散させる
深さが深いほど、ＥＳＤ耐量を向上させることができ
る。例えば、ＨＢＭ（Ｈｕｍａｎ Ｂｏｄｙ Ｍｏｄｅ
ｌ）の場合、ＥＳＤ耐量２ｋＶ以上を得るには、Ｎ型拡散
層の濃度が、１×１０16／ｃｍ3以上、深さが１．５μｍ
以上であればよい。
【０００７】
【発明が解決しようとする課題】以上のように絶縁ゲー
ト電界効果型トランジスタにおいて、高耐圧と高ＥＳＤ
耐量を両立させるためには、１マスク分の工程増を避け
ることができない。また、この素子においてチャネルを
形成する基板の電位（Ｐ型半導体基板の電位と区別する
ために以下Ｂｏｄｙ電位と呼ぶ）が回路上の最低電位で
あるＰ型半導体基板の電位と同電位となるので、素子の
Ｂｏｄｙ電位が回路上の最低電位と異なるような回路構
成を持つ、チャージポンプ回路のような多系統電源ＩＣ
への応用が難しい。
【０００８】そこで、この発明の目的は、従来のこのよ
うな課題を解決するため、保護素子を用いず、かつ工程
を増加させることなく、絶縁ゲート電界効果型トランジ
スタの高耐圧と高ＥＳＤ耐量を両立させ、さらに素子の
Ｂｏｄｙ電位を自由に変更できる素子構造を実現するこ
とにある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、この発明は、Ｐ型の半導体基板上に形成されたＮ型
のエピタキシャル層に、互いに間隔を置いて設けられた
Ｎ型で高濃度のソース領域及びドレイン領域と、このソ
ース領域及びドレイン領域との間のチャネル形成領域及
び、チャネル形成領域とゲート絶縁膜を介して設けられ
たゲート電極とを有し、さらにドレイン領域とチャネル
形成領域との間に形成されたＮ型の低濃度領域と低濃度
領域上に形成されたゲート絶縁膜より厚い絶縁膜とを有
し、ソース領域、チャネル形成領域及び、ゲート絶縁膜
より厚い絶縁膜下の領域の一部を含み、ドレイン領域を
囲む領域にＰ型ウェル層を有し、半導体基板とエピタキ
シャル層の境界であってソース領域、ドレイン領域、チ
ャネル形成領域及びゲート絶縁膜より厚い絶縁膜下の領
域を含む領域にＮ型埋込み層を有し、ソース領域、ドレ
イン領域、チャネル形成領域及びゲート絶縁膜より厚い
絶縁膜下の領域を含み、平面的にはＮ型埋込み層の内側
であって、さらに深さ方向ではＮ型埋込み層の下側及び
上側に存在し、上側が前記Ｎ型埋込み層の直上から、Ｐ
型ウェル層に接するまでの幅をもつＰ型埋込み層を有す
ることを特徴とする、絶縁ゲートＮチャネル電界効果型
トランジスタとした。
【００１０】また、ドレイン領域とチャネル形成領域と
の間に形成されたＮ型の低濃度領域と低濃度領域上に形
成されたゲート絶縁膜より厚い絶縁膜とを有し、ソース
領域とチャネル形成領域との間に形成されたＮ型の低濃
度領域と低濃度領域上に形成されたゲート絶縁膜より厚
い絶縁膜とを有し、チャネル形成領域及び、ゲート絶縁
膜より厚い絶縁膜下の領域の一部を含み、ドレイン領域
及びソース領域を囲む領域にＰ型ウェル層を有すること
を特徴とする、先の構造の絶縁ゲートＮチャネル電界効
果型トランジスタとした。
【００１１】
【発明の実施の形態】以下にこの発明の実施の形態を図
面に基づいて説明する。 本発明は図１の断面図にみら
れるようなＢｉＣＭＯＳ集積回路に用いる絶縁ゲートＮ
チャネル電界効果型トランジスタに関するものである。
まず最初に、本発明の絶縁ゲート電界効果型トランジス
タの製造工程を図７に基づいて説明する。
【００１２】最初にＰ型半導体基板１を用意し、この表
面の一部の領域にＳＢ、ＡｓなどのＮ型の不純物を導入
する。この注入領域は後にＮ型埋込み層となる領域であ
り、例えばＮＰＮ縦形バイポーラトランジスタを作製す
る場合はその素子領域に形成することでコレクタ抵抗を
低減させる効果がある。本発明の絶縁ゲートＮチャネル
電界効果型トランジスタの素子領域においてもＰ型半導
体基板と絶縁分離を行うために、このＮ型埋め込み層を
形成する。注入量は、例えばＡｓの場合、Ｎ型埋込み層
上に発生する欠陥を抑えるために、多くても１０15／ｃ
ｍ2の前半までにすることが望ましい。次にＰ型埋込み
層３を形成するためにＢを、半導体基板の一部の領域に
形成する。このＰ型埋込み層は一般的に素子分離領域を
形成するために用いるが、本発明では先に形成したＮ型
埋込み層領域内の内側に、このＰ型埋込み層形成のため
のＢ注入を行う（図７（ａ））。注入量は、Ｐ型埋込み
層上に発生する欠陥を抑えるために、多くても１０14／
ｃｍ2の半ばまでであることが望ましい。これにより、本
発明では図７（ａ）以下に示すようにＮ型埋込み層とＰ
型埋込み層の積層構造を形成する。その後、欠陥回復の
ために１１００℃以上の高温アニールを行う。
【００１３】次にＮ型のエピタキシャル層２をＰ型半導
体基板上に形成する。膜厚や濃度は作製する素子や回路
の性能によって変える。このときＰ型半導体基板表面に
形成した埋込み層は、エピタキシャル成長中の熱拡散や
オートドーピングにより、Ｎ型エピタキシャル中を上方
に拡散する。本発明の絶縁ゲートＮチャネル電界効果型
トランジスタでは、埋込み層としてＮ型の不純物及びＰ
型の不純物を平面的に重なる領域に注入しているので、
Ｎ型エピタキシャル層形成後は図７（ｂ）のようにな
る。Ｐ型不純物のＢは、Ｎ型不純物のＳＢやＡｓよりも
アニールにより拡散しやすいため、Ｎ型拡散領域の上方
及び下方にＰ型拡散領域が形成される構造となる。ま
た、このＮ型埋込み層はＰ型半導体基板１と絶縁ゲート
Ｎチャネル電界効果型トランジスタとの絶縁分離に使わ
れるので、回路や素子に必要とされる耐圧を満たすよう
に、Ｐ型埋込み層及びＮ型埋込み層の不純物注入量を、
先に述べた欠陥が発生しない範囲で選ぶ必要がある。
【００１４】次にＮ型エピタキシャル層の表面からＰ型
ウェル層４を形成するために、Ｂを注入し、拡散させる。
このＰ型ウェル層は、Ｎチャネル絶縁ゲート電界効果型
トランジスタ、ＰＮＰ縦型バイポーラトランジスタなど
の素子領域や素子分離領域などに形成する。素子分離は
このＰ型ウェル層とＰ型埋込み層を上下から接触させる
ことにより行う場合、Ｐ型埋込み層とＰ型ウェル層の不
純物注入量や、熱処理を調整してプロセス設計を行う必
要がある。本発明の絶縁ゲートＮチャネル電界効果型ト
ランジスタにおいては、チャネルを形成する領域にはＰ
型ウェル層を形成するが、高濃度ドレイン領域を形成す
る領域にはあえてＰ型ウェル層を形成しないようにして
いる。また、Ｎ型埋込み層上のＰ型埋め込み層の一部が
Ｐ型ウェル層に接触するような構造となる。ＮＰＮ縦形
バイポーラトランジスタを同時に集積化する場合は、一
般的にコレクタ部分にＮ＋シンカー１４をこの工程の前
後で形成するが、このＮ＋シンカーを本発明ではＮ型埋
込み層の電極取り出しのために利用してもよい（図７
（ｃ））。
【００１５】次に反転防止層及びフィールド絶縁膜を形
成する。絶縁ゲート電界効果型トランジスタを形成する
場合、このフィールド絶縁膜及び反転防止層を、チャネ
ル形成領域とドレイン領域の間に同時に形成してもよ
い。そうすることにより、マスク工程を増加させずに高
ドレイン耐圧を得るための、Ｎ型低濃度領域を形成する
ことができる（図７（ｄ））。
【００１６】次に、ゲート酸化膜７、ゲート電極８、高
濃度ソース領域５、高濃度ドレイン領域６の形成など、
通常の絶縁ゲート電界効果型トランジスタ特有のプロセ
スを行う（図７（ｅ））。バイポーラトランジスタを同
時に集積化する場合は、あえて図示しないが、ベース拡散
工程なども付加する。その後は、図示しないが、中間絶縁
膜、金属配線、パッシベーションなどの工程を経て半導
体素子を完成させる。
【００１７】以上述べたような工程を経ることにより、
半導体基板と絶縁分離されたＮチャネル絶縁ゲート電界
効果型トランジスタを得ることができる。本プロセスは
絶縁ゲートＮチャネル電界効果型トランジスタのためだ
けのプロセスはなく、通常のＢｉＣＭＯＳ作製プロセス
で容易に本素子が作製できる。 図１（ａ）は、本発明の半導体素子の断面図で、図１
（ｂ）は本発明の半導体素子の模式平面図ある。図１
（ｂ）で分かるように、Ｐ型埋込み層３はこの絶縁ゲー
ト電界効果型トランジスタの素子領域の下側全面を覆っ
ているが、平面的にさらに広い領域にＮ型埋込み層を形
成し、その周囲をＮ＋シンカーで囲んでいる。Ｐ型ウェル
層は図２の従来例のように素子領域全面に形成するので
はなく、高濃度ドレイン領域以外の、ソース領域５、Ｎ
型低濃度領域９の一部を含む領域に形成している。ま
た、図１（ｂ）のようにこのＰ型ウェル層はこの絶縁ゲ
ート電界効果型トランジスタの周囲を囲むように、図１
（ｂ）の４の２つの点線の内側に形成する。従ってドレ
インと同電位となる領域は、ドレイン領域６と、Ｎ型低
濃度領域９と、Ｐ型埋込み層及びＰ型ウェル層で囲まれ
るＮ型エピタキシャル層２の３つの領域となる。ここで
この絶縁ゲート電界効果型トランジスタの基板領域とな
るＰ型ウェル層及びＰ型埋込み層は、Ｎ型埋込み層によ
って、Ｐ型半導体基板と完全に分離されているので、こ
の素子のＢｏｄｙ電位は半導体集積回路の最低電位であ
るＰ型半導体基板の電位に束縛されることなく、自由に
設定できる。
【００１８】その他は、図２に見られるような従来の絶
縁ゲート電界効果型トランジスタの構造と同じである。
すなわち、Ｎ型低濃度領域９及び厚い絶縁膜１０をドレ
イン領域とチャネル形成領域の間に形成しているので、
通常の絶縁ゲート電界効果型トランジスタに比べて高耐
圧化が実現できる。先に述べた、ドレイン領域と同電位
となるＰ型ウェル層に囲まれたＮ型エピタキシャル層の
領域は、図１中の下方はＰ型埋込み層に覆われており、
横方向はＰ型ウェル層で囲まれており、Ｐ型埋込み層及
びＰ型ウェル層は接触するように形成されているので、
トランジスタの電気的動作において、ドレインから他の
領域にドレイン電流がリークすることは無い。この領域
は従来例の図３のＮ型拡散領域１２と同様な機能を持た
せることができる。すなわち、図２のような従来の構造
の絶縁ゲートＮチャネル電界効果型トランジスタに比べ
て、ＥＳＤ耐量を向上させる目的で形成している。
【００１９】つまり、従来例図３のＮ型拡散領域１２の
形成工程を付加することなく、高耐圧とともに高ＥＳＤ
耐量を実現することができる。このＮ型のエピタキシャ
ル層の深さは２．５μｍ以上にすることで、ＨＢＭでは
２ｋＶ以上のＥＳＤ耐量を得ることができる。例えばエ
ピタキシャル層の膜厚が５μｍ、Ｐ型埋込み層の上方拡
散が２．５μｍとなるようなプロセスで上記条件を満た
すことができる。この本発明の図１の方法は、ドレイン直
下のＮ型エピタキシャル層の領域を確保するため、好ま
しくはＮ型エピタキシャル層を形成するときの膜厚は少
なくとも３．５〜５μｍが必要である。
【００２０】また、図１では高濃度ドレイン領域を中心
とし、それを囲むようにゲート電極を形成し、ソース領域
がドレイン領域の左右に配置されるような構造となって
いるが、ソース領域はドレイン領域の左右に必ずしも配
置する必要は無く、図示はしないが、ソース領域が高濃
度ドレイン領域のどちらか片側、あるいは全周を取り囲
むような構造でも構わない。その場合もＰ型ウェル層
は、高濃度ドレイン領域以外の、ソース領域、Ｎ型低濃
度領域を含み、高濃度ドレイン領域を囲むように形成す
ることは同様である。
【００２１】また、図４は本発明の別の実施例の図であ
る。本発明ではＰ型ウェル層及びＰ型埋込み層で囲まれ
るＮ型エピタキシャル領域は高濃度ドレイン領域だけで
なく、高濃度ソース領域を含む領域に形成してもよい。
これにより、このトランジスタのドレイン端子、ソース
端子のいずれが外部端子に接続される場合でも高いＥＳ
Ｄ耐量を得ることができる。
【００２２】本発明では絶縁ゲートＮチャネル電界効果
型トランジスタのＢｏｄｙ電位を素子１つ１つについて
自由に設定できるので、広範な種類の回路に応用するこ
とができる。図６に、本発明の絶縁ゲート電界効果型ト
ランジスタを用いた回路の例として反転型チャージポン
プ回路を挙げている。この回路ではスイッチ１０７と１
０８が導通、１０９と１１０が遮断状態であるサイクル
及び、スイッチ１０７と１０８が遮断、１０９と１１０
が導通状態であるサイクルを、各スイッチのゲート端子
に信号を与えながら繰り返すことにより、出力端子１１
１から、負の電源電圧値を得ることができる。スイッチ
１０８のＢｏｄｙ電位は、サイクルによって容量１０５
側か電源１０４側かに切り替えられるように回路上設定
する。
【００２３】この回路では特にスイッチ１１０のＢｏｄ
ｙ電位が負電位に変化する。つまり回路上のグラウンド
に固定しているＰ型半導体基板の電位より低い電位にな
るが、図１や図４のような本発明によるトランジスタを
用いることにより、Ｐ型半導体基板の電位状態を考慮せ
ずに設計することができる。このときには、図１や図４
におけるＮ型埋込み層１３の電位を回路内の最大電位に
固定しておくとよい。
【００２４】この例ではＢｏｄｙの電位が半導体基板の
電位に対して低くなる場合をとりあげたが、本発明では
半導体基板と素子のＢｏｄｙ領域が絶縁分離しているの
で、Ｂｏｄｙの電位が半導体基板に対して高くなるよう
な回路にも半導体基板の電位・極性を考慮することなく
応用できる。
【００２５】
【発明の効果】本発明によれば、絶縁ゲートＮチャネル
電界効果型トランジスタにおいて、工程の増加や回路面
積の増加無しに、高耐圧化と高ＥＳＤ耐量化が実現で
き、チャネルが形成されるＢｏｄｙ領域の電位を半導体
基板の電位に関わらず自由に設定できる。
【図面の簡単な説明】
【図１】（ａ）本発明の、絶縁ゲートＮチャネル電界効
果型トランジスタの模式断面図である。 （ｂ）本発明の、絶縁ゲートＮチャネル電界効果型トラ
ンジスタの模式平面図である。
【図２】従来の、絶縁ゲートＮチャネル電界効果型トラ
ンジスタの模式断面図である。
【図３】従来の、絶縁ゲートＮチャネル電界効果型トラ
ンジスタの別の模式断面図である。
【図４】（ａ）本発明の、絶縁ゲートＮチャネル電界効
果型トランジスタの別の例の模式断面図である。 （ｂ）本発明の、絶縁ゲートＮチャネル電界効果型トラ
ンジスタの別の例の模式平面図である。
【図５】絶縁ゲート電界効果型トランジスタやバイポー
ラトランジスタを含むＢｉＣＭＯＳ集積回路の模式断面
図である。
【図６】本発明の、絶縁ゲートＮチャネル電界効果型ト
ランジスタを使用した模式回路図である。
【図７】本発明の、絶縁ゲートＮチャネル電界効果型ト
ランジスタの製造方法を示した工程断面図である。
【符号の説明】
１ Ｐ型半導体基板 ２ Ｎ型エピタキシャル層 ３ Ｐ型埋込み層 ４ Ｐ型ウェル層 ５ ソース領域 ６ ドレイン領域 ７ ゲート絶縁膜 ８ ゲート電極 ９ Ｎ型低濃度領域 １０ 厚い絶縁膜 １１ チャネル形成領域 １２ Ｎ型拡散領域 １３ Ｎ型埋込み層 １４ Ｎ型シンカー １５ Ｐ型ベース拡散領域 １６ 高濃度ベース領域 １７ 高濃度エミッタ領域 １８ 高濃度コレクタ領域 １０１ Ｎチャネル絶縁ゲート電界効果型トランジスタ １０２ Ｐチャネル絶縁ゲート電界効果型トランジスタ １０３ ＮＰＮ縦形バイポーラトランジスタ １０４ 電源 １０５ 容量１ １０６ 容量2 １０７ Ｐチャネル絶縁ゲート電界効果型トランジスタ
スイッチ１ １０８ Ｎチャネル絶縁ゲート電界効果型トランジスタ
スイッチ１ １０９ Ｎチャネル絶縁ゲート電界効果型トランジスタ
スイッチ２ １１０ Ｎチャネル絶縁ゲート電界効果型トランジスタ
スイッチ３ １１１ 出力端子

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 Ｐ型の半導体基板上に形成されたＮ型の
    エピタキシャル層と、 前記Ｎ型のエピタキシャル層表面に互いに間隔を置いて
    設けられたＮ型で高濃度のソース領域及びドレイン領域
    と、 前記ソース領域及びドレイン領域との間のチャネル形成
    領域と、 前記チャネル形成領域とゲート絶縁膜を介して設けられ
    たゲート電極と、 前記ドレイン領域と前記チャネル形成領域との間に形成
    されたＮ型の低濃度領域と、 前記低濃度領域上に形成され、前記ゲート絶縁膜より厚
    い第２の絶縁膜と、 前記ソース領域、前記チャネル形成領域、及び前記第２
    の絶縁膜下の領域の一部を含み、前記ドレイン領域を前
    記N型のエピタキシャル層を介して囲む様に前記エピタ
    キシャル層に形成されたＰ型ウェル層と、 前記半導体基板と前記N型のエピタキシャル層の境界で
    あって、前記ソース領域、前記ドレイン領域、前記チャ
    ネル形成領域、及び前記第２の絶縁膜下の領域を含む領
    域に形成されたＮ型埋込み層と、 前記ソース領域、前記ドレイン領域、前記チャネル形成
    領域、及び前記第２の絶縁膜下の領域を含み、かつ平面
    的には前記Ｎ型埋込み層の内側であって、深さ方向では
    前記Ｎ型埋込み層に接し、前記Ｎ型埋込み層の下側及び
    上側に存在し、上側に設けられたものは、前記Ｐ型ウェ
    ル層に接するまでの幅をもつＰ型埋込み層とを有するこ
    とを特徴とする、絶縁ゲートＮチャネル電界効果型トラ
    ンジスタ。
  2. 【請求項２】 Ｐ型の半導体基板上に形成されたＮ型の
    エピタキシャル層と、 前記Ｎ型のエピタキシャル層表面に互いに間隔を置いて
    設けられたＮ型で高濃度のソース領域及びドレイン領域
    と、 前記ソース領域及びドレイン領域との間のチャネル形成
    領域と、 前記チャネル形成領域とゲート絶縁膜を介して設けられ
    たゲート電極と、 前記ドレイン領域と前記チャネル形成領域との間、及び
    前記ソース領域と前記チャネル形成領域との間に形成さ
    れたＮ型の低濃度領域と、 前記それぞれの低濃度領域上に形成され、前記ゲート絶
    縁膜より厚い第２の絶縁膜と、 前記チャネル形成領域、及び前記第２の絶縁膜下の領域
    の一部を含み、前記ドレイン領域と前記ソース領域と
    を、前記N型のエピタキシャル層を介してそれぞれ囲む
    領域で、前記N型のエピタキシャル層に形成されたＰ型
    ウェル層と、 前記半導体基板と前記N型のエピタキシャル層の境界で
    あって、前記ソース領域、前記ドレイン領域、前記チャ
    ネル形成領域、及び前記第２の絶縁膜下の領域を含む領
    域に形成されたＮ型埋込み層と、 前記ソース領域、前記ドレイン領域、前記チャネル形成
    領域、及び前記第２の絶縁膜下の領域を含み、かつ平面
    的には前記Ｎ型埋込み層の内側であって、深さ方向では
    前記Ｎ型埋込み層に接し、前記Ｎ型埋込み層の下側及び
    上側に存在し、上側に設けられたものは、前記Ｐ型ウェ
    ル層に接するまでの幅をもつＰ型埋込み層とを有するこ
    とを特徴とする絶縁ゲートＮチャネル電界効果型トラン
    ジスタ。
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