JPH118381A - 半導体装置 - Google Patents
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- JPH118381A JPH118381A JP9156518A JP15651897A JPH118381A JP H118381 A JPH118381 A JP H118381A JP 9156518 A JP9156518 A JP 9156518A JP 15651897 A JP15651897 A JP 15651897A JP H118381 A JPH118381 A JP H118381A
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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Abstract
(57)【要約】
【課題】拡散層を浅く形成しても高耐圧化の可能な半導
体装置を提供する。 【解決手段】ｎ型ウェル層１９とｐ型ドレイン層２０の
接合から延びる空乏層２９−１及び２９−２それぞれが
降伏する前に互いにつながって単一の空乏層２９となる
ように不純物濃度や各拡散層の厚さなどを設定する。
体装置を提供する。 【解決手段】ｎ型ウェル層１９とｐ型ドレイン層２０の
接合から延びる空乏層２９−１及び２９−２それぞれが
降伏する前に互いにつながって単一の空乏層２９となる
ように不純物濃度や各拡散層の厚さなどを設定する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置に関
し、高耐圧半導体装置に関する。
し、高耐圧半導体装置に関する。
【０００２】
【従来の技術】高耐圧のＣＭＯＳ半導体装置では、Ｐチ
ャネルＭＯＳ ＦＥＴ（以下、単にＰＭＯＳと記す）と
ＮチャネルＭＯＳ ＦＥＴ（以下、単にＮＭＯＳと記
す）、あるいは、それらと他の素子とを、動作上影響が
及ばないように素子分離する必要があり、耐圧３００Ｖ
以下くらいのクラスでは、製造原価を低く抑えるため、
拡散層による自己分離方式が一般的に用いられている。
素子分離用の拡散層はウェルと呼ばれ、十分な分離耐圧
を確保するために、半導体基板に深く形成される。又、
半導体基板とウェルの耐圧を確保するために、半導体基
板の不純物濃度を低くし、半導体基板と逆導電型のウェ
ルの濃度を半導体基板より高く設定することで、より半
導体基板側に空乏層をのばす手法がとられており、特開
平６−１３２５２５号公報にも開示されている。
ャネルＭＯＳ ＦＥＴ（以下、単にＰＭＯＳと記す）と
ＮチャネルＭＯＳ ＦＥＴ（以下、単にＮＭＯＳと記
す）、あるいは、それらと他の素子とを、動作上影響が
及ばないように素子分離する必要があり、耐圧３００Ｖ
以下くらいのクラスでは、製造原価を低く抑えるため、
拡散層による自己分離方式が一般的に用いられている。
素子分離用の拡散層はウェルと呼ばれ、十分な分離耐圧
を確保するために、半導体基板に深く形成される。又、
半導体基板とウェルの耐圧を確保するために、半導体基
板の不純物濃度を低くし、半導体基板と逆導電型のウェ
ルの濃度を半導体基板より高く設定することで、より半
導体基板側に空乏層をのばす手法がとられており、特開
平６−１３２５２５号公報にも開示されている。
【０００３】図３に、特開平６−１３２５２５号公報に
示されている高耐圧ＩＧＢＴ（絶縁ゲートバイポーラト
ランジスタ）の構造を断面図によって示す。
示されている高耐圧ＩＧＢＴ（絶縁ゲートバイポーラト
ランジスタ）の構造を断面図によって示す。
【０００４】ｎ+型エミッタ層５，ｐ型ベース層３，ｎ
型ウェル層２及びｐ型コレクタ層７からなるｎｐｎｐ構
造の横型ＩＧＢＴであり、ｎ+型エミッタ層５とｐ型コ
レクタ層７との間のｎ型ウェル層２が広く確保されて高
耐圧構造となっている。
型ウェル層２及びｐ型コレクタ層７からなるｎｐｎｐ構
造の横型ＩＧＢＴであり、ｎ+型エミッタ層５とｐ型コ
レクタ層７との間のｎ型ウェル層２が広く確保されて高
耐圧構造となっている。
【０００５】低濃度のｐ型半導体シリコン基板１上に形
成されたｎ型ウェル層２の表面にはｐ型ベース層３及び
ｎ型ベース層６が形成されており、さらにｐ型ベース層
３の表面にはｐ+型ベースコンタクト層４およびｎ+型エ
ミッタ層５が、またｎ型ベース層６の表面にはｐ型コレ
クタ層７，ｐ+型コンタクト層８及びｎ+型ベースコンタ
クト層９が形成されている。又ｐ型半導体シリコン基板
１上のｎ型ウェル層２に隣接する位置にｐ+型基板コン
タクト層１２が形成されている。ｎ+型エミッタ層５か
らｐ型ベース層３，ｎ型ウェル層２の表面にはゲート酸
化膜１０を介してゲート電極１７が形成されている。こ
こでｐ型ベース層３とｎ型ベース層６の間のｎ型ウェル
層２の表面にはゲート酸化膜１０から一体的に延設する
これより厚い絶縁膜１１（フィールド酸化膜に連結しこ
れと同時に形成される）が形成されている。ｎ+型エミ
ッタ層５，ｐ+型ベースコンタクト層４及びｐ+型基板コ
ンタクト層１２には、いづれにもエミッタ電極１６がそ
れぞれ接続されている。又、エミッタ電極１６，ゲート
電極１７及びコレクタ電極１８には、エミッタ端子１
３，ゲート端子１４及びコレクタ端子１５がそれぞれ接
続されている。
成されたｎ型ウェル層２の表面にはｐ型ベース層３及び
ｎ型ベース層６が形成されており、さらにｐ型ベース層
３の表面にはｐ+型ベースコンタクト層４およびｎ+型エ
ミッタ層５が、またｎ型ベース層６の表面にはｐ型コレ
クタ層７，ｐ+型コンタクト層８及びｎ+型ベースコンタ
クト層９が形成されている。又ｐ型半導体シリコン基板
１上のｎ型ウェル層２に隣接する位置にｐ+型基板コン
タクト層１２が形成されている。ｎ+型エミッタ層５か
らｐ型ベース層３，ｎ型ウェル層２の表面にはゲート酸
化膜１０を介してゲート電極１７が形成されている。こ
こでｐ型ベース層３とｎ型ベース層６の間のｎ型ウェル
層２の表面にはゲート酸化膜１０から一体的に延設する
これより厚い絶縁膜１１（フィールド酸化膜に連結しこ
れと同時に形成される）が形成されている。ｎ+型エミ
ッタ層５，ｐ+型ベースコンタクト層４及びｐ+型基板コ
ンタクト層１２には、いづれにもエミッタ電極１６がそ
れぞれ接続されている。又、エミッタ電極１６，ゲート
電極１７及びコレクタ電極１８には、エミッタ端子１
３，ゲート端子１４及びコレクタ端子１５がそれぞれ接
続されている。
【０００６】ここで、ｎ型ウェル層２の不純物濃度をｐ
型半導体シリコン基板１の不純物濃度より高く設定して
いるため、ｎ型ウェル層２とｐ型シリコン基板１とのｐ
ｎ接合では主にｐ型シリコン基板側に空乏層が広がるの
で、空乏層の広がる領域が確保され、素子の高耐圧化を
実現する。
型半導体シリコン基板１の不純物濃度より高く設定して
いるため、ｎ型ウェル層２とｐ型シリコン基板１とのｐ
ｎ接合では主にｐ型シリコン基板側に空乏層が広がるの
で、空乏層の広がる領域が確保され、素子の高耐圧化を
実現する。
【０００７】
【発明が解決しようとする課題】上述の横型ＩＧＢＴで
は、エミッタ・コレクタ間耐圧はｎ型ウェル層２とｐ型
ベース層３のｐｎ接合耐圧で決まるため、高耐圧を実現
するためには、ｐ型ベース層３とｎ型ベース層６との距
離を長くしたり、ｐ型ベース層３を深くするなどの工夫
が必要となる。ｐ型ベース層３を深くした場合、ｎ型ウ
ェル層をさらに深く形成するため、拡散層形成工程の長
時間化、素子面積の増大といった問題が生じていた。
は、エミッタ・コレクタ間耐圧はｎ型ウェル層２とｐ型
ベース層３のｐｎ接合耐圧で決まるため、高耐圧を実現
するためには、ｐ型ベース層３とｎ型ベース層６との距
離を長くしたり、ｐ型ベース層３を深くするなどの工夫
が必要となる。ｐ型ベース層３を深くした場合、ｎ型ウ
ェル層をさらに深く形成するため、拡散層形成工程の長
時間化、素子面積の増大といった問題が生じていた。
【０００８】本発明の目的は、拡散層を浅くしても高耐
圧を実現できる半導体装置を提供することにある。
圧を実現できる半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の表面部の第１導電型領域の表面部に形成さ
れた第２導電型ウェル層、前記第２導電型ウェル層に形
成された不純物拡散層を有してなる半導体装置におい
て、逆バイアス時に、前記不純物拡散層から広がる第１
の空乏層及び前記第２導電型ウェル層に前記第１導電型
領域との接合部から広がる第２の空乏層がそれぞれ降伏
する前に互いにつながって単一の空乏層となることによ
り、高耐圧を達成しているというものである。
半導体基板の表面部の第１導電型領域の表面部に形成さ
れた第２導電型ウェル層、前記第２導電型ウェル層に形
成された不純物拡散層を有してなる半導体装置におい
て、逆バイアス時に、前記不純物拡散層から広がる第１
の空乏層及び前記第２導電型ウェル層に前記第１導電型
領域との接合部から広がる第２の空乏層がそれぞれ降伏
する前に互いにつながって単一の空乏層となることによ
り、高耐圧を達成しているというものである。
【００１０】この場合、第２導電型ウェル層の表面部に
それぞれ離間して形成された第１導電型ソース層及び第
１導電型ドレイン層と、前記第１導電型ソース層と第１
導電型ドレイン層との間の半導体基板の表面をゲート絶
縁膜を介して被覆するゲート電極と、前記第１導電型ソ
ース層を前記第２導電型ウェル層に接続するソース電極
と、前記第１導電型ドレイン層に接続するドレイン電極
とを有する絶縁ゲートトランジスタを備え、前記第２導
電型ウェル層と第１導電型ドレイン層及び第１導電型領
域とのｐｎ接合のそれぞれの降伏電圧より単一の空乏層
となる電圧を低く設定することができる。さらに、第１
導電型ドレイン層の表面にゲート絶縁膜に連結してこれ
より厚い絶縁膜が選択的に設けられ、ゲート電極が前記
絶縁膜上にまで延びているようにすることができる。さ
らに又、この絶縁膜はフィールド酸化膜と同時に形成す
ることができる。
それぞれ離間して形成された第１導電型ソース層及び第
１導電型ドレイン層と、前記第１導電型ソース層と第１
導電型ドレイン層との間の半導体基板の表面をゲート絶
縁膜を介して被覆するゲート電極と、前記第１導電型ソ
ース層を前記第２導電型ウェル層に接続するソース電極
と、前記第１導電型ドレイン層に接続するドレイン電極
とを有する絶縁ゲートトランジスタを備え、前記第２導
電型ウェル層と第１導電型ドレイン層及び第１導電型領
域とのｐｎ接合のそれぞれの降伏電圧より単一の空乏層
となる電圧を低く設定することができる。さらに、第１
導電型ドレイン層の表面にゲート絶縁膜に連結してこれ
より厚い絶縁膜が選択的に設けられ、ゲート電極が前記
絶縁膜上にまで延びているようにすることができる。さ
らに又、この絶縁膜はフィールド酸化膜と同時に形成す
ることができる。
【００１１】
【発明の実施の形態】次に、本発明の一実施の形態につ
いて説明する。
いて説明する。
【００１２】図１を参照すると、この実施の形態は、ｐ
型ドレイン層２０、ｎ型ウェル層１９及びｐ+型ソース
層２２を有してなる横型ＰＭＯＳであり、ｐ+型ソース
層２２とｐ+型ドレインコンタクト層２１との間のｐ型
ドレイン層２０が広く確保されて高耐圧構造となってい
る。
型ドレイン層２０、ｎ型ウェル層１９及びｐ+型ソース
層２２を有してなる横型ＰＭＯＳであり、ｐ+型ソース
層２２とｐ+型ドレインコンタクト層２１との間のｐ型
ドレイン層２０が広く確保されて高耐圧構造となってい
る。
【００１３】低濃度のｐ型半導体シリコン基板１Ａの表
面部に形成されたｎ型ウェル層１９の表面部にはｐ型ソ
ース層２２及びｎ+型ウェルコンタクト層２３が形成さ
れており、さらにｐ型ドレイン層２０の表面部にはｐ+
型ドレインコンタクト層２１が形成されている。又、ｐ
型半導体シリコン基板１Ａの表面部にはｎ型ウェル層１
９に隣接する位置にｐ+型基板コンタクト層１２Ａが形
成されている。ｐ+型ソース層２２からｎ型ウェル層１
９，ｐ型ドレイン層２０の表面にはゲート酸化膜１０Ａ
を介してゲート電極１７Ａが形成されている。ここで、
ｐ型ドレイン層の表面にはゲート酸化膜１０Ａから一体
的に延設する酸化シリコン膜１１Ａ（図示しないフィー
ルド酸化膜に連結しこれと同時に形成される）が形成さ
れている。ｐ+型ドレインコンタクト層２１にはドレイ
ン電極２４が、ｐ+型ソース層２２及びｎ+型ウェルコン
タクト層２３にはソース電極２５が、ｐ+型基板コンタ
クト層１２Ａには基板電極２６が、それぞれ接続されて
いる。又、ドレイン電極２４にはドレイン端子２７が、
ゲート電極１７Ａにはゲート端子１４Ａが、ソース電極
２５にはソース端子２８が、それぞれ接続されている。
ドレイン端子２７には、ドレイン電圧が印加されるが、
ここでは、ｐ+型基板コンタクト層１２Ａに接続されて
いる。耐圧上最も厳しい条件に設定して説明するためで
ある。
面部に形成されたｎ型ウェル層１９の表面部にはｐ型ソ
ース層２２及びｎ+型ウェルコンタクト層２３が形成さ
れており、さらにｐ型ドレイン層２０の表面部にはｐ+
型ドレインコンタクト層２１が形成されている。又、ｐ
型半導体シリコン基板１Ａの表面部にはｎ型ウェル層１
９に隣接する位置にｐ+型基板コンタクト層１２Ａが形
成されている。ｐ+型ソース層２２からｎ型ウェル層１
９，ｐ型ドレイン層２０の表面にはゲート酸化膜１０Ａ
を介してゲート電極１７Ａが形成されている。ここで、
ｐ型ドレイン層の表面にはゲート酸化膜１０Ａから一体
的に延設する酸化シリコン膜１１Ａ（図示しないフィー
ルド酸化膜に連結しこれと同時に形成される）が形成さ
れている。ｐ+型ドレインコンタクト層２１にはドレイ
ン電極２４が、ｐ+型ソース層２２及びｎ+型ウェルコン
タクト層２３にはソース電極２５が、ｐ+型基板コンタ
クト層１２Ａには基板電極２６が、それぞれ接続されて
いる。又、ドレイン電極２４にはドレイン端子２７が、
ゲート電極１７Ａにはゲート端子１４Ａが、ソース電極
２５にはソース端子２８が、それぞれ接続されている。
ドレイン端子２７には、ドレイン電圧が印加されるが、
ここでは、ｐ+型基板コンタクト層１２Ａに接続されて
いる。耐圧上最も厳しい条件に設定して説明するためで
ある。
【００１４】次に図１の高耐圧ＰＭＯＳの動作につい
て、図２を参照して説明する。
て、図２を参照して説明する。
【００１５】ソース端子２８とゲート端子１４Ａとを短
絡し、ドレイン端子２７との間に逆バイアスを加える
と、ｐ型ドレイン層２０とｎ型ウェル層１９とのｐｎ接
合部及びｐ型半導体シリコン基板１Ａとｎ型ウェル層１
９とのｐｎ接合部それぞれに印加電圧に応じて第１の空
乏層２９−１及び第２の空乏層２９−２が生じる（図１
（ａ））。印加電圧を上げていくと、第１の空乏層２９
−１と第２の空乏層２９−２とがつながって単一の空乏
層２９になる（図２（ｂ））。ｎ型ウェル層１９とｐ型
ドレイン層２０及びｐ型半導体シリコン基板１Ａとのそ
れぞれのｐｎ接合は空乏層に加わる電界が臨界値に達す
ると降伏する。これらのｐｎ接合の降伏電圧のいずれよ
りも単一の空乏層２９になる電圧を低くしておけば電界
が緩和されて耐圧が向上する。ｐ型ドレイン層２０とｎ
型ウェル層１９とのｐｎ接合部において最も電界が集中
する部分の曲率が緩和され空乏層の厚さが大きくなるか
らである。
絡し、ドレイン端子２７との間に逆バイアスを加える
と、ｐ型ドレイン層２０とｎ型ウェル層１９とのｐｎ接
合部及びｐ型半導体シリコン基板１Ａとｎ型ウェル層１
９とのｐｎ接合部それぞれに印加電圧に応じて第１の空
乏層２９−１及び第２の空乏層２９−２が生じる（図１
（ａ））。印加電圧を上げていくと、第１の空乏層２９
−１と第２の空乏層２９−２とがつながって単一の空乏
層２９になる（図２（ｂ））。ｎ型ウェル層１９とｐ型
ドレイン層２０及びｐ型半導体シリコン基板１Ａとのそ
れぞれのｐｎ接合は空乏層に加わる電界が臨界値に達す
ると降伏する。これらのｐｎ接合の降伏電圧のいずれよ
りも単一の空乏層２９になる電圧を低くしておけば電界
が緩和されて耐圧が向上する。ｐ型ドレイン層２０とｎ
型ウェル層１９とのｐｎ接合部において最も電界が集中
する部分の曲率が緩和され空乏層の厚さが大きくなるか
らである。
【００１６】
【実施例】次に一実施例について説明する。
【００１７】ｐ型シリコン基板１Ａに例えば２００〜３
００Ｖ程度の高耐圧ＣＭＯＳ ＩＣを形成する場合、基
板濃度として３×１０14〜７×１０14ｃｍ-3程度を選択
する。通常、ＮＭＯＳはｐ型シリコン半導体基板１Ａの
ｐ型領域に、ＰＭＯＳはｐ型シリコン基板１Ａの表面部
に形成したｎ型ウェル層１９に形成する。ｎ型ウェル層
は素子分離をも兼ねている。ｎ型ウェル層１９は、イオ
ン注入及び熱処理によって、総不純物のピーク濃度１×
１０16ｃｍ-3程度、接合深さ７μｍ程度になるように形
成する。ｎ型ウェル層１９表面に形成するｐ型ドレイン
層２０は、総不純物のピーク濃度１×１０16ｃｍ-3程
度、接合深さ１．５μｍ程度になるように形成する。ゲ
ート酸化膜１０Ａは、ゲート電極に印加される最大電圧
に応じてその厚さが決められる。絶縁膜１１Ａは、ゲー
ト電極１７Ａからｐ型ドレイン層２０への電界を緩和す
るために、その厚さをできるだけ厚くすることが望まし
く、フィールド酸化膜と同時に形成することができる。
ｐ+型ドレインコンタクト層２１及びｐ+型基板コンタク
ト層１２Ａ並びにｐ+型ソース層２２及びｎ+型ウェルコ
ンタクト層２３は、それぞれドレイン電極並びにソース
電極に接続されるので、できるだけ表面不純物濃度が高
いことが望ましい。以上のように形成したＰＭＯＳにお
いて、ソース端子２８とゲート端子を短絡し、ドレイン
端子２７との間に加える逆バイアス電圧を上げていく
と、ｐ型ドレイン層２０とｎ型ウェル層１９とのｐｎ接
合部及びｐ型半導体シリコン基板１Ａとｎ型ウェル層１
９とのｐｎ接合部にそれぞれ空乏層が広がっていくが、
それぞれの空乏層が降伏する前に互いにつながって単一
の空乏層になる。
００Ｖ程度の高耐圧ＣＭＯＳ ＩＣを形成する場合、基
板濃度として３×１０14〜７×１０14ｃｍ-3程度を選択
する。通常、ＮＭＯＳはｐ型シリコン半導体基板１Ａの
ｐ型領域に、ＰＭＯＳはｐ型シリコン基板１Ａの表面部
に形成したｎ型ウェル層１９に形成する。ｎ型ウェル層
は素子分離をも兼ねている。ｎ型ウェル層１９は、イオ
ン注入及び熱処理によって、総不純物のピーク濃度１×
１０16ｃｍ-3程度、接合深さ７μｍ程度になるように形
成する。ｎ型ウェル層１９表面に形成するｐ型ドレイン
層２０は、総不純物のピーク濃度１×１０16ｃｍ-3程
度、接合深さ１．５μｍ程度になるように形成する。ゲ
ート酸化膜１０Ａは、ゲート電極に印加される最大電圧
に応じてその厚さが決められる。絶縁膜１１Ａは、ゲー
ト電極１７Ａからｐ型ドレイン層２０への電界を緩和す
るために、その厚さをできるだけ厚くすることが望まし
く、フィールド酸化膜と同時に形成することができる。
ｐ+型ドレインコンタクト層２１及びｐ+型基板コンタク
ト層１２Ａ並びにｐ+型ソース層２２及びｎ+型ウェルコ
ンタクト層２３は、それぞれドレイン電極並びにソース
電極に接続されるので、できるだけ表面不純物濃度が高
いことが望ましい。以上のように形成したＰＭＯＳにお
いて、ソース端子２８とゲート端子を短絡し、ドレイン
端子２７との間に加える逆バイアス電圧を上げていく
と、ｐ型ドレイン層２０とｎ型ウェル層１９とのｐｎ接
合部及びｐ型半導体シリコン基板１Ａとｎ型ウェル層１
９とのｐｎ接合部にそれぞれ空乏層が広がっていくが、
それぞれの空乏層が降伏する前に互いにつながって単一
の空乏層になる。
【００１８】以上、ＰＭＯＳについて説明した。ＣＭＯ
Ｓ化する場合は、ｐ型シリコン半導体基板の表面部に、
ＮＭＯＳを形成しそのドレインをＰＭＯＳのドレインに
接続すればよい（図１では、耐圧上最も厳しい条件とし
てドレイン端子２７を基板電極２６に接続してあるが、
ここでは、ドレイン端子２７をＮＭＯＳのドレインに接
続し、ＮＭＯＳのソースをｐ+型基板コンタクト層１２
Ａに接続する）。ＮＭＯＳの構造は、図２におけるｎ型
ウェル層１９，ｐ型ドレイン層２０，ｐ+型ドレインコ
ンタクト層２１，ｐ+型ソース層２２及びｎ+型ウェルコ
ンタクト層２３をそれぞれｐ型ウェル層，ｎ型ドレイン
層，ｎ+型ドレインコンタクト層，ｎ+型ソース層及びｐ
+型基板コンタクト層におきかえたものと同じになる。
Ｓ化する場合は、ｐ型シリコン半導体基板の表面部に、
ＮＭＯＳを形成しそのドレインをＰＭＯＳのドレインに
接続すればよい（図１では、耐圧上最も厳しい条件とし
てドレイン端子２７を基板電極２６に接続してあるが、
ここでは、ドレイン端子２７をＮＭＯＳのドレインに接
続し、ＮＭＯＳのソースをｐ+型基板コンタクト層１２
Ａに接続する）。ＮＭＯＳの構造は、図２におけるｎ型
ウェル層１９，ｐ型ドレイン層２０，ｐ+型ドレインコ
ンタクト層２１，ｐ+型ソース層２２及びｎ+型ウェルコ
ンタクト層２３をそれぞれｐ型ウェル層，ｎ型ドレイン
層，ｎ+型ドレインコンタクト層，ｎ+型ソース層及びｐ
+型基板コンタクト層におきかえたものと同じになる。
【００１９】又、低耐圧ＮＭＯＳ及び低耐圧ＰＭＯＳ
は、それぞれｐ型シリコン半導体基板１Ａ及びｎ型ウェ
ル層１９とは別の浅いｎ型ウェル層に形成する。
は、それぞれｐ型シリコン半導体基板１Ａ及びｎ型ウェ
ル層１９とは別の浅いｎ型ウェル層に形成する。
【００２０】
【発明の効果】半導体基板の表面部の第１導電型領域に
第２導電型ウェル層を設け、その第２導電型ウェル層に
不純物拡散層を有してＭＯＳトランジスタなどの電子素
子を形成し、逆バイアス時に、不純物拡散層から広がる
第１の空乏層及び前記第２導電型ウェル層に第１導電型
領域との接合部から広がる第２の空乏層がそれぞれ降伏
する前に互いにつながって単一の空乏層となることによ
り、高耐圧を達成している。従って、不純物拡散層やウ
ェル層を浅くして素子面積の増大を抑制できる。
第２導電型ウェル層を設け、その第２導電型ウェル層に
不純物拡散層を有してＭＯＳトランジスタなどの電子素
子を形成し、逆バイアス時に、不純物拡散層から広がる
第１の空乏層及び前記第２導電型ウェル層に第１導電型
領域との接合部から広がる第２の空乏層がそれぞれ降伏
する前に互いにつながって単一の空乏層となることによ
り、高耐圧を達成している。従って、不純物拡散層やウ
ェル層を浅くして素子面積の増大を抑制できる。
【図１】本発明の一実施の形態を示す断面図。
【図２】本発明の一実施の形態の動作の説明のための
（ａ）、（ｂ）に分図して示す断面模式図。
（ａ）、（ｂ）に分図して示す断面模式図。
【図３】従来例を示す断面図。
１ ｐ型半導体シリコン基板 ２ ｎ型ウェル層 ３ ｐ型ベース層 ４ ｐ+型ベースコンタクト層 ５ ｎ+型エミッタ層 ６ ｎ型ベース層 ７ ｐ型コレクタ層 ８ ｐ+型コンタクト層 ９ ｎ+型ベースコンタクト層 １０，１０Ａ ゲート酸化膜 １１，１１Ａ 絶縁膜 １２，１２Ａ ｐ+型基板コンタクト層 １３ エミッタ端子 １４，１４Ａ ゲート端子 １５ コレクタ端子 １６ エミッタ電極 １７，１７Ａ ゲート電極 １８ コレクタ電極 １９ ｎ型ウェル層 ２０ ｐ型ドレイン層 ２１ ｐ+型ドレインコンタクト層 ２２ ｐ+型ソース層 ２３ ｎ+型ウェルコンタクト層 ２４ ドレイン電極 ２５ ソース電極 ２６ 基板電極 ２７ ドレイン端子 ２８ ソース端子
Claims (4)
- 【請求項１】 半導体基板の表面部の第１導電型領域の
表面部に形成された第２導電型ウェル層、前記第２導電
型ウェル層に形成された不純物拡散層を有してなる半導
体装置において、逆バイアス時に、前記不純物拡散層か
ら広がる第１の空乏層及び前記第２導電型ウェル層に前
記第１導電型領域との接合部から広がる第２の空乏層が
それぞれ降伏する前に互いにつながって単一の空乏層と
なることにより、高耐圧を達成していることを特徴とす
る半導体装置。 - 【請求項２】 第２導電型ウェル層の表面部にそれぞれ
離間して形成された第１導電型ソース層及び第１導電型
ドレイン層と、前記第１導電型ソース層と第１導電型ド
レイン層との間の半導体基板の表面をゲート絶縁膜を介
して被覆するゲート電極と、前記第１導電型ソース層を
前記第２導電型ウェル層に接続するソース電極と、前記
第１導電型ドレイン層に接続するドレイン電極とを有す
る絶縁ゲートトランジスタを備え、前記第２導電型ウェ
ル層と第１導電型ドレイン層及び第１導電型領域とのｐ
ｎ接合のそれぞれの降伏電圧より単一の空乏層となる電
圧が低く設定される請求項１記載の半導体装置。 - 【請求項３】 第１導電型ドレイン層の表面にゲート絶
縁膜に連結してこれより厚い絶縁膜が選択的に設けら
れ、ゲート電極が前記絶縁膜上にまで延びている請求項
２記載の半導体装置。 - 【請求項４】 絶縁膜がフィールド酸化膜と同時に形成
される請求項３記載の半導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156518A JPH118381A (ja) | 1997-06-13 | 1997-06-13 | 半導体装置 |
| KR1019980021680A KR19990006882A (ko) | 1997-06-13 | 1998-06-11 | 반도체 장치 |
| CN98102275A CN1202737A (zh) | 1997-06-13 | 1998-06-15 | 半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156518A JPH118381A (ja) | 1997-06-13 | 1997-06-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118381A true JPH118381A (ja) | 1999-01-12 |
Family
ID=15629544
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9156518A Pending JPH118381A (ja) | 1997-06-13 | 1997-06-13 | 半導体装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPH118381A (ja) |
| KR (1) | KR19990006882A (ja) |
| CN (1) | CN1202737A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4890295A (en) * | 1987-05-12 | 1989-12-26 | English Electric Valve Company Limited | Laser apparatus |
| KR100660917B1 (ko) * | 1999-02-03 | 2006-12-26 | 페어차일드코리아반도체 주식회사 | 수평형 전력소자 |
-
1997
- 1997-06-13 JP JP9156518A patent/JPH118381A/ja active Pending
-
1998
- 1998-06-11 KR KR1019980021680A patent/KR19990006882A/ko not_active Application Discontinuation
- 1998-06-15 CN CN98102275A patent/CN1202737A/zh active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4890295A (en) * | 1987-05-12 | 1989-12-26 | English Electric Valve Company Limited | Laser apparatus |
| KR100660917B1 (ko) * | 1999-02-03 | 2006-12-26 | 페어차일드코리아반도체 주식회사 | 수평형 전력소자 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1202737A (zh) | 1998-12-23 |
| KR19990006882A (ko) | 1999-01-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000118 |