JP2651033B2 - 二重拡散ｍｏｓトランジスタ - Google Patents
二重拡散ｍｏｓトランジスタInfo
- Publication number
- JP2651033B2 JP2651033B2 JP2060252A JP6025290A JP2651033B2 JP 2651033 B2 JP2651033 B2 JP 2651033B2 JP 2060252 A JP2060252 A JP 2060252A JP 6025290 A JP6025290 A JP 6025290A JP 2651033 B2 JP2651033 B2 JP 2651033B2
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- layer
- type
- channel
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ドレイン・ソース間の高耐圧化を実現する
構造の二重拡散MOSトランジスタに関する。
構造の二重拡散MOSトランジスタに関する。
従来の技術 以下に従来の二重拡散MOSトランジスタについて説明
する。
する。
第３図は従来のＮチャネル二重拡散MOSトランジスタ
の断面図、第４図は同トランジスタの電圧印加状態を示
す断面図である。
の断面図、第４図は同トランジスタの電圧印加状態を示
す断面図である。
これらの図において、１はＰ型半導体基板、２はＰ型
分離拡散層、３はＮ型エピタキシャル層、４はＰ型チャ
ネル拡散層、５はＮ型ソース拡散層、６はＮ型ドレイン
拡散層、７はポリシリコンゲート電極、８はドレイン電
極、９はソース電極、10は深いＰ型拡散層である。
分離拡散層、３はＮ型エピタキシャル層、４はＰ型チャ
ネル拡散層、５はＮ型ソース拡散層、６はＮ型ドレイン
拡散層、７はポリシリコンゲート電極、８はドレイン電
極、９はソース電極、10は深いＰ型拡散層である。
この第３図におけるトランジスタにおいて、ソース・
ドレイン間耐圧（以下、BVDSSと称する）は重要な特性
の１つである。第４図はBVDSS測定時の電圧印加状態を
示す。
ドレイン間耐圧（以下、BVDSSと称する）は重要な特性
の１つである。第４図はBVDSS測定時の電圧印加状態を
示す。
Ｐ型半導体基板1,ソース電極９およびゲート電極７を
OVに設定し、ドレイン電極８に正の電圧を印加してゆく
と、Ｐ型チャネル拡散層４とＮ型エピタキシャル層３と
がPN接合の逆バイアス状態となる。またＰ型分離拡散層
２およびＰ型半導体基板１とＮ型エピタキシャル層３と
が同様にPN接合の逆バイアスとなる。このような電圧印
加状態におけるＮ型エピタキシャル層３内の空乏層11a
および11bの広がりは、第４図に示すようになり、ドレ
イン印加電圧を増加させると、エピタキシャル層内の空
乏層11aおよび11bは、同図の矢印の方向にそれぞれ広が
ってゆく。
OVに設定し、ドレイン電極８に正の電圧を印加してゆく
と、Ｐ型チャネル拡散層４とＮ型エピタキシャル層３と
がPN接合の逆バイアス状態となる。またＰ型分離拡散層
２およびＰ型半導体基板１とＮ型エピタキシャル層３と
が同様にPN接合の逆バイアスとなる。このような電圧印
加状態におけるＮ型エピタキシャル層３内の空乏層11a
および11bの広がりは、第４図に示すようになり、ドレ
イン印加電圧を増加させると、エピタキシャル層内の空
乏層11aおよび11bは、同図の矢印の方向にそれぞれ広が
ってゆく。
ソース・ドレイン間耐圧BVDSSは、通常Ｐ型チャネル
拡散層４とＮ型エピタキシャル層３との接合によって生
ずる空乏層端11a（第４図において、ａはシリコン表
面、ｂはチャネル拡散層下端部付近である）のブレーク
ダウンのよって決まる。空乏層端11aのブレークダウン
電圧は、一般的にチャネル拡散層４または深いＰ型拡散
層10の拡散深さXjが大きい程、高くなる。深いＰ型拡散
層10はチャネル拡散層４のXjを大きくするために新たに
工程を追加して設けられたものであり、特にチャネル拡
散層４やソース拡散層５のXjを小さくする必要のある場
合（例えば、CMOSのソース・ドレイン拡散層と共用する
場合など）、深いＰ型拡散層10を設けることにより、BV
DSSの高耐圧化を実現することができる。
拡散層４とＮ型エピタキシャル層３との接合によって生
ずる空乏層端11a（第４図において、ａはシリコン表
面、ｂはチャネル拡散層下端部付近である）のブレーク
ダウンのよって決まる。空乏層端11aのブレークダウン
電圧は、一般的にチャネル拡散層４または深いＰ型拡散
層10の拡散深さXjが大きい程、高くなる。深いＰ型拡散
層10はチャネル拡散層４のXjを大きくするために新たに
工程を追加して設けられたものであり、特にチャネル拡
散層４やソース拡散層５のXjを小さくする必要のある場
合（例えば、CMOSのソース・ドレイン拡散層と共用する
場合など）、深いＰ型拡散層10を設けることにより、BV
DSSの高耐圧化を実現することができる。
発明が解決しようとする課題 しかしながら上記従来の構成では、BVDSSの高耐圧化
を実現するために深いＰ型拡散層10を形成する工程を追
加することが必要であり、製造コストが高くなるという
課題があった。
を実現するために深いＰ型拡散層10を形成する工程を追
加することが必要であり、製造コストが高くなるという
課題があった。
本発明は、上記従来の課題を解決するもので、深いＰ
型拡散層を追加することなしに、BVDSSの高耐圧化を実
現する二重拡散MOSトランジスタを提供することを目的
とするものである。
型拡散層を追加することなしに、BVDSSの高耐圧化を実
現する二重拡散MOSトランジスタを提供することを目的
とするものである。
課題を解決するための手段 この目的を達成するために本発明の二重拡散一導電型
の半導体基板（１）上に形成された逆導電型のエピタキ
シャル層（３）と前記エピタキシャル層の表面から前記
半導体基板に達するように深く形成され前記エピタキシ
ャル層の所定領域を分離する一導電型の分離拡散層
（２）と、前記分離拡散層と接するように前記エピタキ
シャル層の所定領域内に浅く形成された一導電型のチャ
ンネル拡散層（４）と、前記チャンネル拡散層内に前記
チャンネル拡散層よりも浅く形成された逆導電型のソー
ス拡散層（５）と、前記チャンネル拡散層から離間さ
れ、かつ前記エピタキシャル層の所定領域内の中央部に
浅く形成された単一の逆導電型のドレイン拡散層（６）
と、前記分離拡散層側を前記チャンネル拡散層と前記ソ
ース拡散層とのコンタクトをとるソース電極（９）と、
前記ソース電極（９）とは反対側のチャンネル拡散層
（４）上に形成されたゲート電極（７）と、を備えた構
成である。
の半導体基板（１）上に形成された逆導電型のエピタキ
シャル層（３）と前記エピタキシャル層の表面から前記
半導体基板に達するように深く形成され前記エピタキシ
ャル層の所定領域を分離する一導電型の分離拡散層
（２）と、前記分離拡散層と接するように前記エピタキ
シャル層の所定領域内に浅く形成された一導電型のチャ
ンネル拡散層（４）と、前記チャンネル拡散層内に前記
チャンネル拡散層よりも浅く形成された逆導電型のソー
ス拡散層（５）と、前記チャンネル拡散層から離間さ
れ、かつ前記エピタキシャル層の所定領域内の中央部に
浅く形成された単一の逆導電型のドレイン拡散層（６）
と、前記分離拡散層側を前記チャンネル拡散層と前記ソ
ース拡散層とのコンタクトをとるソース電極（９）と、
前記ソース電極（９）とは反対側のチャンネル拡散層
（４）上に形成されたゲート電極（７）と、を備えた構
成である。
作用 この構成により、分離拡散層とエピタキシャル層との
接合で生ずる空乏層の広がりが浅いチャネル拡散層とエ
ピタキシャル層との接合で生ずる空乏層の電界集中を緩
和させ、BVDSSを向上させることができる。
接合で生ずる空乏層の広がりが浅いチャネル拡散層とエ
ピタキシャル層との接合で生ずる空乏層の電界集中を緩
和させ、BVDSSを向上させることができる。
実施例 以下本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明の一実施例における二重拡散MOSトラ
ンジスタの断面図、第２図は同トランジスタの電圧印加
状態を示す断面図である。これらの図において、第３図
および第４図に示す従来例と同一箇所に同一符号を付
し、詳細説明は省略する。
ンジスタの断面図、第２図は同トランジスタの電圧印加
状態を示す断面図である。これらの図において、第３図
および第４図に示す従来例と同一箇所に同一符号を付
し、詳細説明は省略する。
第１図に示すように、本発明による二重拡散Ｐ型の半
導体基板１上に形成されたＮ型のエピタキシャル層３
と、エピタキシャル層３の表面から半導体基板１に達す
るように深く形成されエピタキシャル層３の所定領域を
分離するＰ型の分離拡散層２と、分離拡散層２と接する
ようにエピタキシャル層２の所定領域内に浅く形成され
たＰ型のチャンネル拡散層４と、チャンネル拡散層４内
にチャンネル拡散層４よりも浅く形成されたＮ型のソー
ス拡散層５と、チャンネル拡散層４から離間され、かつ
エピタキシャル層３の所定領域内の中央部に浅く形成さ
れた単一のＮ型のドレイン拡散層６と、分離拡散層２側
のチャンネル拡散層４とソース拡散層５とのコンタクト
をとるソース電極９と、ソース電極９とは反対側のチャ
ンネル拡散層４上に形成されたゲート電極７とを備えた
構成とし、チャンネル拡散層４を分離拡散層２に接触さ
せたものものである。この構成により分離拡散層２が従
来例の深いＰ型拡散層（第３図に10で示す）と同様の効
果をもたらす。
導体基板１上に形成されたＮ型のエピタキシャル層３
と、エピタキシャル層３の表面から半導体基板１に達す
るように深く形成されエピタキシャル層３の所定領域を
分離するＰ型の分離拡散層２と、分離拡散層２と接する
ようにエピタキシャル層２の所定領域内に浅く形成され
たＰ型のチャンネル拡散層４と、チャンネル拡散層４内
にチャンネル拡散層４よりも浅く形成されたＮ型のソー
ス拡散層５と、チャンネル拡散層４から離間され、かつ
エピタキシャル層３の所定領域内の中央部に浅く形成さ
れた単一のＮ型のドレイン拡散層６と、分離拡散層２側
のチャンネル拡散層４とソース拡散層５とのコンタクト
をとるソース電極９と、ソース電極９とは反対側のチャ
ンネル拡散層４上に形成されたゲート電極７とを備えた
構成とし、チャンネル拡散層４を分離拡散層２に接触さ
せたものものである。この構成により分離拡散層２が従
来例の深いＰ型拡散層（第３図に10で示す）と同様の効
果をもたらす。
また第２図に示すように、分離拡散層２とエピタキシ
ャル層との接合で生ずる空乏層11が浅いチャネル拡散層
４とエピタキシャル層３との接合による空乏層11とつな
がり、浅いチャネル拡散層４の下端付近（第２図にｂで
示す）の電界集中を緩和する。
ャル層との接合で生ずる空乏層11が浅いチャネル拡散層
４とエピタキシャル層３との接合による空乏層11とつな
がり、浅いチャネル拡散層４の下端付近（第２図にｂで
示す）の電界集中を緩和する。
発明の効果 以上のように本発明は、一方導電型分離拡散層を一方
導電型チャネル拡散層と接触させることにより、チャネ
ル拡散層の下端付近の電界集中を緩和し、従来に比べ工
程を減らし、高耐圧化できる優れた二重拡散MOSトラン
ジスタを実現できるものである。
導電型チャネル拡散層と接触させることにより、チャネ
ル拡散層の下端付近の電界集中を緩和し、従来に比べ工
程を減らし、高耐圧化できる優れた二重拡散MOSトラン
ジスタを実現できるものである。
第１図は本発明の一実施例における二重拡散MOSトラン
ジスタの断面図、第２図は同トランジスタの電圧印加状
態を示す断面図、第３図は従来の二重拡散MOSトランジ
スタの断面図、第４図は同トランジスタの電圧印加状態
を示す断面図である。 １……半導体基板、２……分離拡散層、３……エピタキ
シャル層、４……チャネル拡散層、５……ソース拡散
層、６……ドレイン拡散層。
ジスタの断面図、第２図は同トランジスタの電圧印加状
態を示す断面図、第３図は従来の二重拡散MOSトランジ
スタの断面図、第４図は同トランジスタの電圧印加状態
を示す断面図である。 １……半導体基板、２……分離拡散層、３……エピタキ
シャル層、４……チャネル拡散層、５……ソース拡散
層、６……ドレイン拡散層。
Claims (1)
- 【請求項１】一導電型の半導体基板上に形成された逆導
電型のエピタキシャル層と、 前記エピタキシャル層の表面から前記半導体基板に達す
るように深く形成され前記エピタキシャル層の所定領域
を分離する一導電型の分離拡散層と、 前記分離拡散層と接するように前記エピタキシャル層の
所定領域内に浅く形成された一導電型のチャンネル拡散
層と、 前記チャンネル拡散層内に前記チャンネル拡散層よりも
浅く形成された逆導電型のソース拡散層と、 前記チャンネル拡散層から離間され、かつ前記エピタキ
シャル層の所定領域内の中央部に浅く形成された単一の
逆導電型のドレイン拡散層と、 前記分離拡散層側の前記チャンネル拡散層と前記ソース
拡散層とのコンタクトをとるソース電極と、 前記ソース電極とは反対側のチャンネル拡散層上に形成
されたゲート電極と、 を備えた二重拡散MOSトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2060252A JP2651033B2 (ja) | 1990-03-12 | 1990-03-12 | 二重拡散ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2060252A JP2651033B2 (ja) | 1990-03-12 | 1990-03-12 | 二重拡散ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03261176A JPH03261176A (ja) | 1991-11-21 |
| JP2651033B2 true JP2651033B2 (ja) | 1997-09-10 |
Family
ID=13136799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2060252A Expired - Fee Related JP2651033B2 (ja) | 1990-03-12 | 1990-03-12 | 二重拡散ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2651033B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5431637B2 (ja) * | 2006-09-29 | 2014-03-05 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5889865A (ja) * | 1981-11-24 | 1983-05-28 | Hitachi Ltd | 絶縁ゲ−ト型半導体装置及びその製造法 |
| JPH01207977A (ja) * | 1988-02-15 | 1989-08-21 | Nec Corp | 半導体装置 |
-
1990
- 1990-03-12 JP JP2060252A patent/JP2651033B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03261176A (ja) | 1991-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100859701B1 (ko) | 고전압 수평형 디모스 트랜지스터 및 그 제조 방법 | |
| TWI438898B (zh) | 自我對準之互補雙擴散金氧半導體 | |
| KR920005513B1 (ko) | 기생트랜지스터가 동작하기 어려운 구조를 가진 반도체 장치 및 그 제조방법 | |
| US4952991A (en) | Vertical field-effect transistor having a high breakdown voltage and a small on-resistance | |
| JP2800702B2 (ja) | 半導体装置 | |
| JP2000332247A (ja) | 半導体装置 | |
| JP3827954B2 (ja) | Ｐｎ分離層をもつｉｇｂｔ | |
| JP2004022769A (ja) | 横型高耐圧半導体装置 | |
| JP2651033B2 (ja) | 二重拡散ｍｏｓトランジスタ | |
| JP2825038B2 (ja) | 半導体装置 | |
| US5523601A (en) | High-breakdown-voltage MOS transistor | |
| WO2003092078A1 (en) | Semiconductor element and manufacturing method thereof | |
| JPH04346272A (ja) | 半導体装置及びその製造方法 | |
| JPH036060A (ja) | Ｍｉｓ型半導体装置 | |
| JP2817285B2 (ja) | 電界効果型トランジスタ | |
| CN216871980U (zh) | 金属-氧化物半导体场效应晶体管结构 | |
| JPS58106871A (ja) | 半導体装置 | |
| JP2668713B2 (ja) | 高耐圧半導体装置 | |
| JPH06209106A (ja) | 半導体装置 | |
| JPH0653490A (ja) | 半導体装置 | |
| JP2507981B2 (ja) | 相補形ｍｉｓトランジスタの製造方法 | |
| JP3233002B2 (ja) | 電界効果トランジスタ | |
| JPH118381A (ja) | 半導体装置 | |
| JPH04241467A (ja) | 半導体装置 | |
| JP2968640B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090516 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |