JPH03261176A - 二重拡散ｍｏｓトランジスタ - Google Patents
二重拡散ｍｏｓトランジスタInfo
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- JPH03261176A JPH03261176A JP6025290A JP6025290A JPH03261176A JP H03261176 A JPH03261176 A JP H03261176A JP 6025290 A JP6025290 A JP 6025290A JP 6025290 A JP6025290 A JP 6025290A JP H03261176 A JPH03261176 A JP H03261176A
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- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 239000000758 substrate Substances 0.000 claims abstract description 6
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- 108091006146 Channels Proteins 0.000 description 11
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 3
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- 238000000926 separation method Methods 0.000 description 2
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ドレイン・ソース間の高耐圧化を実現する構
造の二重拡散ＭＯＳトランジスタに関する。
造の二重拡散ＭＯＳトランジスタに関する。
従来の技術
以下に従来の二重拡散ＭＯＳトランジスタについて説明
する。
する。
第３図は従来のＮチャネル二重拡散ＭＯＳトランジスタ
の断面図、第４図は同トランジスタの電圧印加状態を示
す断面図である。
の断面図、第４図は同トランジスタの電圧印加状態を示
す断面図である。
これらの図において、１はＰ型半導体基板、２はＰ型分
離拡散層、３はＮ型エピタキシャル層、４はＰ型チャネ
ル拡散層、５はＮ型ソース拡散層、６はＮ型ドレイン拡
散層、７はポリシリコンゲート電極、８はドレイン電極
、９はソース電極、１０は深いＰ型板散層である。
離拡散層、３はＮ型エピタキシャル層、４はＰ型チャネ
ル拡散層、５はＮ型ソース拡散層、６はＮ型ドレイン拡
散層、７はポリシリコンゲート電極、８はドレイン電極
、９はソース電極、１０は深いＰ型板散層である。
この第３図におけるトランジスタにおいて、ソース・ド
レイン間耐圧（以下、Ｂ ＶＤＳＳと称する）は重要な
特性の１つである。第４図はＢＶＤＳＳ測定時の電圧印
加状態を示す。
レイン間耐圧（以下、Ｂ ＶＤＳＳと称する）は重要な
特性の１つである。第４図はＢＶＤＳＳ測定時の電圧印
加状態を示す。
Ｐ型半導体基板１．ソース電極９およびゲート電極７を
Ｏｖに設定し、ドレイン電極８に正の電圧を印加してゆ
くと、Ｐ型チャネル拡散層４とＮ型エピタキシャル層３
とがＰＮ接合の逆バイアス状態となる。またＰ型分離拡
散層２およびＰ型半導体基板１とＮ型エピタキシャル層
３とが同様にＰＮ接合の逆バイアスとなる。このような
電圧印加状態におけるＮ型エピタキシャル層３内の空乏
層１１ａおよびｌｌｂの広がりは、第４図に示すように
なり、ドレイン印加電圧を増加させると、エピタキシャ
ル層内の空乏層１１ａおよびｌｌｂは、同図の矢印の方
向にそれぞれ広がってゆく。
Ｏｖに設定し、ドレイン電極８に正の電圧を印加してゆ
くと、Ｐ型チャネル拡散層４とＮ型エピタキシャル層３
とがＰＮ接合の逆バイアス状態となる。またＰ型分離拡
散層２およびＰ型半導体基板１とＮ型エピタキシャル層
３とが同様にＰＮ接合の逆バイアスとなる。このような
電圧印加状態におけるＮ型エピタキシャル層３内の空乏
層１１ａおよびｌｌｂの広がりは、第４図に示すように
なり、ドレイン印加電圧を増加させると、エピタキシャ
ル層内の空乏層１１ａおよびｌｌｂは、同図の矢印の方
向にそれぞれ広がってゆく。
ソース・ドレイン間耐圧Ｂ Ｖｏｓｓは、通常Ｐ型チャ
ネル拡散層４とＮ型エピタキシャル層３との接合によっ
て生ずる空乏層端１１ａ（第４図において、ａはシリコ
ン表面、ｂはチャネル拡散層下端部付近である）のブレ
ークダウンによって決まる。空乏層端１１ａのブレーク
ダウン電圧は、船釣にチャネル拡散層４または深いＰ型
拡散層１０の拡散深さＸ、が大きい程、高くなる。深い
Ｐ型拡散層１０はチャネル拡散層４のＸＪを大きくする
ために新たに工程を追加して設けられたものであり、特
１こチャネル拡散層４やソース拡散層５のＸ、を小さく
する必要のある場合（例えば、ＣＭＯ８のソース・ドレ
イン拡散層と共用する場合など）、深いＰ型拡散層１０
を設けることにより、ＢＶｏｓｓの高耐圧化を実現する
ことができる。
ネル拡散層４とＮ型エピタキシャル層３との接合によっ
て生ずる空乏層端１１ａ（第４図において、ａはシリコ
ン表面、ｂはチャネル拡散層下端部付近である）のブレ
ークダウンによって決まる。空乏層端１１ａのブレーク
ダウン電圧は、船釣にチャネル拡散層４または深いＰ型
拡散層１０の拡散深さＸ、が大きい程、高くなる。深い
Ｐ型拡散層１０はチャネル拡散層４のＸＪを大きくする
ために新たに工程を追加して設けられたものであり、特
１こチャネル拡散層４やソース拡散層５のＸ、を小さく
する必要のある場合（例えば、ＣＭＯ８のソース・ドレ
イン拡散層と共用する場合など）、深いＰ型拡散層１０
を設けることにより、ＢＶｏｓｓの高耐圧化を実現する
ことができる。
発明が解決しようとする課題
しかしながら上記従来の構成では、１３ｖｏｓｓの高耐
圧化を実現するために深いＰ型拡散層１０を形成する工
程を追加することが必要であり、製造コストが高くなる
という課題があった。
圧化を実現するために深いＰ型拡散層１０を形成する工
程を追加することが必要であり、製造コストが高くなる
という課題があった。
本発明は、上記従来の課題を解決するもので、深いＰ型
拡散層を追加することなしに、Ｅ３ｖｏｓｓの高耐圧化
を実現する二重拡散ＭＯＳトランジスタを提供すること
を目的とするものである。
拡散層を追加することなしに、Ｅ３ｖｏｓｓの高耐圧化
を実現する二重拡散ＭＯＳトランジスタを提供すること
を目的とするものである。
課題を解決するための手段
この目的を達成するために本発明の二重拡散ＭＯＳトラ
ンジスタは浅いチャネル拡散層と分離拡散層を接触させ
ることにより深いＰ型拡散層を省略したものである。
ンジスタは浅いチャネル拡散層と分離拡散層を接触させ
ることにより深いＰ型拡散層を省略したものである。
作用
この構成により、分離拡散層とエピタキシャル層との接
合で生ずる空乏層の広がりが浅いチャネル拡散層とエピ
タキシャル層との接合で生ずる空乏層の電界集中を緩和
させ、ＢＶＤＳＳを向上させることかできる。
合で生ずる空乏層の広がりが浅いチャネル拡散層とエピ
タキシャル層との接合で生ずる空乏層の電界集中を緩和
させ、ＢＶＤＳＳを向上させることかできる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例における二重拡散ＭＯ３ｈラ
ンジスタの断面図、第２図は同トランジスタの電圧印加
状態を示す断面図である。これらの図において、第３図
および第４図に示す従来例と同一箇所には同一符号を付
し、詳細説明は省略する。
ンジスタの断面図、第２図は同トランジスタの電圧印加
状態を示す断面図である。これらの図において、第３図
および第４図に示す従来例と同一箇所には同一符号を付
し、詳細説明は省略する。
第↓図に示すように、本発明による二重拡散ＭＯ８）ラ
ンジスタはチャネル拡散層４を分離拡散層２に接触させ
たものである。この構成により分離拡散層２が従来例の
深いＰ型拡散層〈第３図に１０で示す〉と同様の効果を
もたらす。
ンジスタはチャネル拡散層４を分離拡散層２に接触させ
たものである。この構成により分離拡散層２が従来例の
深いＰ型拡散層〈第３図に１０で示す〉と同様の効果を
もたらす。
また第２図に示すように、分離拡散層２とエピタキシャ
ル層３との接合で生ずる空乏層１１が浅いチャネル拡散
層４とエピタキシャル層３との接合による空乏層１１と
つながり、浅いチャネル拡散層４の下端付近く第２図に
ｂで示す〉の電界集中を緩和する。
ル層３との接合で生ずる空乏層１１が浅いチャネル拡散
層４とエピタキシャル層３との接合による空乏層１１と
つながり、浅いチャネル拡散層４の下端付近く第２図に
ｂで示す〉の電界集中を緩和する。
発明の効果
以上のように本発明は、一方導電型分離拡散層を一方導
電型チャネル拡散層と接触させることにより、チャネル
拡散層の下端付近の電界集中を緩和し、従来に比ベニ程
を減らし、高耐圧化できる優れた二重拡散ＭＯＳトラン
ジスタを実現できるものである。
電型チャネル拡散層と接触させることにより、チャネル
拡散層の下端付近の電界集中を緩和し、従来に比ベニ程
を減らし、高耐圧化できる優れた二重拡散ＭＯＳトラン
ジスタを実現できるものである。
第１図は本発明の一実施例における二重拡散ＭＯＳトラ
ンジスタの断面図、第２図は同トランジスタの電圧印加
状態を示す断面図、第３図は従来の二重拡散ＭＯＳトラ
ンジスタの断面図、第４図は同トランジスタの電圧印加
状態を示す断面図である。 １・・・・・・半導体基板、２・・・・・・分離拡散層
、３・・・・・・エピタキシャル層、４・・・・・・チ
ャネル拡散層、５・・・・・・ソース拡散層、６・・・
・・・ドレイン拡散層。
ンジスタの断面図、第２図は同トランジスタの電圧印加
状態を示す断面図、第３図は従来の二重拡散ＭＯＳトラ
ンジスタの断面図、第４図は同トランジスタの電圧印加
状態を示す断面図である。 １・・・・・・半導体基板、２・・・・・・分離拡散層
、３・・・・・・エピタキシャル層、４・・・・・・チ
ャネル拡散層、５・・・・・・ソース拡散層、６・・・
・・・ドレイン拡散層。
Claims (1)
- 一方導電型半導体基板上に他方導電型エピタキシャル
層を形成し、前記エピタキシャル層内に一方導電型分離
拡散層と一方導電型チャネル拡散層と他方導電型ドレイ
ン拡散層を形成し、前記一方導電型チャネル拡散層内に
他方導電型ソース拡散層を形成した二重拡散ＭＯＳトラ
ンジスタにおいて、前記一方導電型分離拡散層と一方導
電型チャネル拡散層を接触させた二重拡散ＭＯＳトラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2060252A JP2651033B2 (ja) | 1990-03-12 | 1990-03-12 | 二重拡散ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2060252A JP2651033B2 (ja) | 1990-03-12 | 1990-03-12 | 二重拡散ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03261176A true JPH03261176A (ja) | 1991-11-21 |
| JP2651033B2 JP2651033B2 (ja) | 1997-09-10 |
Family
ID=13136799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2060252A Expired - Fee Related JP2651033B2 (ja) | 1990-03-12 | 1990-03-12 | 二重拡散ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2651033B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008091445A (ja) * | 2006-09-29 | 2008-04-17 | Sanyo Electric Co Ltd | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5889865A (ja) * | 1981-11-24 | 1983-05-28 | Hitachi Ltd | 絶縁ゲ−ト型半導体装置及びその製造法 |
| JPH01207977A (ja) * | 1988-02-15 | 1989-08-21 | Nec Corp | 半導体装置 |
-
1990
- 1990-03-12 JP JP2060252A patent/JP2651033B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5889865A (ja) * | 1981-11-24 | 1983-05-28 | Hitachi Ltd | 絶縁ゲ−ト型半導体装置及びその製造法 |
| JPH01207977A (ja) * | 1988-02-15 | 1989-08-21 | Nec Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008091445A (ja) * | 2006-09-29 | 2008-04-17 | Sanyo Electric Co Ltd | 半導体装置 |
| US8546877B2 (en) | 2006-09-29 | 2013-10-01 | Semiconductor Components Industries, Llc | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2651033B2 (ja) | 1997-09-10 |
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Legal Events
| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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