JP2536013B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2536013B2 JP2536013B2 JP63020583A JP2058388A JP2536013B2 JP 2536013 B2 JP2536013 B2 JP 2536013B2 JP 63020583 A JP63020583 A JP 63020583A JP 2058388 A JP2058388 A JP 2058388A JP 2536013 B2 JP2536013 B2 JP 2536013B2
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- Japan
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- drain
- semiconductor region
- region
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に接合付近のキャリア
を空乏化させて電解を緩和させ、降伏電圧を上昇させる
高耐圧半導体装置に関する。
を空乏化させて電解を緩和させ、降伏電圧を上昇させる
高耐圧半導体装置に関する。
従来この種の半導体装置は例えば第３図にその一例を
示す様に、Ｐ型半導体基板31上に成長した浅いＮ型エピ
タキシャル層32内にＰ型絶縁層33で囲まれた複数の島領
域を設け、その中にＮ型横型二重拡散MOSトランジス
タ、すなわち、いわゆるＮ型LDMOSTを形成していた。ド
レイン端子（Ｄ）に電圧を印加すると、Ｐ型半導体基板
31からＮ型エピタキシャル層32に向って空乏層20が延び
バックゲートP-層34にまで達する。これによって普通な
ら浅い接合で電解集中の起り易いバックゲートP-層34回
りの電界が緩和され、降伏電圧が上昇する。なお、バッ
クゲートP-層４内にはソースN+層36が設けられ、ソース
P+層35を介してＰ型絶縁層33に接続されている。またバ
ックゲートP-層34もＰ型絶縁層33と接続されている。バ
ックゲートP-層34上にはゲート電極37が設けられ、この
ゲート電極37から所定の距離をもって離れたＮ型エピタ
キシャル層32内の表面にはドレインN+層38が設けられて
いる。さらにＰ型半導体基板31内にも空乏層30が延び
る。
示す様に、Ｐ型半導体基板31上に成長した浅いＮ型エピ
タキシャル層32内にＰ型絶縁層33で囲まれた複数の島領
域を設け、その中にＮ型横型二重拡散MOSトランジス
タ、すなわち、いわゆるＮ型LDMOSTを形成していた。ド
レイン端子（Ｄ）に電圧を印加すると、Ｐ型半導体基板
31からＮ型エピタキシャル層32に向って空乏層20が延び
バックゲートP-層34にまで達する。これによって普通な
ら浅い接合で電解集中の起り易いバックゲートP-層34回
りの電界が緩和され、降伏電圧が上昇する。なお、バッ
クゲートP-層４内にはソースN+層36が設けられ、ソース
P+層35を介してＰ型絶縁層33に接続されている。またバ
ックゲートP-層34もＰ型絶縁層33と接続されている。バ
ックゲートP-層34上にはゲート電極37が設けられ、この
ゲート電極37から所定の距離をもって離れたＮ型エピタ
キシャル層32内の表面にはドレインN+層38が設けられて
いる。さらにＰ型半導体基板31内にも空乏層30が延び
る。
上述した従来の型の半導体装置は、エピタキシャル成
長を使用するため、高価であるという欠点がある。ま
た、高耐圧CMOS回路を形成しようとした場合、従来技術
ではＮ型LDMOSTのためにＮ型エピタキシャル層,P型LDMO
STのためにＰ型エピタキシャル層が必要となり、実現が
はなはだ困難であり、応用はLDMOST単体のデバイスや、
オープンドレイン出力の集積回路に限られていた。
長を使用するため、高価であるという欠点がある。ま
た、高耐圧CMOS回路を形成しようとした場合、従来技術
ではＮ型LDMOSTのためにＮ型エピタキシャル層,P型LDMO
STのためにＰ型エピタキシャル層が必要となり、実現が
はなはだ困難であり、応用はLDMOST単体のデバイスや、
オープンドレイン出力の集積回路に限られていた。
本発明の半導体装置は、一導電型の半導体基板の一主
面に設けられた他の導電型の第１の半導体領域と、該半
導体領域の表面にそれぞれ設けられた前記一導電型のソ
ース、ドレイン領域と、前記ドレイン領域より前記第１
の半導体領域の底面に向かって設けられた前記一導電型
の第２の半導体領域とを有し、前記第２の半導体領域は
前記第１の半導体領域の底面から前記第２の半導体領域
に向かって延びる空乏層と前記第２の半導体領域の底面
から前記第１の半導体領域の底面に向かって延びる空乏
層とを接続するように前記第１の半導体領域内に充分深
く形成されていることを特徴とする。
面に設けられた他の導電型の第１の半導体領域と、該半
導体領域の表面にそれぞれ設けられた前記一導電型のソ
ース、ドレイン領域と、前記ドレイン領域より前記第１
の半導体領域の底面に向かって設けられた前記一導電型
の第２の半導体領域とを有し、前記第２の半導体領域は
前記第１の半導体領域の底面から前記第２の半導体領域
に向かって延びる空乏層と前記第２の半導体領域の底面
から前記第１の半導体領域の底面に向かって延びる空乏
層とを接続するように前記第１の半導体領域内に充分深
く形成されていることを特徴とする。
このように、反対導電型拡散層に比べわずかに接合の
浅い一導電型をドレイン部に作り、この一導電型半導体
基板と反対導電型拡散層との間に逆バイアスをかけて反
対導電型拡散層を十分空乏化させ、オフセットMOSTのド
レイン結合の電界を緩和してその降伏電圧を上昇させる
ことができる。
浅い一導電型をドレイン部に作り、この一導電型半導体
基板と反対導電型拡散層との間に逆バイアスをかけて反
対導電型拡散層を十分空乏化させ、オフセットMOSTのド
レイン結合の電界を緩和してその降伏電圧を上昇させる
ことができる。
またＰ型半導体基板を用いた場合、基板中に高耐圧Ｎ
型オフセットMOSトランジスタ（MOST）、上述の様に作
成したＮ型拡散ウェル中に高耐圧Ｐ型オフセットMOSTを
作る事ができ、容易に高耐圧CMOS半導体装置が形成でき
る。
型オフセットMOSトランジスタ（MOST）、上述の様に作
成したＮ型拡散ウェル中に高耐圧Ｐ型オフセットMOSTを
作る事ができ、容易に高耐圧CMOS半導体装置が形成でき
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図である。Ｐ型半導
体基板11中に、通常の熱拡散技術を用いて、Ｎ型拡散ウ
ェル12を作る。この時の接合の深さは10μｍ程度でよ
く、通常のCMOS工程での拡散ウェルの条件を多少調整す
る程度で済む。次にドレインP+層15,ソースP+層16,ソー
スP+層112及びソースN+層17,ドレインN+層110,ソースN+
層111を通常のCMOS工程を用いて形成する。次にＮ型拡
散ウェル12より若干接合の浅いＰ型ドレインウェル13を
Ｐ型オフセットMOSTのドレイン部に形成する。Ｎ型拡散
ウェル12とＰ型ドレインウェル13との差が電界集中の緩
和効果に影響を与えるため、押込時間等を調整して最適
化する。
体基板11中に、通常の熱拡散技術を用いて、Ｎ型拡散ウ
ェル12を作る。この時の接合の深さは10μｍ程度でよ
く、通常のCMOS工程での拡散ウェルの条件を多少調整す
る程度で済む。次にドレインP+層15,ソースP+層16,ソー
スP+層112及びソースN+層17,ドレインN+層110,ソースN+
層111を通常のCMOS工程を用いて形成する。次にＮ型拡
散ウェル12より若干接合の浅いＰ型ドレインウェル13を
Ｐ型オフセットMOSTのドレイン部に形成する。Ｎ型拡散
ウェル12とＰ型ドレインウェル13との差が電界集中の緩
和効果に影響を与えるため、押込時間等を調整して最適
化する。
次にＰ型オフセットMOSTのオフセット層に当るオフセ
ットP-層14、さらにＮ型オフセットMOSTのオフセット層
に当るオフセットN-層19を形成し、続いて残りのソー
ス，ドレイン各層及びゲート電極等を通常のCMOS工程で
形成する。
ットP-層14、さらにＮ型オフセットMOSTのオフセット層
に当るオフセットN-層19を形成し、続いて残りのソー
ス，ドレイン各層及びゲート電極等を通常のCMOS工程で
形成する。
この様に本実施例のRESURF型半導体装置は、通常のCM
OS工程を若干調整するだけでよい。従って、通常のCMOS
工程によりＮ型拡散ウェル12に低圧のＰ型MOSTをＰ型半
導体基板11中に低圧のＮ型MOSTをそれぞれ形成して、低
圧のハイスピード回路を構成すれば上述した本実施例の
高圧のドライブ回路が混在したCMOS半導体装置を容易に
形成できる。
OS工程を若干調整するだけでよい。従って、通常のCMOS
工程によりＮ型拡散ウェル12に低圧のＰ型MOSTをＰ型半
導体基板11中に低圧のＮ型MOSTをそれぞれ形成して、低
圧のハイスピード回路を構成すれば上述した本実施例の
高圧のドライブ回路が混在したCMOS半導体装置を容易に
形成できる。
通常は、Ｎ型拡散ウェル12はＰ型半導体基板11に対し
て高圧電源電圧に相当する高い電位を印加しておく。こ
れによって基板からＮ型拡散ウェル12に向かって空乏層
が延びる。Ｎ型拡散ウェル12中のＰ型オフセットMOSの
ソース（Ｓ）ドレイン（Ｄ）間に電圧を印加するとＰ型
ドレインウェル13からＮ型拡散ウェル12に向って空乏層
が延び、前記の空乏層と接触し、空乏層20を形成する。
この空乏層20が形成されることによってドレイン回りの
電界が緩和され、十分高い降伏電圧が得られる。なお当
然のことながら、Ｐ型半導体基板１内にも空乏層30が延
びている。
て高圧電源電圧に相当する高い電位を印加しておく。こ
れによって基板からＮ型拡散ウェル12に向かって空乏層
が延びる。Ｎ型拡散ウェル12中のＰ型オフセットMOSの
ソース（Ｓ）ドレイン（Ｄ）間に電圧を印加するとＰ型
ドレインウェル13からＮ型拡散ウェル12に向って空乏層
が延び、前記の空乏層と接触し、空乏層20を形成する。
この空乏層20が形成されることによってドレイン回りの
電界が緩和され、十分高い降伏電圧が得られる。なお当
然のことながら、Ｐ型半導体基板１内にも空乏層30が延
びている。
第２図は本発明の他の実施例の断面図であり、本発明
の半導体装置をデイスクリート素子に応用したものであ
る。この実施例では各層の導電型は前述した一実施例と
反対であるが、この各層は一実施例と同様に形成でき
る。但しこの場合ドレイン電極Ｄと基板21とを基板N+層
29を介して接続して、基板21をドレイン電位にする。こ
のようにドレイン電位を上げていくと、ドレイン接合か
らＰ型拡散ウェル22に向って延びた空乏層と基板21から
Ｐ型拡散ウェル22に向って延びた空乏層が接触し、ドレ
イン近傍の電界が緩和され、高い降伏電圧が得られる。
の半導体装置をデイスクリート素子に応用したものであ
る。この実施例では各層の導電型は前述した一実施例と
反対であるが、この各層は一実施例と同様に形成でき
る。但しこの場合ドレイン電極Ｄと基板21とを基板N+層
29を介して接続して、基板21をドレイン電位にする。こ
のようにドレイン電位を上げていくと、ドレイン接合か
らＰ型拡散ウェル22に向って延びた空乏層と基板21から
Ｐ型拡散ウェル22に向って延びた空乏層が接触し、ドレ
イン近傍の電界が緩和され、高い降伏電圧が得られる。
以上説明したように本発明の半導体装置は、エピタキ
シャル成長を用いないため安価にできるという効果があ
る。エピタキシャル成長は通常一般のICでウェハー価格
の1/4〜1/6のコストがかかり、これをやめることで大幅
なコスト削減ができる。
シャル成長を用いないため安価にできるという効果があ
る。エピタキシャル成長は通常一般のICでウェハー価格
の1/4〜1/6のコストがかかり、これをやめることで大幅
なコスト削減ができる。
また従来、ウェルを用いて高耐圧CMOS半導体装置を作
ろうとした場合には、高温長時間の押込で深いウェルを
作成していた。この場合ウェルの横拡りによるペレット
サイズの増大や、高温長時間の工程にかかる大きなコス
トは避けられなかった。これに対して本発明を用いれば
浅いウェル中に作られたオフセットMOSTでも十分高い耐
圧を出すことができる。これによって大幅に安価な高耐
圧CMOS半導体装置が実現できる。
ろうとした場合には、高温長時間の押込で深いウェルを
作成していた。この場合ウェルの横拡りによるペレット
サイズの増大や、高温長時間の工程にかかる大きなコス
トは避けられなかった。これに対して本発明を用いれば
浅いウェル中に作られたオフセットMOSTでも十分高い耐
圧を出すことができる。これによって大幅に安価な高耐
圧CMOS半導体装置が実現できる。
第１図は本発明の一実施例の断面図、第２図は本発明の
他の実施例の断面図、第３図は従来の型の半導体装置の
断面図である。 11……Ｐ型半導体基板、12……ｎ型拡散ウェル、13……
Ｐ型ドレインウェル、14……オフセットP-層、15……ド
レインP+層、16……ソースP+層、17……ソースN+層、18
……ゲート電極、19……オフセットN-層、20……空乏
層、110……ドレインN+層、111……ソースN+層、112…
…ソースP+層、113……ゲート電極、30……空乏層、21
……Ｎ型半導体基板、22……Ｐ型拡散ウェル、23……Ｎ
型ドレインウェル、24……ドレインN-層、25……ドレイ
ンN+層、26……ソースP+層、27……ソースN+層、28……
ゲート電極、31……Ｐ型半導体基板、32……Ｎ型エピタ
キシャル層、33……Ｐ型絶縁層、34……バックゲートP-
層、35……ソースP+層、36……ソースN+層。
他の実施例の断面図、第３図は従来の型の半導体装置の
断面図である。 11……Ｐ型半導体基板、12……ｎ型拡散ウェル、13……
Ｐ型ドレインウェル、14……オフセットP-層、15……ド
レインP+層、16……ソースP+層、17……ソースN+層、18
……ゲート電極、19……オフセットN-層、20……空乏
層、110……ドレインN+層、111……ソースN+層、112…
…ソースP+層、113……ゲート電極、30……空乏層、21
……Ｎ型半導体基板、22……Ｐ型拡散ウェル、23……Ｎ
型ドレインウェル、24……ドレインN-層、25……ドレイ
ンN+層、26……ソースP+層、27……ソースN+層、28……
ゲート電極、31……Ｐ型半導体基板、32……Ｎ型エピタ
キシャル層、33……Ｐ型絶縁層、34……バックゲートP-
層、35……ソースP+層、36……ソースN+層。
Claims (1)
- 【請求項１】一導電型の半導体基板の一主面に設けられ
た他の導電型の第１の半導体領域と、前記第１の半導体
領域の表面にそれぞれ設けられた前記一導電型のソー
ス、ドレイン領域と、前記ドレイン領域より前記第１の
半導体領域の底面に向かって設けられた前記一導電型の
第２の半導体領域と、前記ドレイン領域の側面に向かっ
て設けられた前記ドレイン領域より低濃度の前記一導電
型の第３の半導体領域とを有し、前記第２の半導体領域
は前記第１の半導体領域の底面から前記第１の半導体領
域の底面に向かって延びる空乏層とを接続するように前
記第１の半導体領域内に十分深く形成され、前記ソース
領域及び前記第１の半導体領域とに等電位を与えるソー
ス電位を有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020583A JP2536013B2 (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020583A JP2536013B2 (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01194454A JPH01194454A (ja) | 1989-08-04 |
| JP2536013B2 true JP2536013B2 (ja) | 1996-09-18 |
Family
ID=12031241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63020583A Expired - Lifetime JP2536013B2 (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2536013B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60154662A (ja) * | 1984-01-25 | 1985-08-14 | Seiko Epson Corp | Ｍｏｓ型半導体装置 |
| JPS6295863A (ja) * | 1985-10-22 | 1987-05-02 | Nec Corp | 高耐圧半導体装置 |
-
1988
- 1988-01-29 JP JP63020583A patent/JP2536013B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01194454A (ja) | 1989-08-04 |
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Legal Events
| Date | Code | Title | Description |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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