JPH02138756A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 この発明は、一般的には大規模集積回路装置（ＬＳＩ）
等の半導体装置に関し、より特定的には、１つのチップ
上に異なる動作電圧で動作する異なる機能部分を有する
大規模集積回路装置に関するものである。この発明は、
螢光表示管等を駆動することが可能な高い電圧で動作す
るドライバ部分とともに、低い動作電圧で動作するロジ
ック部分を単一の基板上に備えることに関して特に有用
である。また、この発明は、そのような半導体装置の製
造方法に関する。

［従来の技術］ この発明は、シングルチップマイクロコンピュータに適
用されたとき、最も好ましい効果が得られるので、以下
、このシングルチップマイクロコンピュータについて説
明する。

シングルチップマイクロコンピュータは、既によく知ら
れている。第８図は、そのような従来のシングルチップ
マイクロコンピュータ（以下、マイコンと称する。）の
全体構成の一例を１つの半導体チップにおける甲面配置
として示すブロック図である。

第８図を参照して、マイクロコンピュータ１００には、
ＣＰＵ　（Ｃｅｎｔｒａｌ　　Ｐｒｏｃｅｓｓｉｎｇ　
　Ｕｎｉｔ）６０からなるロジック部分と、プログラム
やデータの８己憶用のＲＯＭ（Ｒｅａｄ　　０ｎｌｙ　
　Ｍｅｍｏｒｙ）７０およびＲＡＭ（Ｒａｎｄｏｍ　　
Ａｃｃｅｓｓ　　Ｍｅｍｏｒｙ）８０と、各種の周辺制
御機能とが、内部／＜スとしてのコモンバス９０などに
よりシングルチップとして集積化されている。そのチッ
プの周辺部には、ドライバ部分としての各種外部機器を
駆動するために接続される入出力インターフェイス部１
１０（Ｉｎｐｕｔ　　＆　　０ｕｔｐｕｔ）５０が備え
られている。ドライバ部分であるｌ１０５０を通じて人
力された信号は、コモンバス９０を介してロジック部分
であるＣＰＵ６０に伝えられ、それによってＲＯＭ７０
やＲＡＭ８０に記憶されたプログラムやデータを読出し
たり、あるいはデータを書込んだりすることによって処
理される。処理された信号は、コモンバス９０を介して
ドライバ部分であるｌ１０５０に伝えられ、接続された
螢光表示管などの外部機器を駆動する。第８図の■■線
における断面は第９図に示される。

第９図は、ＣＰＵ６０を構成するＣＭＯＳロジック部分
と、ｌ１０５０を構成するドライバ部分の主要部を示す
部分断面図である。この図によれば、Ｐ型シリコン基板
１の主表面側にＮ型つェルＪｉＷ２ａ、２ｂとＰ型ウェ
ル層３とが形成されている。ＣＭＯＳロジック部分にお
いては、Ｐ型ウェル層３とＮ型ウェル層２ａとが隣接し
て形成され、その境界領域の主表面の上には分離酸化膜
４が形成されている。Ｐ型ウェル層３の領域の主表面上
にはＮチャネル型ＭＯＳトランジスタが形成され、Ｎ型
ウェル層２ａの領域の主表面上にはＰチャネル型ＭＯＳ
トランジスタが形成されている。Ｎチャネル型ＭＯＳト
ランジスタは、ゲート電極５と、ソースまたはドレイン
領域となるＮ型不純物拡散領域とから構成されている。

Ｎ型不純物拡散領域は、ＬＤＤ　（Ｌｉｇｈｔ　ｌｙ　
　Ｄｏｐｅｄ　　Ｄｒａ　ｉ　ｎ）構造を有し、高濃度
のＮ＋不純物拡散領域６と低濃度のＮ−不純物拡散領域
９とから構成される。このＬＤＤ構造は、ＭＯ３電界効
果トランジスタのチャネル長の微細化に伴ない引き起こ
される、ホットキャリアによるしきい値電圧の経時変化
や相互コンダクタンスの劣化を防ぐために考案された構
造である。図に示すように、Ｎ″′不純物拡散領域９が
チャネル領域とドレイン領域との間に設けられている。

この構造により、ドレインピンチオフ領域の電界をＮ−
不純物拡散領域９まで広げることによって、最大電界を
低下することができるのでホットキャリアの発生を抑え
ることができる。また、最大電界となる位置がゲート領
域より外側となるため、発生したホットキャリアはゲー
ト絶縁膜へは注入されない。この構造により、従来の構
造に比較して、より短いチャネルの領域で電界効果トラ
ンジスタを動作させることができ、また、より高い電源
電圧で電界効果トランジスタを動作させることも可能と
なる。このＬＤＤ構造を形成するために、ゲート電極５
の側壁には側壁絶縁膜１０ｂが形成され、ゲート電極５
の下にはゲート絶縁膜１０ａが形成されている。

一方、Ｎ型ウェル層２ａの領域に形成されたＰチャネル
型ＭＯＳトランジスタは、ゲート電極５と、その下方に
間隔を隔てて形成されたソースまたはドレイン領域とな
るＰ型不純物拡散領域としてのＰ＋不純物拡散領域７と
から構成される。このようにして、ロジック部分はＣＭ
Ｏ３構成を有し、たとえば５ｖ程度の低電圧で動作する
。

上述のように構成されたＣＭＯＳロジック部分に隣接し
てドライバ部分が形成されている。ドライバ部分を構成
するＰチャネル型ＭＯ３）ランジスタは、Ｐ型シリコン
基板１の主表面側に形成されたＮ型ウェル層２ｂの領域
に形成される。このＰチャネル型ＭＯＳトランジスタは
、ゲート電極５と、ソースまたはドレイン領域となるＰ
＋不純物拡散領域７ａ、７ｂとから構成される。また、
このＰチャネル型ＭＯ３）ランジスタには、たとえば、
螢光表示管などを駆動するために３０Ｖ以上の電圧を有
する信号が入出力される必要があるので、ドレイン耐圧
を高圧化するために、ドレイン側のＰ＋不純物拡散領域
７ｂと、ゲート電極５の下に形成されたゲート絶縁膜１
０ａとの間に厚いゲート絶縁膜１１ａが設けられている
。この厚いゲート絶縁膜１１Ｈの下にはＰ−不純物拡散
領域８が設けられている。このようにして、ドライバ部
分が構成されている。

なお、ＣＭＯＳロジック部分を構成するＮ型ウェル層２
ａと、ドライバ部分を構成するＮ型ウェル層２ｂとは、
同一の製造工程で形成される。そのため、この２つのＮ
型ウェル層２ａ、２ｂの有するＮ型不純物の濃度および
Ｎ型不純物の拡散深さ（接合深さ）は同じである。

次に、第９図を参照して、ドライバ部分に形成されたＰ
チャネル型ＭＯ８）ランジスタの動作について説明する
。ゲート電極５に負の一定のバイアス電圧を印加させる
ことによって、このＰチャネル型ＭＯ８）ランジスタを
オン状態にする。Ｐ型シリコン基板１、Ｎ型ウェル層２
ｂおよびソース側のＰ＋不純物拡散領域７ａをＯＶの電
位に保つ。このとき、ドレイン側のＰ＋不純物拡散領域
７ｂに負の一定のバイアス電圧を印加していくと、正孔
がＰ＋不純物拡散領域７ａから、ゲート絶縁膜１０ａの
直下に形成されたチャネル領域を通過し、Ｐ−不純物拡
散領域８を通ってＰ＋不純物拡散領域７ｂに至ることに
よって、電流が流れる。

この場合、Ｐ型シリコン基板１、Ｎ型ウェル層２ｂ、Ｐ
＋不純物拡散領域７ａおよびゲート電極５をＯＶの電位
に保ち、Ｐ＋不純物拡散領域７ｂに負のバイアス電圧を
印加していくものとする。

そうすると、ドレイン側の空乏層がＰ型シリコン基板１
に延び、パンチスルーが起こってしまう。

このときに起こる現象は、原理的には、第１０Ａ図〜第
１０Ｃ図に示される。第１０Ａ図は、バイアス電圧がＯ
Ｖの場合を示している。第１０Ｂ図はＰ＋不純物拡散領
域７ｂに負のバイアス電圧として一２０Ｖの電圧が印加
されたときの状態を示す。このとき、ドレイン側の空乏
層７１ｂがＰ型シリコン基板］の方に向かって延びるこ
とが示される。さらに、Ｐ＋不純物拡散領域７ｂに一３
０Ｖの負のバイアス電圧を印加していくと、ドレインの
空乏層７１ｂがＰ型シリコン基板１の側に延びることに
より、ドレイン領域としてのＰ＋不純物拡散領域７ｂ−
Ｎ型ウェル層２ｂ−Ｐ型シリコン基板１の間でバンチス
ルーが起こる。すなわち、Ｎ型ウェル層２ｂの領域に形
成されたドライバ部分を構成するＰチャネル型ＭＯ５）
ランジスタのドレイン耐圧は、Ｎ型ウェル層２ｂの接合
深さおよびＮ型不純物濃度によって決定される。

［発明が解決しようとする課題］ 従来のＣＭＯＳロジック部分とドライバ部分とを有する
半導体装置においては、ＣＭＯＳロジック部分を構成す
るウェル層と、ドライバ部分を構成するウェル層とは同
一製造工程で形成されるため、同一の接合深さおよび不
純物濃度を何している。ドライバ部分を構成するウェル
層の領域内には、高いドレイン耐圧が要求されるＭＯＳ
トランジスタが形成される。しかしながら、ウェル層の
接合深さが浅くなると、そのウェル層の領域内に形成さ
れるＭＯＳ）ランジスタのドレイン耐圧は低下する。そ
のため、ドライバ部分に形成されるＭＯＳトランジスタ
は、より深い接合深さを有するウェル層の領域内に形成
される必要がある。

一方、ドライバ部分と同一の接合深さを有するウェル層
の領域内に形成されるＣＭＯＳロジック部分は、高度の
素子集積化が要求されるため、微細化される必要がある
。この微細化の要求を満たすためには、素子分離領域を
減少させる必要がある。そのため、素子の集積度が高ま
るにつれて、すなわち、微細化が進むにつれて、小さな
分離領域を形成するために、ロジック部分を構成する半
導体素子が形成される領域のウェル層の接合深さは浅く
なる傾向がある。

このように、同一の接合深さを有するウェル層にロジッ
ク部分とドライバ部分とを形成することは、ロジック部
分の微細化が進むにつれて、ウェル層の接合深さが浅く
なり、ドライバ部分に形成されるＭＯＳトランジスタの
ドレイン耐圧の低下をもたらし、ひいては必要なドレイ
ン耐圧が得られなくなるという問題点があった。

そこで、この発明は上記のような課題を解決するために
なされたもので、１つの半導体基板内に微細化と高耐圧
化という２つの相反する要求を両立させることが可能な
半導体装置を提供することを目的とする。

好ましくは、この発明は、微細化されたロジック部分と
、駆動電圧の高い装置とを接続可能な高い動作電圧を合
するドライバ部分とを１つの半導体基板内に備えた半導
体装置を提供することを目的とする。

また、好ましくは、この発明は、微細化されたＣＭＯＳ
ロジック部分と、高い電圧で動作するＭＯＳトランジス
タとを同一半導体基板内に備えた半導体装置を提供する
ことを目的とする。

さらに、この発明は、１つの半導体基板内に微細化と高
耐圧化という２つの相反する要Ｊを両立させることが可
能な半導体装置の製造方法を提供することを目的とする
。

［課題を解決するための手段］ この発明に従った半導体装置は、半導体基板と、第１半
導体領域と、第２半導体領域とを備えている。半導体基
板は主表面を有し、第１導電型である。第１半導体領域
は、半導体基板の主表面側に形成され、その領域内に少
なくとも半導体素子が形成されるべき領域として、半導
体基板と逆の第２導電型を有する。第２半導体領域は、
半導体基板の主表面側に形成され、その領域内に少なく
とも半導体素子が形成されるべき、第２導電型の領域で
ある。第２半導体領域は、その接合深さが第１半導体領
域の接合深さよりも深い領域を少なくとも有する。

この発明の半導体装置の好ましい実施例によれば、第１
半導体領域には第１の電界効果型半導体素子が形成され
、第２半導体領域には第２の電界効果型半導体素子が形
成されている。第２の電界効果型半導体素子は、その動
作電圧が第１の電界効果型半導体素子の動作電圧よりも
高い動作電圧を有するものである。第１の電界効果型半
導体素子は、第１半導体領域に形成された第１導電型の
不純物領域を含み、第２の電界効果型半導体素子は、第
２半導体領域に形成された第１導電型の不純物領域を含
むものである。第２の電界効果型半導体素子の一方電極
を構成する第１導電型の不純物領域の下方のみにおいて
、少なくとも、第２半導体領域は、その接合深さが第１
半導体領域の接合深さよりも深い領域を有するものが好
ましい。

この発明に従った半導体装置の製造方法によれば、まず
、第１導電型の半導体基板の主表面である第１の領域に
選択的に第２導電型の不純物が導入される。第１の領域
と、第１の領域と異なる第２の領域とに、選択的に第２
導電型の不純物が導入される。第１の領域と第２の領域
とに熱処理を施し、導入された第２導電型の不純物を拡
散させることによって、互いに接合深さの異なる第２導
電型の第１半導体領域および第２半導体領域が形成され
る。

この発明の半導体装置の製造方法の好ましい実施例によ
れば、第２の領域に隣接する第３の領域に選択的に第１
導電型の不純物が導入される。互いに接合深さの異なる
第２導電型の第１半導体領域および第２半導体領域を形
成する工程は、第３の領域に熱処理を施し、導入された
第１導電型の不純物を拡散させることによって、第１導
電型の第３半導体領域を形成する工程を含む。

［作用］ この発明においては、それぞれ半導体素子が形成される
べき２つの同一導電型の半導体領域のうち、どちらか一
方の半導体領域は他方の半導体領域よりも、その接合深
さが深い領域を有している。

そのため、接合深さが深い領域を有する半導体領域には
、ドレイン耐圧の高い電界効果型半導体素子を形成する
ことが可能になる。また、接合深さの浅い領域を有する
半導体領域においては、高集積化された半導体素子が形
成され得る。

［実施例］ 以下、この発明の一実施例を図について説明する。

第１図は、この発明に従った２つの半導体領域を有する
半導体装置の一例として、第８図のＩＸ−■線における
断面を示す部分断面図である。第１図を参照して、Ｐ型
シリコン基板１の主表面側には、Ｎ型ウェル層２ａ、２
ｂとＰ型ウェル層３とが形成されている。ＣＭＯＳロジ
ック部分においては、Ｎ型ウェル層２ａとＰ型ウェル層
３とが隣接して形成され、その境界部分の主表面上には
分離酸化膜４が形成されている。Ｐ型ウェル層３の領域
の主表面上にはＮチャネル型ＭＯＳ）ランジスタが形成
されている。Ｎチャネル型ＭＯＳ）ランジスタは、ゲー
ト電極５と、ゲート電極５の下方に間隔を隔てて形成さ
れたソースまたはドレイン領域となるＮ型不純物拡散領
域とによって構成される。このＮ型不純物拡散領域は、
ＬＤＤ構造を何し、高濃度のＮ＋不純物拡散領域６と低
濃度のＮ−不純物拡散領域９とから構成される。このＬ
ＤＤ構造を形成するために、ゲート電極５の側壁には側
壁絶縁膜１．　Ｏｂが形成され、ゲート電極５の下には
ゲート絶縁膜１０ａが形成されている。

一方、Ｎ型ウェル層２ａの領域にはＰチャネル型ＭＯ８
）ランジスタが形成される。このＰチャネル型ＭＯ５，
）ランジスタは、ゲート電極５と、その下方に間隔を隔
てて形成されたソースまたはドレイン領域となるＰ中不
純物拡散領域７とから構成される。

このようにして、同一の接合深さを有する２つのウェル
層、Ｐ型ウェル層３とＮ型ウェル層２ａとを有するＣＭ
ＯＳロジック部分が形成されている。

上述のように構成されるＣＭＯＳロジック部分に隣接し
てドライバ部分が形成されている。このドライバ部分は
、ＣＭＯＳロジック部分を構成するＮ型ウェル層２ａの
接合深さよりも深い接合深さを何するＮ型ウェル層２ｂ
の領域に形成されている。このＮ型ウェル層２ｂの接合
深さは、たとえば、６．５μｍ程度であり、ＣＭＯＳロ
ジック部分を構成するＮ型ウェル層２ａの接合深さは５
μｍ程度である。Ｎ型ウェル層２ｂの接合深さは可能な
限り深い方が好ましい。このドライバ部分を構成するＮ
型ウェル層２ｂの接合深さは、その領域内に形成される
ＭＯＳトランジスタが必要とするドレイン耐圧によって
定められる。また、ＣＭＯＳロジック部分を構成するＮ
型ウェル層２ａと、ドライバ部分を構成するＮ型ウェル
層２ｂの表面不純物濃度は実質的に同程度であるのが好
ましい。たとえば、Ｎ型ウェル層２ｂの表面不純物濃度
はＩ　Ｘ　１０”　／ｃｍ”程度が好ましい。

ドライバ部分を構成するＮ型ウェル層２ｂの領域の主表
面上には、ドレイン耐圧の高圧化を実現するために適し
た構造を有するＰチャネル型ＭＯＳトランジスタが形成
される。このＰチャネル型ＭＯＳトランジスタは、ゲー
ト電極５と、その下方に間隔を隔てて形成されたソース
領域としてのＰ＋不純物拡散領域７ａおよびドレイン領
域としてのＰ＋不純物拡散領域７ｂとから構成される。

ゲー）［極５の下に形成されたゲート絶縁膜１０ａとド
レイン領域としてのＰ＋不純物拡散領域７ｂとの間には
、厚いゲート絶縁膜１１ａが形成され、その下にはＰ−
不純物拡散領域８が形成されている。このように、ドレ
イン領域側のゲート絶縁膜を厚くすることによって高耐
圧化が図られている。

このようにして、微細化が要求されるＣＭＯＳロジック
部分においては浅い接合深さをａするＮ型ウェル層２ａ
が形成され、ドレイン耐圧の高圧化が要求されるドライ
バ部分においてはより深い接合深さをＨするＮ型ウェル
層２ｂが形成されている。第１図に示されているように
、ＣＭＯＳロジック部分に形成されたＭＯＳ）ランジス
タの動作電圧をＶ、とすると、ドライバ部分に形成され
たＭＯＳ）ランジスタの動作電圧は、その電圧Ｖ、より
も高い電圧Ｖ２である。ドライバ部分を構成するＰチャ
ネル型ＭＯＳトランジスタのドレイン領域としてのＰ＋
不純物拡散領域７ｂには、高い電圧ｖ２で駆動する螢光
表示管が接続されている。ＣＭＯＳロジック部分を構成
するＰチャネル型ＭＯＳ）ランジスタのＰ＋不純物領域
７には、低い電圧Ｖ、を有する供給電源が接続されてい
る。

第２図は、この発明に従った半導体装置のもう１つの実
施例を示す部分断面図である。この図によれば、第】１
図と比較すると、ドライバ部分を構成するＰチャネル型
〜１０Ｓトランジスタのドレイン領域としてのＰ＋不純
物拡散領域７ｂの下方ににおいてのみ、Ｎ型ウェル層２
ｂの接合深さが深くなっている。このように、ドレイン
耐圧の高圧化が要求されるＭＯＳトランジスタのドレイ
ン領域の下方においてのみ、ウェル層の接合深さを深く
してもよい。このようにすると、ＣＭＯＳロジック部分
を構成するＮ型ウェル層２ａと隣り合うドライバ部分の
Ｎ型ウェル層２ｂの領域部分の接合深さを浅くすること
ができる。そのため、ＣＭＯＳロジック部分を構成する
Ｎ型ウェル層２ａと、ドライバ部分を構成するＮ型ウェ
ル層２ｂとの境界領域に形成される分離酸化膜４が占め
る領域を小さくすることが可能になる。

次に、この発明に従った半導体装置の製造方法について
説明する。第３Ａ図〜第３Ｍ図は、第１図に示された断
面を工程順に示す。以下、第１図に示された断面を有す
る半導体装置の製造方法について説明する。

まず、第３Ａ図を参照して、Ｐ型シリコン基板１の上に
熱酸化または化学的気相薄膜成長法等によってシリコン
酸化膜３１が形成される。このシリコン酸化膜３１の上
には所定のパターンに従ったレジスト膜３２が形成され
る。このレジスト膜３２をマスクとして、Ｎ型不純物イ
オンであるリンイオンがＰ型シリコン基板１の上に注入
される。

このときのリンイオンの注入条件は、たとえば、加速電
圧が１５０ｋｅＶで、注入量が１×１０１２　　ｃｍ−
２である。

その後、第３Ｂ図を参照して、レジスト膜３３が除去さ
れた後、Ｐ型シリコン基板１に熱酸化および熱処理が施
されることによって、注入されたリンイオンが熱拡散さ
せられる。このときのドライブ条件は、たとえば、温度
１０５０°Ｃの酸素雰囲気中で１時間半、および温度１
１８０℃の窒素雰囲気中で６時間である。これによって
、Ｐ型シリコン基板１に、Ｎ型ウェル層２ｂが形成され
、その上には熱酸化膜３３が形成される。

次に、第３Ｃ図を参照して、熱酸化膜３３か除去された
後、熱酸化または化学的気相薄膜成長法等によりシリコ
ン酸化膜３１が形成され、その上にシリコン窒化膜３４
が形成される。シリコン窒化膜３４の上には所定のパタ
ーンに従ってレジスト膜３２が形成され、シリコン窒化
膜３４か選択的に除去される。この所定のパターンに従
って形成されたシリコン窒化膜３４およびレジスト膜３
２をマスクとして、Ｐ型不純物イオンであるボロンイオ
ンかＰ型シリコン基板１の上に注入される。

第３Ｄ図に示すように、レジスト膜３２が除去された後
、熱処理および熱酸化が施される。これによって、注入
されたボロンイオンおよび前工程で注入されたリンイオ
ンが熱拡散させられる。このとき、ボロンイオンが注入
された領域の上には厚い熱酸化膜３３が形成される。こ
の後、窒化膜３４が除去される。この熱酸化膜３３をマ
スクとして、Ｎ！４２不純物イオンであるリンイオンが
注入される。このときの注入条件は、たとえば、加速？
ＩＳ圧７＞＜　１５０　ｋ　ｅ　Ｖテ、注入Ｍｋカ３．
　　ＯＸ　１０　’２／Ｃｍ２である。

そして、第３Ｅ図に示すように、熱酸化および熱処理が
施されることによって、注入されたボロンイオンおよび
リンイオンが熱拡散させられる。

このときのドライブ条件は、たとえば、温度１０５０℃
の酸素雰囲気中において１，５時間、および温度１１８
０℃の窒素雰囲気中で６時間である。

このようにして、ロジック部分を構成するＰ型ウェル層
３とＮ型ウェル層２ａが、同一の接合深さで、たとえば
、５．０μｍ程度の接合深さを有するように形成される
。したがって、ＣＭＯＳロジック部分を構成するウェル
層の接合深さは、ドライバ部分を構成するウェル層２ｂ
の接合深さに比へて１．５μｍ程度浅くなっている。こ
のとき、１度のイオン注入によって形成されるＮ型ウェ
ル層２ａと、２度の異なる注入量でイオン注入されるこ
とによって形成されるＮ型ウェル層２ｂとは、同時に熱
処理が施されることによって、各Ｎ型ウェル層の表面濃
度が均一にされる。これにより、各Ｎ型ウェル層に形成
されるＭＯＳ）ランジスタのしきい値電圧がほぼ一定に
揃えられる。

その後、第３Ｆ図に示すように、熱酸化膜３３が除去さ
れた後、熱酸化または化学的気相薄膜成長法等によって
シリコン酸化膜３１が全面上に形成される。シリコン酸
化膜３１の上には、素子形成領域のみを覆うように所定
のパターンに従ったシリコン窒化膜３４およびレジスト
膜３２ａが形成される。そして、チャネルストッパ領域
等が形成されるべき領域のみが露出するように、レジス
ト膜３２ａおよびシリコン酸化膜３１の上にレジスト膜
３２ｂが形成される。

第３Ｇ図に示すように、レジスト膜３２ｂをマスクとし
て、ボロンイオン等のＰ型不純物イオンが注入されるこ
とによって、Ｐ−不純物拡散領域８が形成される。また
、レジスト膜３２ａおよび３２ｂが除去された後、熱酸
化が施されることによって分離酸化膜４が間隔を隔てて
形成される。

その後、シリコン窒化膜３４およびシリコン酸化膜３１
が除去される。

第３Ｈ図を参照して、ゲート絶縁膜１０ａが形成された
後、その」二にゲート電極５が多結晶シリコン等の導電
層によって間隔を隔てて形成される。

さらに、３３１図に示すように、ゲート電極５をマスク
として、リンイオン等のＮ型不純物イオンがＰ型ウェル
層３の領域上に注入されることによって、Ｎチャネル型
ＭＯＳトランジスタを構成するソースまたはドレイン領
域となるべき低濃度のＮ−不純物拡散領域９が形成され
る。このとき、ゲート電極５の両側壁に側壁絶縁膜１０
ｂが形成された後、さらにＮ型不純物イオンがＰ型ウェ
ル層３の領域に注入されることによって、高濃度のＮ＋
不純物拡散領域６が形成される。このようにして、Ｐ型
ウェル層３の領域内に形成されるＮチャネル型ＭＯＳト
ランジスタはＬ　Ｄ　Ｄ　ｔ；■造を有するように構成
される。

第３Ｊ図を参照して、Ｎ型ウェル層２ａおよび２ｂの領
域上に、ゲート電極５および側壁絶縁膜１０ｂをマスク
としてボロンイオン等のＰ型不純物イオンか注入される
。それによって、ソースまたはドレイン領域となるＰ＋
不純物拡散領域７がＮ型ウェル層２ａの領域内に形成さ
れ、Ｎ型ウェル層２ｂの領域内ににはソース領域として
のＰ＋不純物拡散領域７ａ、およびドレイン領域として
のＰ＋不純物拡散領域７ｂが形成される。

第３に図に示すように、酸化膜等からなる層間絶縁膜３
５が全面上に堆積された後、各不純物拡散領域に電気的
な接触を図るためのコンタクト孔Ｃが開孔される。

第３Ｌ図を参照して、コンタクト孔Ｃの上にＡ１１ｊ／
Ｓｉ膜３６が形成されることによって、アルミニウム配
線が施される。

最後に、第３Ｍ図に示すように、全面上に表面保護膜３
７が堆積される。

このようにして、接合深さの異なる同一導電型の半導体
領域を有する半導体装置、この例ではＰ型シリコン基板
内に接合深さの異なるＮ型ウェル層２ａおよび２ｂが形
成された半導体装置が製造され得る。

第４Ａ図〜第４Ｍ図は、第２図に示された断面を工程順
に示す。第２図に示される半導体装置の製造工程は、第
４Ａ図においてレジスト膜３２からなるマスクの形成位
置が、第３Ａ図に示されるマスクの位置と異なる点を除
いては、第３Ａ図〜第３Ｍ図で示される製造工程と同様
である。

上述のように接合深さの異なるＮ型ウェル層を形成する
ためのイオン注入条件について説明する。

第５Ａ図〜第５Ｅ図はＮ型ウェル層を形成するためのリ
ン注入量、ドレイン耐圧、接合深さ、およびウェル濃度
間の関係を示すグラフである。なお、黒丸のプロットは
、ドライブ条件として、温度１１００℃の酸素雰囲気中
で２時間、および温度１１８０℃の窒素雰囲気中で９時
間で熱拡散された場合を示し、白丸のプロットは、温度
１０５０℃の酸素雰囲気中で１．　５時間、および温度
１１８０℃の窒素雰囲気中で６時間のドライブ条件で熱
拡散された場合を示す。また、いずれのプロットも、イ
オン注入の加速電圧は１５０ｋｅＶである。

第５Ａ図を参照して、リン注入量が増加するに従って、
リン注入された領域に形成されたＭＯＳトランジスタの
ドレイン耐圧は上昇することが示されている。また、第
５Ｂ図を参照して、リン注入量が増加するに従って、注
入された領域の接合深さＸ、は深くなることが示されて
いる。さらに、第５Ｃ図に示すように、接合深さＸ、を
深くすることによって、その領域内に形成されたＭＯＳ
トランジスタのドレイン耐圧を高めることが可能である
ことが理解される。したがって、リン注入量や注入後の
ドライブ条件を所定の条件に設定することによって、そ
の６ｒｉ域内に形成されるＭＯ３Ｉ−ランジスタのドレ
イン耐圧を所定の要求電圧に設定することが可能である
。この場合、耐圧と接合深さＸｊ　との関係は、耐圧が
３０〜５５Ｖの範囲で接合深さＸ、が６，０〜６．５μ
ｍの範囲である。

また、第５Ｄ図に示すように、リン注入量を増加させる
ことによって、形成されるウェルの不純物濃度は高くな
ることが理解される。第５Ｅ図を参照して、ウェル濃度
を高めることによって、そのウェル内に形成されるＭＯ
３Ｉ−ランジスタのドレイン耐圧を上昇させることも可
能である。

第６図は、この発明に従った異なる接合深さをＨする同
一導電型の半導体領域を備えた別の半導体装置の全体構
成の一例を平面配置として示すブロック図である。第７
図は第６図の■−■線における断面を示す部分断面図で
ある。

第６図を参照して、マイクロコンピュータ１００を構成
する１つのチップ内には、周辺部分にドライバ部分とし
ての１１０５０が形成され、チップの中心部にはＣＭＯ
Ｓロジック部分６１と、バイポーラ・トランジスタを含
んで（１が成されるＢｉＰアナログ部分６２とが形成さ
れている。このようにバイポーラ・トランジスタが同一
のチップ内に構成されると、ＭＯＳトランジスタのみか
ら構成される場合に比べて、より大きな電流を流すこと
が可能となる。第７図を参照して、Ｐ型シリコン基板１
の主表面側にはＮ型エピタキシャル層３８が形成され、
ＢｉＰアナログ部分６２の領域の下部にはＮ＋埋込層３
９が形成されている。また、ＣＭＯＳロジック部分６１
、ＢｉＰアナログ部分６２およびドライバ部分のそれぞ
れの間の境界領域には、分離酸化膜４が形成され、その
下にはＰ“埋込層４１が形成されている。

ＢｉＰアナログ部分６２の領域には、エミッタに接続さ
れるＮ＋不純物拡散領域６と、ベースに接続されるＰ＋
不純物拡散領域７と、コレクタに接続されるＮ＋不純物
拡散領域６とから構成されるバイポーラ・トランジスタ
が形成されている。

エミッタに接続されるＮ＋不純物拡散領域６、およびベ
ースに接続されるＰ＋不純物拡散６ｎ域７の下には、Ｐ
型拡散層４０が形成されることによってＮＰＮ型バイポ
ーラ・トランジスタが構成されている。このＢｉＰアナ
ログ部分６２の領域の両側には、ＣＭＯＳロジック部分
６１とドライバ部分とが形成されている。

ＣＭＯＳロジック部分６１の領域には、Ｎ型エピタキシ
ャル層３８の領域内にＰ型ウェル層３とＮ型ウェル層２
ａとが形成されている。Ｐ型ウェル層３の領域にはＮチ
ャネル型ＭＯＳトランジスタが形成され、Ｎ型ウェル層
２ａの領域にはＰチャネル型ＭＯ５）ランジスタが形成
されている。

さらに、ドライバ部分の領域には、Ｎ型ウェル層２ｂが
Ｎ型エピタキシャル層３８の内部に形成されている。こ
のＮ型ウェル層２ｂの接合深さは、ＣＭＯＳロジック部
分に構成されるＮ型ウェル層２ａの接合深さに比べて深
くなるように形成されている。また、Ｎ型ウェル層２ｂ
の領域には、ドレイン耐圧の高圧化が図られたＰチャネ
ル型ＭＯＳトランジスタが形成されている。このＰチャ
ネル型ＭＯ３）ランジスタは、ゲート電極５と、その下
方に間隔を隔てて形成されたソース領域としてのＰ＋不
純物拡散領域７ａおよびドレイン領域としてのＰ＋不純
物拡散領域７ｂとから構成される。ゲート電極５のドレ
イン側には、その下に厚いゲート絶縁膜１１ａが形成さ
れることによって高耐圧化が図られている。

このように、バイポーラ・トランジスタを含むＢｉＰア
ナログ部分をさらに備えたシングルチップマイクロコン
ピュータにも、本発明は適用され得る。すなわち、アナ
ログ処理および高駆動能力、高速動作で優れているバイ
ポーラ・トランジスタと、低消費電力素子が高集積化さ
れたＣＭＯＳロジック部分とが混載されたシングルチッ
プマイクロコンピュータにも、本発明は適用され得る。

なお、上記実施例では、Ｐ型シリコン基板を用い、ドラ
イバ部分にＮ型ウェル層を形成してＰチャネル型ＭＯＳ
トランジスタを構成したが、Ｎ型シリコン基板を用い、
ドライバ部分にＰ型ウェル層を形成してＮチャネル型Ｍ
ＯＳトランジスタを構成しても同様の効果が得られる ［発明の効果コ 以上のように、この発明によれば、１つの半導体基板内
に接合深さの異なる同一導電型の半導体領域が形成され
るので、微細化と高耐圧化という相反する要求を満たす
ことが可能な半導体装置を提供することが可能になる。

また、好ましくは、微細化されたロジック部分と駆動電
圧の高い装置と接続可能な高い動作電圧を有するドライ
バ部分とを備えたシングルチップマイクロコンピュータ
を提供することが可能となる。

さらに好ましくは、微細化されたＣＭＯ５論理回路と、
高電圧で動作するドレイン耐圧の高いＭＯＳトラン、ジ
スタとを備えた半導体装置が得られる。

【図面の簡単な説明】

第１図は、この発明に従った半導体装置の一実施例を示
す部分断面図である。 第２図は、この発明に従った半導体装置のもう１つの実
施例を示す部分断面図である。 第３Ａ図、第３Ｂ図、第３Ｃ図、第３Ｄ図、第３Ｅ図、
第３Ｆ図、第３Ｇ図、第３Ｈ図、第３１図、第３１図、
第３に図、第３Ｌ図、第３Ｍ図は、第１図に示される半
導体装置の製造方法を工程順に示す部分断面図である。 第４Ａ図、第４Ｂ図、第４Ｃ図、第４Ｄ図、第４Ｅ図、
第４Ｆ図、第４Ｇ図、第４Ｈ図、第４Ｉ図、第４Ｊ図、
第４に図、第４Ｌ図、第４Ｍ図は、第２図に示される半
導体装置の製造方法を工程順に示す部分断面図である。 第５Ａ図、第５Ｂ図、第５Ｃ図、第５Ｄ図、第５Ｅ図は
、Ｎ型ウェル層を形成するためのリン注入量、接合深さ
、ドレイン耐圧、およびウェル濃度間の関係を示すグラ
フである。 第６図は、この発明に従った半導体装置の構造が適用さ
れる他の半導体装置の全体構成の例を示すブロック図で
ある。 第７図は、第６図の■−■線における断面を示す部分断
面図である。 第８図は、従来のシングルチップマイクロコンピュータ
の全体構成を示すブロック図である。 第９図は、第８図のＩＸ−ＩＸ線における断面を示す部
分断面図である。 第１０Ａ図、第１０Ｂ図、第１０Ｃ図は、従来のドライ
バ部分に構成されるＭＯＳトランジスタｊ、、おいてパ
ンチスルーが起こる様子を原理的に示す部分断面図であ
る。 図において、１はＰ型シリコン基板、２ａ、２ｂはＮ型
ウェル層、３はＰ型ウェル層である。 なお、各図中、同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）主表面を有する第１導電型の半導体基板と、 前記半導体基板の主表面側に形成され、その領域内に少
   なくとも半導体素子が形成されるべき、前記半導体基板
   と逆の第２導電型の第１半導体領域と、 前記半導体基板の主表面側に形成され、その領域内に少
   なくとも半導体素子が形成されるべき、第２導電型の第
   ２半導体領域とを備え、 前記第２半導体領域は、その接合深さが前記第１半導体
   領域の接合深さよりも深い領域を少なくとも有する、半
   導体装置。
2. （２）第１導電型の半導体基板の主表面である第１の領
   域に選択的に第２導電型の不純物を導入する工程と、 前記第１の領域と、前記第１の領域と異なる第２の領域
   とに、選択的に第２導電型の不純物を導入する工程と、 前記第１の領域と前記第２の領域とに熱処理を施し、前
   記導入された第２導電型の不純物を拡散させることによ
   って、互いに接合深さの異なる第２導電型の第１半導体
   領域および第２半導体領域を形成する工程とを備えた、
   半導体装置の製造方法。