JP2013074230A - 半導体装置及びそれを用いたSiPデバイス - Google Patents
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Abstract
【解決手段】半導体装置が、ロジック回路50と、能動素子回路とを具備している。ロジック回路50は、半導体基板1に形成された半導体素子2を備えている。該能動素子回路は、半導体基板1の上方に形成された拡散絶縁膜7−1の上に形成された半導体層8−1、8−2を用いて形成されたトランジスタ21−1、21−2を備えている。この能動素子回路がロジック回路50により制御される。
【選択図】図1
Description
図1は、本発明の第1実施形態における半導体装置100の構成を示す断面図である。半導体基板1の表面部には、MOSトランジスタ等の半導体素子2が形成されており、その上方に、複数の配線層3が形成されている。半導体素子2は、半導体装置100に集積化されたロジック回路50を構成する能動素子として使用される。ロジック回路50の機能については、後に詳細に説明する。本実施形態では、半導体基板1として例えばシリコン基板が使用される。
in package)デバイスに適用してもよい。この場合、一実施形態では、当該SiPデバイスは、高電圧動作回路51が集積化されたLSIチップと、本実施形態の半導体装置100が集積化されたLSIチップとを備えていてもよい。
図6は、本発明の第2の実施形態における半導体装置100Aの構成を示す断面図である。第2の実施形態の半導体装置100Aは、第1の実施形態の半導体装置100と類似した構造を有している。ただし、本実施形態では、最も上方に位置する配線層3−1に半導体層8、9が形成され、その半導体層を用いて作製された回路素子を用いてDC−DCコンバータ20Aが構成されている。DC−DCコンバータ20Aは、半導体基板1に形成された半導体素子2を備えるロジック回路50によって制御される。
半導体層9は、10nmのIGZO膜であり、ゲート絶縁膜(拡散防止層7−1)としては、20〜50nmのSiN膜が用いられている。ゲート長L、ゲート幅Wは、いずれも0.6μmである。ソース電極30、ドレイン電極31は、ゲート電極26にオーバーラップしており、オーバーラップ長dOL1、dOL2は、0.16μmである。図16に図示されているように、ゲート電極26とソース電極30とが共通接続されて0Vに固定された状態で、ドレイン電極29に電圧バイアスが印加されている。ダイオード22は、ゲート電極26とソース電極30とが共通接続された薄膜トランジスタで形成されているから、このような接続で耐圧を測定することは技術的に妥当である。
20:高電圧/低電圧インターフェース
20A:DC−DCコンバータ
50:ロジック回路
1:半導体基板
2:半導体素子
3:配線層
4:層間絶縁膜
5:配線
6:ビア
7:拡散防止層
8、9:半導体層
10:ハードマスク層
11:バリアメタル層
21:トランジスタ
22:ダイオード
23:キャパシタ
24:インダクタ
25、26:ゲート電極
27:キャパシタ電極
28、30:ソース電極
29、31:ドレイン電極
101:電源
102:LSIチップ
200:SiPデバイス
201:リードフレーム
202:ワイヤー
203:リード
300:半導体装置
310:DC−DCコンバータ
320:ロジック回路
Claims (23)
- ロジック回路と、
能動素子回路と、
とを具備し、
前記ロジック回路は、
半導体基板に形成された第1能動素子を備え、
前記半導体基板の上方に位置する配線層に設けられた配線
とを備え、
前記能動素子回路は、前記配線層の上方に形成された第1絶縁膜の上に形成された第1半導体層を用いて形成された第2能動素子を備え、
前記能動素子回路が前記ロジック回路により制御される
半導体装置。 - 請求項1に記載の半導体装置であって、
前記能動素子回路が前記ロジック回路を構成する配線を介して制御される
半導体装置。 - 請求項2に記載の半導体装置であって、
前記半導体装置が、更に、
前記半導体基板の上方に形成された第2絶縁膜と、
前記第2絶縁膜に設けられた溝に埋め込まれた複数の配線と、
前記第1半導体層に接続された第1ソース電極と、
前記第1半導体層に接続された第1ドレイン電極
とを具備し、
前記第1絶縁膜は、前記第2絶縁膜と前記複数の配線を被覆するように設けられ、
前記複数の配線は、前記第1半導体層に対向する位置に設けられた第1ゲート電極を含み、
前記第1半導体層と前記第1ソース電極と前記第1ドレイン電極と前記第1ゲート電極とが、前記能動素子回路を構成する前記第2能動素子として機能する
半導体装置。 - 請求項3に記載の半導体装置であって、
前記第1ドレイン電極が前記第1半導体層と接触する接触面が前記半導体基板に垂直な方向において前記第1ゲート電極に重ならない
半導体装置。 - 請求項3に記載の半導体装置であって、
前記第1ソース電極が前記第1半導体層と接触する接触面が前記半導体基板に垂直な方向において前記第1ゲート電極に重ならない
半導体装置。 - 請求項3に記載の半導体装置であって、
前記第1ソース電極及び前記第1ドレイン電極のいずれもが、前記第1半導体層と接触する接触面が前記半導体基板に垂直な方向において前記第1ゲート電極に重ならない
半導体装置。 - 請求項3乃至6のいずれかに記載の半導体装置であって、
前記第1ドレイン電極、前記第1ソース電極及び前記第1ゲート電極の少なくとも一つに、前記ロジック回路の動作電圧を超える電圧が印加されている
能動素子回路を含む半導体装置。 - 請求項7に記載の半導体装置であって、
前記第1ドレイン電極に前記ロジック回路の動作電圧と同等の電圧が印加され、前記第1ゲート電極に前記ロジック回路の動作電圧より高い電圧が印加されている
半導体装置。 - 請求項7に記載の半導体装置であって、
前記第1ゲート電極に該ロジック回路の動作電圧と同等の電圧が印加され、前記第1ドレインに該ロジック回路の動作電圧以上の電圧が印加されている
半導体装置。 - 請求項1乃至9のいずれかに記載の半導体装置であって、
前記第1半導体層は、シリコンのバンドギャップよりも広いバンドギャップを有する半導体から構成される
半導体装置。 - 請求項1乃至9に記載の半導体装置であって、
前記第1半導体層は、InGaZnO、InZnO、ZnO、ZnAlO又はZnCuOのいずれかで形成されている
半導体装置。 - 請求項1乃至11のいずれかに記載の半導体装置であって、
前記能動素子回路が、第1の電源電圧から第2の電源電圧を生成するDC−DCコンバータとして動作する
半導体装置。 - 請求項3乃至9のいずれかに記載の半導体装置であって、
更に、
前記第1絶縁膜の上に形成された第2半導体層と、
前記第1半導体層に接続された第2ソース電極と、
前記第1半導体層に接続された第2ドレイン電極
とを具備し、
前記複数の配線が、更に、前記第2半導体層に対向する位置に設けられた第2ゲート電極を含み、
前記第2ゲート電極と前記第2ソース電極とは電気的に接続され、
前記能動素子回路が、第1の電源電圧から第2の電源電圧を生成するDC−DCコンバータとして動作し、
前記第1半導体層と前記第1ソース電極と前記第1ドレイン電極と前記第1ゲート電極とが、前記DC−DCコンバータを構成するトランジスタとして機能し、
前記第2半導体層と前記第2ソース電極と前記第2ドレイン電極と前記第2ゲート電極とが、前記DC−DCコンバータを構成するダイオードとして機能する
半導体装置。 - 請求項13に記載の半導体装置であって、
前記複数の配線が、更に、前記第2半導体層又は前記第1絶縁膜の上に形成された第3半導体層に対向するように設けられたキャパシタ電極を含み、
前記キャパシタ電極が前記DC−DCコンバータを構成するキャパシタとして機能する
半導体装置。 - 請求項13又は14に記載の半導体装置であって、
前記複数の配線が、更に、前記DC−DCコンバータを構成するインダクタとして機能する配線を含む
半導体装置。 - 請求項3乃至9、13乃至15のいずれかに記載の半導体装置であって、
前記第1ゲート電極と前記第1ドレイン電極との間の耐圧が20V以上である
半導体装置。 - 請求項3乃至9、13乃至15のいずれかに記載の半導体装置であって、
前記第1ゲート電極と前記第1ソース電極との間の耐圧が20V以上である
半導体装置。 - 請求項16又は17に記載の半導体装置であって、
前記第1絶縁膜がSiN膜である
半導体装置。 - 請求項10に記載の半導体装置であって、
前記第1絶縁膜の膜厚が20nm以上100nm以下である
半導体装置。 - 同一のパッケージに集積化された複数の集積回路チップを備え、
前記複数の集積回路チップのうちの少なくとも一が、請求項1乃至19のいずれかに記載の半導体装置として構成されている
SiPデバイス。 - 同一のパッケージに集積化された複数の集積回路チップと、
前記第1の電源電圧を前記複数の集積回路チップのそれぞれに供給する電源
とを備え、
前記複数の集積回路チップのそれぞれが、請求項12乃至15のいずれかに記載の半導体装置として構成され、
前記複数の集積回路チップのそれぞれに含まれる前記DC−DCコンバータのそれぞれは、前記第1の電源電圧から第2の電源電圧を生成し、前記複数の集積回路チップのそれぞれの前記ロジック回路に供給する
SiPデバイス。 - 同一のパッケージに集積化された複数の集積回路チップを備え、
前記複数の集積回路チップは、請求項12乃至15のいずれかに記載の半導体装置として構成された第1の集積回路チップを含み、
前記第1の集積回路チップの前記ロジック回路は前記第1の電源電圧で動作し、
前記第1の集積回路チップの前記DC−DCコンバータは、前記第2の電源電圧を前記複数の集積回路チップのうちの第2の集積回路チップに供給する
SiPデバイス。 - 同一のパッケージに集積化された複数の集積回路チップと、
電源
とを備え、
前記複数の集積回路チップは、請求項12乃至15のいずれかに記載の半導体装置として構成された第1の集積回路チップを含み、
前記電源は、前記第1の電源電圧を前記第1の集積回路チップに供給し、
前記第1の集積回路チップの前記ロジック回路は前記第1の電源電圧で動作し、
前記第1の集積回路チップの前記DC−DCコンバータは、前記第2の電源電圧を前記複数の集積回路チップのうちの第2の集積回路チップに供給する
SiPデバイス。
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