CN109314133B - 具有后道晶体管的集成电路管芯 - Google Patents

具有后道晶体管的集成电路管芯 Download PDF

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Abstract

描述了具有建造到管芯的后道部分中的多栅极非平面晶体管的集成电路管芯。在示例中，非平面晶体管包括在源极模块与漏极模块之间延伸的非晶态氧化物半导体（AOS）沟道。栅极模块可在AOS沟道周围延伸以控制在源极模块与漏极模块之间的电流流动。AOS沟道可包括具有铟镓锌氧化物的AOS层。

Description

具有后道晶体管的集成电路管芯
技术领域
实施例是在集成电路的领域中，并且具体地说，具有多栅极非平面晶体管的集成电路管芯的领域中。
背景技术
半导体行业的集成电路开发由管芯的每单位面积的晶体管的数量将逐代增大的规则引导。今天，每管芯的晶体管的数量典型地是大约数十亿。此惊人的数量已通过缩小晶体管的物理尺寸以允许管芯的每单位面积安装更多晶体管而被实现。通过增大晶体管的数量，可制成更精细的电路以增大微处理器的功能性。
目前，在前道（FEOL）制造过程期间制作晶体管。更具体地说，晶体管结构被制定在管芯本身的半导体材料上，即，在管芯的FEOL部分中。例如，沿管芯的半导体材料的平坦表面建造每个晶体管的栅极、源极和漏极。管芯也包括具有诸如焊垫的在FEOL晶体管与管芯的外部接口之间的互连的后道（BEOL）部分。
管芯的FEOL部分和BEOL部分可以采用若干方式彼此区分。首先，可在比用于制作BEOL部分的BEOL制造过程具有更高温度预算的FEOL制造过程中制作FEOL部分。例如，FEOL制造过程可具有大约数千摄氏度（例如1000 ºC）的热预算，并且BEOL制造过程可具有大约数百摄氏度（例如400 ºC）的热预算。其次，FEOL部分典型地包括有源组件，例如，晶体管，并且BEOL部分典型地包括无源组件，例如，电互连和通孔。
附图说明
图1图示了根据实施例的集成电路封装的截面图。
图2图示了根据实施例的集成电路管芯的前道部分和后道部分的取自图1的细节A的详细视图。
图3图示了根据实施例的集成电路管芯的后道部分中的非平面晶体管的侧视图。
图4A-4B图示了根据实施例的集成电路管芯的后道部分中的非平面晶体管的截面图。
图5图示了根据实施例的在集成电路管芯的后道部分中制作非平面晶体管的方法。
图6-11B图示了根据实施例的在集成电路管芯的后道部分中制作非平面晶体管的方法的操作。
图12是根据实施例的计算机系统的示意图。
具体实施方式
描述了具有建造到管芯的后道部分中的多栅极非平面晶体管的集成电路管芯和包括此类集成电路管芯的集成电路封装。在下面的描述中，陈述了诸如封装和互连架构的许多特定的细节以便提供本发明的实施例的透彻理解。本领域的技术人员将明白，可在没有这些特定细节的情况下实践本发明的实施例。在其它实例中，未详细描述诸如特定半导体制作过程的公知特征，以免不必要地使本发明的实施例模糊。此外，要理解的是，图中示出的各种实施例是说明性表示，并且不一定按比例绘出。
现有集成电路管芯只在管芯的前道（FEOL）部分内并入平面晶体管。例如，沿集成电路管芯的半导体层的面建造平面晶体管。然而，集成电路管芯未将晶体管并入到管芯的后道（BEOL）部分中。BEOL部分尚未并入晶体管，因为形成平面晶体管所要求的高温预算可毁坏其它BEOL组件。相应地，在管芯内的晶体管的数量受缩小平面晶体管的能力和FEOL部分的大小的限制。另一方面，将晶体管并入到管芯的BEOL部分中的可行解决方案能够有助于实现在半导体行业中不断增大的晶体管密度的目标。
在一方面中，通过BEOL过程来制作多栅极非平面晶体管。晶体管可包括可通过BEOL过程形成的非晶态氧化物半导体材料，例如，铟镓锌氧化物（IGZO）。类似地，栅极模块、源极模块和漏极模块可通过BEOL过程形成。相应地，多栅极非平面晶体管可被建造到集成电路管芯的BEOL部分中以便在多种功能应用（诸如存储器、功率输送等）中使用。此外，与建造到集成电路管芯的FEOL部分的平面晶体管相比，多栅极非平面晶体管可提供改进的静电，例如在给定驱动电压的更低的截止电流（off-current）。因此，下面描述的BEOL晶体管提供增大每单位面积的微处理器功能性的三维集成。
参照图1，根据实施例示出了集成电路封装的截面图。集成电路封装100可包括安装在封装衬底104上的集成电路管芯102。例如，集成电路管芯102可被定位在封装衬底104上方，并且底层填充材料106可将集成电路管芯102耦合到封装衬底104。集成电路封装100可包括线焊封装，或者如所示出的，集成电路封装100可包括非线焊封装，例如，倒装片封装。例如，在集成电路管芯102与封装衬底104之间的电连接可包括通过底层填充材料106延伸的焊接凸起连接108。
集成电路封装100可包括在封装衬底104上方的顶部封装部分110（例如塑料帽）。集成电路封装100的封装衬底104可以有层压结构。例如，导电层（例如具有铜垫和迹线的层）可通过介电层（例如具有有机环氧基介电材料的层）被分隔。封装衬底104可以是球栅阵列（BGA）组件，并且导电层可被电连接到布置在球场（ball field）中的若干焊球112。更具体地说，焊球112可以采用某个图案被布置在封装衬底104的底表面上。相应地，每个焊球112可被电连接到集成电路管芯102以提供电功能。例如，焊球112可被电连接到用于集成电路管芯102的I/O、供电或接地功能的焊接凸起108。此外，焊球112可被安装和附连到例如计算机系统的母板或另一印刷电路板的电路板114，以在集成电路管芯102与电路板114之间提供物理和电接口。
参照图2，根据实施例，示出了集成电路管芯的前道部分和后道部分的取自图1的细节A的详细视图。集成电路管芯102可包括FEOL部分202和BEOL部分204。BEOL部分204可被部署在FEOL部分202上。例如，FEOL部分202可包括硅层206，并且绝缘层208可被部署在硅层206上方。BEOL部分204可被安装在绝缘层208上。例如，BEOL部分204可在BEOL过程期间在绝缘层208上被形成。
FEOL部分202可包括沿集成电路管芯102的表面形成的若干前端晶体管（例如平面晶体管210）。相应地，平面晶体管210可以在与绝缘层208平行的平面内是彼此共平面的。平面晶体管210可以是具有源极和漏极的三端子装置，电流在所述源极与漏极之间流动，如在本领域所已知的。平面晶体管210可在FEOL过程期间由硅制成。FEOL过程可包括在硅层206上方形成介电绝缘体。更具体地说，具有介电绝缘体材料的绝缘层208可在FEOL过程期间在硅层206上方被层压。
BEOL部分204可包括若干非平面晶体管212。例如，BEOL部分204可包括若干介电层214，并且一个或多个非平面晶体管212可在每个介电层214内被形成。例如，相应介电层214可横向围绕相应非平面晶体管212，使得非平面晶体管212被封装在BEOL部分204的介电层214内。BEOL部分204可被定位在集成电路管芯102的FEOL部分202与焊接凸起108之间。因此，集成电路管芯102的非平面晶体管212可与集成电路管芯102的平面晶体管210垂直偏移（例如，在其上面）。此外，非平面晶体管212可在相同介电层214内彼此横向相邻，或者在不同介电层214内彼此垂直偏移。
例如平面晶体管210和非平面晶体管212的集成电路管芯102的晶体管可彼此互连并通过一个或多个电互连216与外部接口特征互连。电互连216可包括沿或通过集成电路管芯102的层延伸的迹线、通孔或引线。例如，平面晶体管210和/或非平面晶体管212可通过具有电通孔或电迹线的相应电路径，被电连接到焊接凸起108。
参照图3，根据实施例，示出了集成电路管芯的后道部分中的非平面晶体管的侧视图。非平面晶体管212可包括具有三维结构的三端子装置。非平面晶体管212的端子可包括源极模块302和漏极模块304，电流可在所述源极模块302和漏极模块304之间流动。栅极模块306可以是定位在源极模块302与漏极模块304之间的第三端子，以控制（即，开始和停止）在装置的源极与漏极之间的电流的流动。栅极模块306通过将驱动电压施加到栅极材料来控制电流的流动，并且驱动电压的值确定电荷是被排斥还是吸入栅极材料，即电流是否在源极模块302与漏极模块304之间流动。
在实施例中，电流通过一个或多个非晶态氧化物半导体（AOS）沟道308在源极模块302与漏极模块304之间流动。例如，非平面晶体管212可包括AOS沟道308的堆叠。堆叠可以是在与轴方向314垂直的垂直方向上，并且因此可被认为是三维的，即，非平面的。在堆叠中的每个AOS沟道308可在从在源极模块302的第一端316到在漏极模块304的第二端318的轴方向314上延伸。因此，电流可通过每个AOS沟道308从源极模块302轴向地被携带到漏极模块304。
栅极模块306可应用驱动电压以通过（一个或多个）AOS沟道308控制电流的流动。如下面所描述的，非平面晶体管212可以是多栅极晶体管，被如此称为是因为非平面晶体管212的三维结构包括垂直向上并且横向在一个或多个AOS沟道308周围延伸以形成多个栅极到沟道界面的栅极模块306。例如，三维结构可包括与栅极模块306接触的若干侧边的鳍结构，并且因此栅极模块306可在鳍结构周围施加驱动电压以扼止电流。更具体地说，栅极模块306可接触（一个或多个）AOS沟道308的横向侧边，即横向到轴方向314，以最大化电接触。相应地，与在硅层206具有相同占用空间的平面晶体管210的表面面积相比，栅极模块306可将驱动电压施加到更大的表面面积，并且因此非平面晶体管212的截止电流（即，电流泄漏）可小于平面晶体管210的截止电流。更低的截止电流产生了非平面晶体管210的更佳功率性能。
参照图4A，根据实施例，示出了集成电路管芯的后道部分中的非平面晶体管的截面图。横截面图可以通过图3中图示的非平面晶体管212沿在轴方向314上延伸的垂直平面。更具体地说，横截面视图可与图示图3的页的面平行，并且通过在轴方向314上的非平面晶体管212的中心。横截面视图可被称为栅极切割视图（gate cut view）。
非平面晶体管212的沟道的堆叠的每个AOS沟道308可包括若干层。例如，在AOS沟道308堆叠的最低位置示出的第一AOS沟道402可包括在沟道的中心或核的AOS层404。AOS层404可包括任何AOS材料，并且在实施例中，AOS层404包括IGZO。AOS层404可被夹在上部介电层406与下部介电层408之间。AOS层404和介电层214的夹层结构可在源极模块302与漏极模块304之间提供电导管。例如，AOS沟道402可在轴方向314上横向延伸，使得第一端在源极模块302内终止，并且第二端在漏极模块304内终止。
AOS沟道308的电导管（即，AOS层404和介电层214的夹层结构）可被夹在一个或多个金属栅极之间。例如，第一AOS沟道402的上部介电层406可以是在上部金属栅极层410与AOS层404之间。类似地，第一AOS沟道402的下部介电层408可以在下部金属栅极层412与AOS层404之间。AOS沟道堆叠可包括在第一AOS沟道402上方的第二AOS沟道414。像第一AOS沟道402一样，第二AOS沟道414可包括相应上部介电层406和下部介电层408。相应上部介电层406可以在相应上部金属栅极层410与相应AOS层404之间。相应下部介电层408可以在相应下部金属栅极层412与相应AOS层404之间。
非平面晶体管212的金属栅极层可以与由AOS层404和介电层214提供的电导管接触，以将驱动电压从栅极模块306传递到电导管。在实施例中，在金属栅极层与电导管之间的接触区域可以超过大于栅极模块306的轴向长度的轴向距离并小于在源极模块302与漏极模块304之间的轴向距离。更具体地说，金属栅极层可在第一轴向边缘416与第二轴向边缘418之间轴向地延伸，并且在第一轴向边缘416与第二轴向边缘418之间的距离可大于栅极模块306的轴向长度。因此，第一轴向边缘416可在源极模块302与栅极模块306之间被轴向定位，并且第二轴向边缘418可在栅极模块306与漏极模块304之间被轴向定位。
AOS沟道308可相应地在基底FEOL部分202与栅极模块306之间被垂直堆叠。例如，第一AOS沟道402的下部金属栅极层412可被安装在FEOL部分202的绝缘层208上，并且栅极模块306可以在第二AOS沟道414或最上的AOS沟道308的上部金属栅极层410的上方并且与其接触。非平面晶体管212可包括安装在第一AOS沟道402上的第二AOS沟道414，然而，将领会的是，多于两个AOS沟道308可被并入在非平面晶体管212中。更具体地说，并入更多AOS沟道308可增大流过非平面晶体管212的电流，并且因此可改进通过非平面晶体管212的信号传送。
在实施例中，堆叠的AOS沟道308可共享某个层。例如，第一AOS沟道402的上部金属栅极层410可以是与第二AOS沟道414的下部金属栅极层412是相同结构，如在图4A中所示出的。即，一个AOS沟道308的上部金属栅极层410可以是另一AOS沟道308的下部金属栅极层412。假定AOS沟道308可共享金属栅极，并且金属栅极可与栅极模块306接触，AOS沟道308可经受由栅极模块306施加的相同驱动电压。相应地，非平面晶体管212的AOS沟道308可作为单个晶体管沟道而一起行动。
非平面晶体管212的导电结构可彼此绝缘以防止电短路。例如，如上所描述的，电导管的介电层214可将AOS层404与上部金属栅极层410或下部金属栅极层412分隔以防止在那些组件之间的电短路。内部间隔物420可被横向部署在源极模块302和AOS沟道308的堆叠中的金属栅极层之间，以防止在那些组件之间的电短路。类似地，内部间隔物420可被横向部署在漏极模块304和AOS沟道308的堆叠中的金属栅极层之间，以防止在那些组件之间的电短路。像内部间隔物420一样，外部间隔物422可围绕栅极模块306以防止在栅极模块306与例如集成电路管芯102的BEOL部分204内的导电结构的周围结构之间的电短路。
参照图4B，根据实施例，示出了集成电路管芯的后道部分中的非平面晶体管的关于图3的线A-A所取的截面图。横截面视图可与图4A的栅极切割视图正交，并且可被称为鳍切割视图（fin cut view）。鳍切割视图图示了非平面晶体管212的鳍状三维结构。更具体地说，非平面晶体管212的宽度可小于非平面晶体管212的高度。AOS沟道308的AOS层404可也以是鳍状的，但带有与总体晶体管结构的相反长宽比。例如，AOS沟道308和AOS层404可具有在AOS沟道308的横向分隔的横向边缘426之间的横向宽度424。厚度428可以处于在2-50 nm的范围中（例如5 nm），并且横向宽度424可以处于在20-100 nm的范围中。相应地，横向宽度424可以是厚度428的至少两倍，例如，横向宽度424对厚度428比可以处于在2到5的范围中。
栅极模块306可沿横向横截面平面在AOS沟道308和/或AOS沟道308的堆叠周围延伸。更具体地说，栅极模块306可在源极模块302与漏极模块304之间的轴位置在AOS沟道308周围横向延伸。在（一个或多个）AOS沟道308周围的栅极模块306的路径可包括在AOS沟道308周围的U形430。例如，栅极模块306的横截面区域可以是处于倒U的形状，在AOS沟道308的堆叠的任一侧上具有垂直腿432。每个垂直腿432可从绝缘层208或另一基础结构向上延伸到栅极模块306的水平连接器434。此外，水平连接器434可在垂直腿432之间水平或横向延伸。因此，栅极模块306可围绕AOS沟道308的堆叠以沿AOS沟道308的若干面施加驱动电压，以在非平面晶体管212的电流上形成挟持（chokehold）。
在实施例中，栅极模块306的导电材料可以物理地不同于例如上部金属栅极层410和下部金属栅极层412的金属栅极层的导电材料。例如，如下所描述的，栅极模块306可在与用于形成上部金属栅极层410或下部金属栅极层412的BEOL过程操作不同的BEOL过程操作期间被形成。因此，可在栅极模块306与金属栅极层之间存在物理分隔。作为示例，栅极模块306可包括与金属栅极层的导电材料相比具有不同成分或相态的导电材料。即，栅极模块306可选地由与（一个或多个）AOS沟道308的金属栅极层不同的材料形成。作为示例，金属栅极层可包括沉积铜、氮化镍、或钨的一个或多个，并且栅极模块306可包括沉积铜、氮化镍、或钨的不同的一个。相应地，即使在结构物理地接触时，结构可在冶金上是不同的。在实施例中，横向间隙（未示出）可分隔AOS沟道308的横向边缘426和垂直腿432。更具体地说，例如空隙、障碍层等的分隔距离可被部署在上部金属栅极层410或下部金属栅极层412的横向边缘426与栅极模块306的相邻垂直腿432之间。
参照图5，根据实施例，示出了在集成电路管芯的后道部分中制作非平面晶体管的方法。图6-11B图示了方法的操作，并且因此在下面被联合图5描述。
在操作502，AOS沟道308可在集成电路管芯102的FEOL部分202上被形成。参照图6，根据实施例，示出了在集成电路管芯的后道部分中制作非平面晶体管的方法的堆叠沉积操作。可在FEOL过程中形成前端晶体管后在BEOL过程中形成后端晶体管。更具体地说，可在FEOL部分202的上方（即，在FEOL部分202的平面晶体管210的上方）沉积材料层的起始堆叠602。例如，FEOL部分202可具有跨集成电路管芯102的宽度和长度横向延伸的上表面，并且金属的层可被沉积在上表面上方以形成到下部金属栅极层412的前导结构（predecessorstructure）。非平面晶体管212的其它前导结构可被顺序沉积或以其它方式层压在基底层上。例如，形成AOS沟道308可包括顺序沉积下部金属栅极层412、下部介电层408、AOS层404、上部介电层406和上部金属栅极层410的前导结构。有序堆叠可在底部金属层412上被形成，该底部金属层可又在FEOL部分202的绝缘层208上被形成。堆叠层的沉积可包括采用上面描述的结构关系沉积上面描述的材料。例如，在起始堆叠602中沉积的AOS层404可包括在下部介电层408上沉积IGZO。
起始堆叠602可也包括如上所描述的若干AOS沟道308。例如，形成AOS沟道308可包括在第一AOS沟道402上沉积第二AOS沟道414，如图4A中所图示的。相应地，第一AOS沟道402的上部金属栅极层410可以是在起始堆叠602内第二AOS沟道414的下部金属栅极层412。
值得注意的是，在形成非平面晶体管212的方法的实施例中，用于控制通过AOS沟道308的电流流动的栅极结构的至少一部分在过程的开始被形成。更具体地说，最终变成相应AOS沟道308的上部金属栅极层410和下部金属栅极层412的起始堆叠602的金属层可在起始堆叠602的初始形成期间被沉积，而不是在非平面晶体管212的其它部分被形成后通过回填牺牲层被沉积。由于起始堆叠602是在具有低温预算的BEOL过程中被形成，因此这个特殊过程流程是被允许的。即，具有AOS层404的起始堆叠602的形成可不要求植入退火或源极/漏极再生长，并且因此包括金属层的起始堆叠602可在比由典型FEOL过程用于形成平面晶体管210的更低温度被形成。
起始堆叠602可包括具有预确定的尺寸的AOS沟道层。例如，上部介电层406或下部介电层408可被形成为具有在0.5-5 nm的范围中（例如1 nm）的厚度。上部金属栅极层410或下部金属栅极层412可被形成为具有在10-20 nm的范围中（例如15 nm）的厚度。AOS层404的厚度可以处于在2-10 nm的范围中，例如5 nm。这些尺寸范围仅作为示例提供，并且可以是任何预确定的尺寸。
参照图7A-7B，根据实施例，示出了在集成电路管芯的后道部分中制作非平面晶体管的方法的蚀刻操作。起始堆叠602可被图案化以在FEOL部分202的顶表面上方形成若干鳍702。鳍702可以是到AOS层308的前导结构。例如，起始堆叠602可被蚀刻以形成在相邻柱状结构之间的间隙。鳍702可具有在轴方向314上分隔的第一鳍边缘706与第二鳍边缘706之间的鳍长度704。通过比较，图7A中示出的鳍长度704可大于鳍高度708，并且图7B的鳍切割中示出的鳍702可具有大于鳍宽度710的鳍高度708。相应地，鳍702包括是鳍状的柱状结构。在相邻鳍702之间的间隙可足够大，以允许随后的层被沉积在鳍702上方，并且足够小以增大在BEOL部分204的每层中非平面晶体管212的密度。在实施例中，每个鳍702可与相邻鳍702分隔至少50 nm，例如，分隔在60-80 nm的范围中的间隙距离。
参照图8A-8B，根据实施例，示出了在集成电路管芯的后道部分中制作非平面晶体管的方法的金属栅极沉积和图案化操作。在操作504，栅极模块306可在图案化的AOS沟道308上方和周围被形成。更具体地说，可在AOS沟道308的第一端316与第二端318之间，（即，在AOS沟道308的电导管结构的轴向分隔端之间）形成栅极模块306。因此，栅极模块306可被图案化在鳍702上方。例如，金属可被沉积在金属鳍702上方和周围，并且金属的一部分可随后被去除以形成具有在鳍702周围的U形形状430的栅极模块306。如图8中所示出的，栅极模块306的栅极模块长度802可小于鳍长704，使得AOS沟道堆叠的轴向边缘横向延伸超过栅极模块306的横向边缘。相应地，具有AOS沟道308的AOS沟道堆叠可延伸通过周围的栅极模块306结构。
参照图9A-9B，根据实施例，示出了在集成电路管芯的后道部分中制作非平面晶体管的方法的间隔物图案化操作。在形成源极模块302和漏极模块304前，间隔物可被沉积和图案化，以防止在以前建造的金属部分（例如金属栅极层410、412和栅极模块306）与要形成导体（例如源极模块302和漏极模块304）之间的电短路。在实施例中，外部间隔物422可被沉积为覆盖和围绕以前建造的AOS沟道308的层。随后，可选择性地蚀刻外部间隔物422材料以从栅极模块306和堆叠的AOS沟道308的第一端316和第二端318的表面去除介电材料。更具体地说，可从要形成源极模块302和漏极模块304所在的区域去除外部间隔物422。相应地，外部间隔物422可被定位在栅极模块306的侧壁902上方，然而，第一端316和第二端318可从外部间隔物422向外横向延伸。
参照图10A-10B，根据实施例，示出了在集成电路管芯的后道部分中制作非平面晶体管的方法的选择性去除操作。可执行在AOS沟道308的相邻电导管之间垂直的金属栅极层410、412的选择性去除，以形成用于源极模块302和漏极模块304的开口。可使用湿法蚀刻过程来去除金属材料，以通过在AOS沟道308的介电层406、408下面的金属栅极层选择性地蚀刻。金属栅极材料的去除可防止金属栅极层充当在漏极模块304与源极模块302之间的完全短路（dead short）。如在图10A的栅极切割中所示出的，在AOS沟道308堆叠中相邻介电层406、408之间金属层的去除可在介电层之间形成底切1004。例如，底切1004可被垂直定位在FEOL部分202的绝缘层208的顶表面与底部AOS沟道308的下部介电层408的底表面之间。类似地，底切1004可被垂直定位在底部AOS沟道308的上部介电层406的顶表面与顶部AOS沟道308的下部介电层408的底表面之间。底切1004可也稍微在外部间隔物422下方延伸。如在图10B的鳍切割中所示出的，去除材料以形成底切1004可以是选择性的，因为金属是在轴方向314上并且不是在横向方向上被去除。更具体地说，在材料去除前图9B的鳍切割可与在材料去除后图10B的鳍切割是相同的，即，在横截面在金属栅极层410、412中可不存在明显的底切1004。
参照图11A-11B，根据实施例，示出了在集成电路管芯的后道部分中制作非平面晶体管的方法的内部间隔物图案化操作。内部间隔物420可被沉积在上面描述的底切1004中。更具体地说，如图11A的栅极切割中所示出的，内部间隔物420可围绕以前建造的结构并且符合金属栅极层410、412的凹进表面。因此，内部间隔物420可被沉积在FEOL部分202与AOS沟道308的介电层之间，在相邻AOS沟道308的介电层之间，或者在AOS沟道308的介电层与外部间隔物422之间。内部间隔物420材料可按方向被蚀刻以去除沉积的材料，以形成预确定的结构。如在图11B的鳍切割中所示出的，内部间隔物420可横向围绕外部间隔物422。相应在地，非平面晶体管212的金属栅极结构（即，金属栅极层410、412和栅极模块306）可被外部间隔物422和内部间隔物420的介电材料横向围绕。因此，可防止在金属栅极结构和非平面晶体管212的其它结构或BEOL部分204之间的电短路。注意，内部间隔物420和外部间隔物422的介电材料可以是不同材料。例如，可基于用于预期制作过程的所期望介电常数或适用性，选择每个的介电材料。
再次参照图4A-4B，在操作506，源极模块302可在AOS沟道308的第一端316上方被形成。更具体地说，形成源极模块302的导电材料可被沉积以卷绕AOS沟道308的电导管的第一轴端316。源极模块302可填充在相邻AOS沟道308的介电层之间的剩余底切1004内。相应地，在栅极模块306被接通时源极模块302可被电连接到AOS沟道308以引导电流到AOS沟道308中。
在操作508，漏极模块304可在AOS沟道308的第二端318上方被形成。更具体地说，形成漏极模块304的导电材料可被沉积以卷绕AOS沟道308的电导管的第二轴端318。漏极模块304可填充在相邻AOS沟道308的介电层214之间的剩余底切1004内。相应地，在栅极模块306被接通时，漏极模块304可被电连接到AOS沟道308以接收来自AOS沟道308的电流。因此，在如图4A-4B所示出的，非平面晶体管212被完全形成时，取决于是否施加了足够的驱动电压以激活栅极模块306，电流可被应用在源极模块302，并且可流过AOS沟道308到漏极模块304中。
制作非平面晶体管212的方法的每个过程操作可作为BEOL过程被执行。更具体地说，形成AOS沟道308、栅极模块306、源极模块302和漏极模块304可以是具有小于典型FEOL过程的热预算的BEOL过程。例如，制作操作的一个或多个的热预算可以小于500 ºC，例如400 ºC。相应地，非平面晶体管212可被建造到集成电路管芯102的BEOL部分204的层中。相应地，非平面晶体管212可被嵌入BEOL部分204的介电层214的内部。更具体地说，BEOL部分204的介电层214可在非平面晶体管212上方和周围被形成。此外，可在BEOL部分204的相同或不同层中制作非平面晶体管212。因此，在BEOL部分204的第一层中的非平面晶体管212可被堆叠在非平面晶体管212和BEOL部分204的第二层上方或下方。因此，可在集成电路管芯102中增大总晶体管的数量（即，在FEOL部分202中的平面晶体管210和在BEOL部分204中的非平面晶体管212）及晶体管的密度。
图12是根据实施例的计算机系统的示意图。如所描绘的计算机系统1200（也被称为电子系统1200）能够包含半导体封装，所述半导体封装包括具有根据如在本公开中陈述的若干公开实施例的任何实施例及其等效物来建造到管芯的后道部分中的多栅极非平面晶体管的集成电路管芯。计算机系统1200可以是诸如网络计算机的移动装置。计算机系统1200可以是诸如无线智能电话的移动装置。计算机系统1200可以是台式计算机。计算机系统1200可以是手持式阅读器。计算机系统1200可以是服务器系统。计算机系统1200可以是超级计算机或高性能计算系统。
在实施例中，电子系统1200是包括系统总线1220以电耦合电子系统1200的各种组件的计算机系统。系统总线1220是根据各种实施例的单个总线或总线的任何组合。电子系统1200包括向集成电路1210提供功率的电压源1230。在一些实施例中，电压源1230通过系统总线1220向集成电路1210供应电流。
根据实施例，集成电路1210被电耦合到系统总线1220，并且包括任何电路或电路的组合。在实施例中，集成电路1210包括可以为任何类型的处理器1212。如本文中使用的，处理器1212可意指任何类型的电路，诸如但不限于微处理器、微控制器、图形处理器、数字信号处理器或另一处理器。在实施例中，处理器1212包括半导体封状或与其耦合，半导体封装包括如本文中公开的具有建造到管芯的后端部分的多栅极非平面晶体管的集成电路管芯。在实施例中，在处理器的存储器高速缓存中找到SRAM实施例。能够被包括在集成电路1210中的其它类型的电路是定制电路或专用集成电路（ASIC），诸如供无线装置（诸如蜂窝电话、智能电话、寻呼器、便携式计算机、双向无线电设备和类似电子系统）使用的通信电路1214或用于服务器的通信电路。在实施例中，集成电路1210包括诸如静态随机存取存储器（SRAM）的管芯上存储器1216。在实施例中，集成电路1210包括诸如嵌入式动态随机存取存储器（eDRAM）的嵌入式管芯上存储器1216。
在实施例中，为集成电路1210补充了随后的集成电路1211。有用的实施例包括双处理器1213和双通信电路1215及诸如SRAM的双管芯上存储器1217。在实施例中，双集成电路1211包括诸如eDRAM的嵌入式管芯上存储器1217。
在实施例中，电子系统1200也包括外部存储器1240，所述外部存储器又可包括适合具体应用的一个或多个存储器元件，诸如以RAM形式的主存储器1242、一个或多个硬盘驱动器1244和/或处理诸如软盘、紧致盘（CD）、数字可变盘（DVD）、闪速存储器驱动器的可移动媒体1246及本领域熟知的其它可移动媒体的一个或多个驱动器。根据实施例，外部存储器1240可以也是嵌入式存储器1248，诸如在管芯堆叠中的第一管芯。
在实施例中，电子系统1200也包括显示装置1250和音频输出1260。在实施例中，电子系统1200包括诸如控制器1270的输入装置，其可以是键盘、鼠标、轨迹球、游戏控制器、麦克风、语音识别装置或将信息输入到电子系统1200中的任何其它输入装置。在实施例中，输入装置1270是照相机。在实施例中，输入装置1270是数字录音机。在实施例中，输入装置1270是照相机和数字录音机。
如本文中所示出的，集成电路1210能够在多个不同实施例中被实现，包括具有包括根据若干公开实施例的任何实施例及其等效物来建造到管芯的后道部分中的多栅极非平面晶体管的集成电路管芯的半导体封装、电子系统、计算机系统、制作集成电路的一种或多种方法及制作包括半导体封装的电子组件的一种或多种方法，该半导体封装包括如本文在各种实施例及其技术认可的等效物中所陈述的，具有根据若干公开的实施例的任何实施例来建造到管芯的后道部分中的多栅极非平面晶体管的集成电路管芯。元件、材料、几何形状、尺寸和操作的顺序能够全部被改变以满足具体I/O耦合要求，包括用于根据若干公开的封装衬底的任何衬底，在安装衬底的处理器中嵌入的微电子管芯的阵列接触计数、阵列接触配置，所述封装衬底具有包括集成电路管芯的半导体封装，所述集成电路管芯具有建造到管芯实施例及其等效物的后道部分中的多栅极非平面晶体管。基础衬底可被包括在内，如由图12的虚线所表示的。无源装置也可被包括在内，如也在图12中所描绘的。
上面描述了具有建造到管芯的后道部分中的多栅极非平面晶体管的集成电路管芯的实施例。在实施例中，集成电路管芯包括前道（FEOL）部分。FEOL部分包括具有若干晶体管的硅层和在硅层上方的绝缘层。集成电路管芯包括安装在绝缘层上的后道（BEOL）部分。BEOL部分包括非平面晶体管。非平面晶体管包括从第一端轴向延伸到第二端的非晶态氧化物半导体（AOS）沟道和在第一端的源极模块与在第二端的漏极模块之间的轴向位置，在AOS沟道周围横向延伸的栅极模块。
在一个实施例中，AOS沟道包括在上部介电层与下部介电层之间的AOS层。上部介电层在上部金属栅极层与AOS层之间。下部介电层在下部金属栅极层与AOS层之间。
在一个实施例中，AOS层包括铟镓锌氧化物。
在一个实施例中，栅极模块具有在AOS沟道周围的U形。
在一个实施例中，AOS沟道具有在相应横向边缘之间的横向宽度，并且横向宽度是AOS层的厚度的至少两倍。
在一个实施例中，U形包括通过横向间隙与AOS沟道的横向边缘分隔的垂直腿。
在一个实施例中，金属栅极层在第一轴向边缘与第二轴向边缘之间轴向地延伸。第一轴向边缘轴向地在源极模块与栅极模块之间，并且第二轴向边缘轴向地在栅极模块与漏极模块之间。
在一个实施例中，非平面晶体管包括AOS沟道的堆叠，其包括AOS沟道和第二AOS沟道。AOS沟道被安装在FEOL部分上，并且第二AOS沟道被安装在AOS沟道上。AOS沟道的上部金属栅极层是第二AOS沟道的下部金属栅极层。
在一个实施例中，BEOL部分包括横向围绕非平面晶体管的介电层。
在一个实施例中，集成电路封装包括封装衬底。集成电路封装包括安装在封装衬底上的集成电路管芯。集成电路管芯包括前道（FEOL）部分，其包括具有若干晶体管的硅层和在硅层上方的绝缘层。集成电路管芯包括安装在绝缘层上的后道（BEOL）部分。BEOL部分包括非平面晶体管，其具有从第一端轴向延伸到第二端的非晶态氧化物半导体（AOS）沟道的堆叠和在第一端的源极模块与在第二端的漏极模块之间的轴向位置，在AOS沟道的堆叠周围横向延伸的栅极模块。
在一个实施例中，AOS沟道的堆叠包括在相应上部介电层与相应下部介电层之间的若干AOS层。相应上部介电层在相应上部金属栅极层与相应AOS层之间。相应下部介电层在相应下部金属栅极层与相应AOS层之间。
在一个实施例中，若干AOS层包括铟镓锌氧化物。
在一个实施例中，栅极模块具有在AOS沟道的堆叠周围的U形。
在一个实施例中，AOS沟道的堆叠包括第一AOS沟道和第二AOS沟道。第一AOS沟道被安装在FEOL部分上，并且第二AOS沟道被安装在AOS沟道上。第一AOS沟道的相应上部金属栅极层是第二AOS沟道的相应下部金属栅极层。
在一个实施例中，BEOL部分包括横向围绕非平面晶体管的介电层。
在一个实施例中，在集成电路管芯的后道部分中制作非平面晶体管的方法包括在具有若干晶体管的集成电路管芯的前道（FEOL）部分上形成非晶态氧化物半导体（AOS）沟道。AOS沟道从第一端轴向延伸到第二端。方法包括在AOS沟道上方形成栅极模块。栅极模块在AOS沟道周围在第一端与第二端之间轴向延伸。方法包括在AOS沟道的第一端上方形成源极模块。方法包括在AOS沟道的第二端上方形成漏极模块。
在一个实施例中，形成AOS沟道包括在FEOL部分的绝缘层上顺序地沉积下部金属栅极层、下部介电层、AOS层、上部介电层和上部金属栅极层。
在一个实施例中，沉积AOS层包括在下部介电层上沉积铟镓锌氧化物。
在一个实施例中，形成AOS沟道包括在AOS沟道上沉积第二AOS沟道。AOS沟道的上部金属栅极层是第二AOS沟道的下部金属栅极层。
在一个实施例中，形成AOS沟道、栅极模块、源极模块和漏极模块是具有小于500 ºC的热预算的后道过程。

Claims (20)

1. 一种集成电路管芯，包括：
包含具有多个晶体管的硅层和在所述硅层上方的绝缘层的前道（FEOL）部分；以及
安装在所述绝缘层上的后道（BEOL）部分，所述BEOL部分包含非平面晶体管，所述非平面晶体管具有
从第一端轴向延伸到第二端的非晶态氧化物半导体（AOS）沟道，以及
在所述第一端的源极模块与在所述第二端的漏极模块之间的轴向位置，在所述AOS沟道周围横向延伸的栅极模块。
2.如权利要求1所述的集成电路管芯，其中所述AOS沟道包含在上部介电层与下部介电层之间的AOS层，并且其中所述上部介电层在上部金属栅极层与所述AOS层之间，并且所述下部介电层在下部金属栅极层与所述AOS层之间。
3.如权利要求2所述的集成电路管芯，其中所述AOS层包含铟镓锌氧化物。
4.如权利要求3所述的集成电路管芯，其中所述栅极模块具有在所述AOS沟道周围的U形。
5.如权利要求4所述的集成电路管芯，其中所述AOS沟道具有在相应横向边缘之间的横向宽度，并且其中所述横向宽度是所述AOS层的厚度的至少两倍。
6.如权利要求5所述的集成电路管芯，其中所述U形包含通过横向间隙与所述AOS沟道的所述横向边缘分隔的垂直腿。
7.如权利要求3所述的集成电路管芯，其中所述金属栅极层在第一轴向边缘与第二轴向边缘之间轴向延伸，其中所述第一轴向边缘轴向地在所述源极模块与所述栅极模块之间，并且其中所述第二轴向边缘轴向地在所述栅极模块与所述漏极模块之间。
8.如权利要求3所述的集成电路管芯，其中所述非平面晶体管包含AOS沟道的堆叠，所述堆叠包含所述AOS沟道和第二AOS沟道，其中所述AOS沟道被安装在所述FEOL部分上，并且所述第二AOS沟道被安装在所述AOS沟道上，以及其中所述AOS沟道的所述上部金属栅极层是所述第二AOS沟道的下部金属栅极层。
9.如权利要求8所述的集成电路管芯，其中所述BEOL部分包含横向围绕所述非平面晶体管的介电层。
10. 一种集成电路封装，包括：
封装衬底；以及
安装在所述封装衬底上的集成电路管芯，其中所述集成电路管芯包含
包含具有多个晶体管的硅层和在所述硅层上方的绝缘层的前道（FEOL）部分，以及
安装在所述绝缘层上的后道（BEOL）部分，所述BEOL部分包含非平面晶体管，所述非平面晶体管具有
从第一端轴向延伸到第二端的非晶态氧化物半导体（AOS）沟道的堆叠，以及
在所述第一端的源极模块与在所述第二端的漏极模块之间的轴向位置，在所述AOS沟道的所述堆叠周围横向延伸的栅极模块。
11.如权利要求10所述的集成电路封装，其中AOS沟道的所述堆叠包含在相应上部介电层与下部介电层之间的多个AOS层，并且其中所述相应上部介电层在相应上部金属栅极层与所述相应AOS层之间，并且所述相应下部介电层在相应下部金属栅极层与所述相应AOS层之间。
12.如权利要求11所述的集成电路封装，其中所述多个AOS层包含铟镓锌氧化物。
13.如权利要求12所述的集成电路封装，其中所述栅极模块具有在AOS沟道的所述堆叠周围的U形。
14.如权利要求12所述的集成电路封装，其中AOS沟道的所述堆叠包含第一AOS沟道和第二AOS沟道，其中所述第一AOS沟道被安装在所述FEOL部分上，并且所述第二AOS沟道被安装在所述AOS沟道上，以及其中所述第一AOS沟道的相应上部金属栅极层是所述第二AOS沟道的相应下部金属栅极层。
15.如权利要求14所述的集成电路封装，其中所述BEOL部分包含横向围绕所述非平面晶体管的介电层。
16.一种在集成电路管芯的后道部分中制作非平面晶体管的方法，包括：
在具有多个晶体管的集成电路管芯的前道（FEOL）部分上形成非晶态氧化物半导体（AOS）沟道，其中所述AOS沟道从第一端轴向延伸到第二端；
在所述AOS沟道上方形成栅极模块，其中所述栅极模块在所述AOS沟道周围在所述第一端与所述第二端之间轴向延伸；
在所述AOS沟道的所述第一端上方形成源极模块；以及
在所述AOS沟道的所述第二端上方形成漏极模块。
17.如权利要求16所述的方法，其中形成所述AOS沟道包括在所述FEOL部分的绝缘层上顺序地沉积下部金属栅极层、下部介电层、AOS层、上部介电层和上部金属栅极层。
18.如权利要求17所述的方法，其中沉积所述AOS层包括在所述下部介电层上沉积铟镓锌氧化物。
19.如权利要求18所述的方法，其中形成所述AOS沟道包括在所述AOS沟道上沉积第二AOS沟道，其中所述AOS沟道的所述上部金属栅极层是所述第二AOS沟道的下部金属栅极层。
20. 如权利要求19所述的方法，其中形成所述AOS沟道、所述栅极模块、所述源极模块和所述漏极模块是具有小于500 ºC的热预算的后道过程。
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