CN100440537C

CN100440537C - 一种部分耗尽的soi mos晶体管及其制作方法

Info

Publication number: CN100440537C
Application number: CNB2006100725069A
Authority: CN
Inventors: 张盛东; 李定宇; 韩汝琦; 王新安; 张天义
Original assignee: Peking University; Peking University Shenzhen Graduate School
Current assignee: Peking University; Peking University Shenzhen Graduate School
Priority date: 2006-04-11
Filing date: 2006-04-11
Publication date: 2008-12-03
Anticipated expiration: 2026-04-11
Also published as: CN1851930A

Abstract

本发明提供了一种部分耗尽SOI结构的MOS晶体管及其制作方法。所述MOS晶体管的埋置绝缘层具有凹形结构，半导体沟道区位于埋置绝缘层中央凹陷处，其上部轻掺杂或未掺杂，下部重掺杂。沟道区的重掺杂可以有效地抑制漏端电压对源端的电势耦合，从而减小器件的DIBL效应和短沟道效应；轻掺杂或未掺杂沟道区可以防止纳米尺度下由于杂质涨落带来的阈值电压变化，同时轻掺杂或未掺杂沟道可以提高电子的迁移率，调高器件的性能。该结构器件的制造工艺与传统的MOSFET工艺完全兼容，同时工艺简单，具有极高的实用价值，有望在纳米尺度的集成电路工业中得到应用。

Description

一种部分耗尽的SOI MOS晶体管及其制作方法

技术领域：

本发明属于半导体集成电路及其制造技术领域，尤其涉及一种部分耗尽的SOI MOS晶体管及其制作方法。

背景技术：

半导体集成电路的核心元件是硅基CMOS器件。集成电路产业的高速发展是以MOS晶体管的尺寸不断按比例缩小为基础的，其特征尺寸的不断缩小，不仅可以极大的提高集成电路的集成密度，还可以提高电路的性能。然而，随着MOSFET器件尺寸缩小到亚微米尺度，越来越趋近各种物理极限，传统的MOSFET器件结构遇到了越来越多的挑战。

绝缘体上的硅(SOI)结构有望替代传统的MOSFET器件用于亚50纳米的集成电路生产。SOI结构其不仅可以大幅度的降低寄生电容，并且特别适合于发展低压/低功耗应用，另外SOI器件还具有极佳的抗辐射能力。利用SOI结构发展起来的有两种器件，一种是部分耗尽的SOI器件，另一种是全耗尽的SOI器件。部分耗尽的SOI器件的沟道区硅膜足够厚，沟道耗尽区的宽度要小于硅膜的厚度，这种结构的器件优点是其设计和工作原理与传统的体硅MOSFET器件非常接近。但是其沟道区可能会由于过量空穴积累而出现衬底浮置效应，该效应可以导致器件的性能受到影响。全耗尽的SOI器件是一种薄硅膜的结构，其沟道区完全耗尽，由于沟道区被完全耗尽，因此降低了沟道区的电场，同时也降低了热载流子效应，其对器件短沟效应的抑制也十分有效。但是，当器件的栅长减小到二十纳米以后，硅膜的厚度只有几个纳米，这么小的膜厚工艺上很难控制，因此使得其难以走向实际的应用。

发明内容：

本发明的目的是提供一种部分耗尽的SOI MOS晶体管，该晶体管的埋置绝缘层具有凹形结构，沟道位于凹陷处，沟道区上部栅介质层下轻掺杂或未掺杂，沟道区下部凹陷区重掺杂。

本发明的第二个目的是提供上述埋置绝缘层具有凹形结构，沟道位于凹陷处，沟道区上部栅介质层底下轻掺杂或未掺杂，沟道区下部凹陷区重掺杂的部分耗尽SOI结构的MOSFET器件的制作方法。

本发明的技术方案如下：

一种部分耗尽SOI结构的MOS晶体管，包括一栅电极、一栅介质层、一栅电极侧墙介质层、一半导体沟道区、一源区、一漏区、一二氧化硅层、一埋置绝缘层、一半导体衬底；所述埋置绝缘层在半导体衬底之上；所述二氧化硅层位于埋置绝缘层之上，具有凹形结构；所述半导体沟道区、源区和漏区位于埋置绝缘层之上，半导体源区和漏区分别嵌入凹形结构二氧化硅层的两个突起内侧，半导体沟道区位于二氧化硅层中央凹陷处，其上部轻掺杂或未掺杂，下部重掺杂；所述半导体沟道区在栅电极两端的部分分别与所述源区和漏区相连；所述栅介质层位于半导体沟道区之上；所述栅电极位于栅介质层之上；所述栅电极侧墙介质层位于栅电极两侧在栅介质层之上。

上述半导体沟道区的轻掺杂或未掺杂部分厚度为10-50nm；栅介质层的厚度为1-10nm；栅电极层的厚度为80-150nm；栅电极侧墙介质层宽度为5-20nm。

上述部分耗尽SOI结构的MOS晶体管的制作方法，包括以下步骤：

(1)采用SOI结构的半导体材料，其具有一层埋置绝缘层，一层半导体薄膜，一层半导体衬底，埋置绝缘层位于半导体薄膜和半导体衬底之间，光刻隔离形成有源区，通过离子注入形成一高掺杂半导体薄膜层；

(2)采用外延生长技术在高掺杂的半导体薄膜层之上形成一层新的半导体薄层，新的半导体薄层未掺杂或低掺杂；

(3)生长栅介质层；

(4)淀积栅电极层，刻蚀形成栅图形；

(5)淀积牺牲侧墙介质层，回刻后在栅电极两侧形成侧墙，以形成的栅电极和侧墙图形为掩膜腐蚀掉栅介质层，使两侧未掺杂半导体薄层表面露出；

(6)腐蚀所露出的未掺杂半导体薄层，到高掺杂区时停止腐蚀；

(7)选择腐蚀高掺杂区，当到达栅覆盖处停止腐蚀；

(8)淀积绝缘介质，填充刻蚀形成的空洞，回刻去除表面的绝缘介质；

(9)腐蚀掉栅电极两侧和顶部的牺牲介质层后再淀积或热氧化生长形成另一薄介质层；

(10)离子注入掺杂源漏区和栅电极，然后回刻上述薄介质层以形成新的栅电极侧墙，视情况，源漏处可以采用外延方法形成抬高的源漏结构；

(11)最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得所述的MOS晶体管。

上述的制作方法中，所述步骤(1)中的半导体衬底材料选自Si、Ge、SiGe、GaAs或其它II-VI，III-V和IV-IV族的二元或三元化合物半导体。

上述的制作方法，所述步骤(3)中的栅介质材料选自二氧化硅、二氧化铪、氮化铪等。

上述的制作方法，所述步骤(3)生长栅介质层的方法选自下列方法之一：常规热氧化、掺氮热氧化、化学气相淀积、物理气相淀积。

上述的制作方法，所述步骤(5)中牺牲侧墙介质层材料选自氮化硅、TEOS(硅酸乙酯)或者其它与硅和氧化硅均有高腐蚀选择比的薄膜材料。

上述的制作方法，所述步骤(7)中的选择腐蚀选用的腐蚀溶液为氢氟酸、硝酸和乙酸混合物，其配方为40％HF∶70％HNO₃∶100％CH₃COOH以体积比1∶3∶8混合，或者其它对掺杂半导体材料有高腐蚀选择比的腐蚀溶液配方。

上述的制作方法，所述的离子注入的注入能量为30eV-200KeV，外延生长的半导体薄层(即所制得MOS晶体管半导体沟道区的轻掺杂或未掺杂部分)厚度为10-50nm，半导体沟道区上生长的栅介质层的厚度为1-10nm；栅电极层的厚度为80-150nm；栅电极一侧最终形成的侧墙宽度为5-20nm。

本发明的优点和积极效果：本发明的部分耗尽的SOI MOS晶体管的埋置绝缘层之上的绝缘层——二氧化硅层具有凹形结构，沟道位于凹陷处，沟道区上部栅介质层下轻掺杂或未掺杂，沟道区下部凹陷区重掺杂。沟道区的重掺杂可以有效地抑制漏端电压对源端的电势耦合，从而减小器件的DIBL效应和短沟道效应。轻掺杂或未掺杂沟道区可以防止纳米尺度下由于杂质涨落带来的阈值电压变化，同时轻掺杂或未掺杂沟道可以提高电子的迁移率，调高器件的性能。该结构器件的工艺制造方法与传统的MOSFET工艺完全兼容，同时工艺简单，具有极高的实用价值，有望在纳米尺度的集成电路工业中得到应用。

附图说明：

图1是在埋置绝缘层上形成高掺杂区的工艺步骤图；

图2是在高掺杂区上外延生长硅膜的工艺步骤图；

图3是生长栅介质层的工艺步骤图；

图4是栅电极以及牺牲侧墙形成的工艺步骤图；

图5是硅膜腐蚀形成硅槽的工艺步骤图；

图6是选择腐蚀高掺杂硅层的工艺步骤图；

图7是填充硅槽的工艺步骤图；

图8是第二次栅电极侧墙形成及源漏注入的工艺步骤图；

图中：

1-硅衬底 2-埋氧层

3-硅膜 4-外延生长硅膜

5-栅介质层 6-氮化硅侧墙

7-多晶硅 8-硅槽

9-空洞 10-二氧化硅

11-二氧化硅侧墙 12-源区

13-漏区

具体实施方式：

下面的具体实施例有助于理解本发明的特征和优点，但本发明的实施决不仅局限于所述的实施例。

本发明制作方法的一具体实施例包括图1至图8所示的工艺步骤：

1.如图1所示，所用SOI硅片采用硅衬底(1)，埋氧层(2)之上的单晶硅膜(3)的晶向为(100)，硅膜(3)初始为轻掺杂，在硅膜(3)上进行离子注入，离子注入的能量为80KeV，注入杂质离子为BF₂，使埋氧层(2)上的硅膜(3)形成高掺杂。

2.如图2所示，在高掺杂硅膜(3)之上采用外延生长技术外延一层新的外延生长硅膜(4)，该层外延生长硅膜(4)未掺杂或者低掺杂，厚度为10-50nm。

3.如图3所示，生长栅介质层(5)，栅介质层(5)为二氧化硅，其厚度为1-5nm。栅介质的形成方法还可以为下列方法之一：常规热氧化、掺氮热氧化、化学气相淀积(CVD)、物理气相淀积(PVD)。

4.如图4所示，淀积栅电极层多晶硅(7)和牺牲介质层氮化硅；多晶硅层的厚度为80-150nm，氮化硅层的厚度为20-40nm。采用常规CMOS工艺光刻和刻蚀所淀积的多晶硅层和牺牲介质层氮化硅，接着用回刻(etch-back)技术在栅电极两侧形成宽度为25-150nm的氮化硅侧墙(6)，以形成的栅电极和氮化硅侧墙(6)图形为掩膜腐蚀掉栅二氧化硅层的裸露部分。

5.如图5所示，以氮化硅侧墙(6)为掩膜采用反应离子刻蚀RIE方法腐蚀硅膜所漏出的部分以形成硅槽(8)；硅槽(8)的深度为20-80nm，到达高掺杂硅层。由于硅槽(8)是以栅电极两侧的介质层氮化硅为掩膜而形成，故其结构与栅电极是自对准的。

6.如图6所示，采用选择腐蚀技术腐蚀高掺杂硅层，腐蚀溶液为氢氟酸、硝酸和乙酸混合物，配方为40％HF∶70％HNO₃∶100％CH₃COOH以体积比1∶3∶8混合，通过控制腐蚀时间，当到达栅边界处，腐蚀停止，形成直到栅边界的空洞(9)。

7.如图7所示，采用CVD方法淀积一层二氧化硅(10)，用以填充腐蚀带来的源漏底下的硅槽(8)和空洞(9)，形成源漏底下的绝缘层，回刻去除表面的二氧化硅(10)。

8.如图8所示，热磷酸腐蚀掉所有栅电极顶部和两侧的牺牲介质氮化硅(6)，并热生长另一厚度为5-20nm的二氧化硅介质层，并以此为缓冲层，低能离子注入掺杂栅电极和栅电极两侧的体区部分，分别形成掺杂栅电极以及器件的掺杂源区(12)和漏区(13)，掺杂剂为磷。最后各向异性干法刻蚀所述离子注入缓冲层以形成二氧化硅侧墙(11)并使器件的源区和漏区在栅电极两侧的表面暴露。视情况，源漏处可以采用外延方法形成抬高的源漏结构。

最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化等，即可制得所述的部分耗尽SOI结构的MOS晶体管。

Claims

1.一种部分耗尽SOI结构的MOS晶体管，包括一栅电极、一栅介质层、一栅电极侧墙介质层、一半导体沟道区、一源区、一漏区、一二氧化硅层、一埋置绝缘层、一半导体衬底；所述埋置绝缘层在半导体衬底之上；所述二氧化硅层位于埋置绝缘层之上，具有凹形结构；所述半导体沟道区、源区和漏区位于埋置绝缘层之上，半导体源区和漏区分别嵌入凹形结构二氧化硅层的两个突起内侧，半导体沟道区位于二氧化硅层中央凹陷处，其上部轻掺杂或未掺杂，下部重掺杂；所述半导体沟道区在栅电极两端的部分分别与所述源区和漏区相连；所述栅介质层位于半导体沟道区之上；所述栅电极位于栅介质层之上；所述栅电极侧墙介质层位于栅电极两侧在栅介质层之上。

2.如权利要求1所述的MOS晶体管，其特征在于，所述半导体沟道区的轻掺杂或未掺杂部分厚度为10-50nm，栅介质层的厚度为1-10nm，栅电极层的厚度为80-150nm，栅电极侧墙介质层宽度为5-20nm。

3.一种部分耗尽SOI结构的MOS晶体管的制作方法，包括以下步骤：

(3)生长栅介质层；

(4)淀积栅电极层，刻蚀形成栅图形；

(7)选择腐蚀高掺杂区，当到达栅覆盖处停止腐蚀；

(10)离子注入掺杂源漏区和栅电极，然后回刻上述薄介质层以形成新的栅电极侧墙；

(11)最后进入常规CMOS后道工序，包括淀积钝化层、开接触孔以及金属化，即可制得所述的MOS晶体管。

4.如权利要求3所述的制作方法，其特征在于，所述步骤(1)中的半导体衬底材料选自：Si、Ge、SiGe、GaAs或其它II-VI，III-V和IV-IV族的二元或三元化合物半导体。

5.如权利要求3所述的制作方法，其特征在于，所述步骤(3)中的栅介质材料选自：二氧化硅、二氧化铪或氮化铪。

6.如权利要求3所述的制作方法，其特征在于，所述步骤(3)生长栅介质层的方法选自下列方法之一：常规热氧化、掺氮热氧化、化学气相淀积或物理气相淀积。

7.如权利要求3所述的制作方法，其特征在于，所述步骤(5)中牺牲侧墙介质层材料选自氮化硅、硅酸乙酯或者其它与硅和氧化硅均有高腐蚀选择比的薄膜材料。

8.如权利要求3所述的制作方法，其特征在于，所述步骤(7)中的选择腐蚀选用的腐蚀溶液为对掺杂半导体材料有高腐蚀选择比的腐蚀溶液。

9.如权利要求8所述的制作方法，其特征在于，所述腐蚀溶液为氢氟酸、硝酸和乙酸混合物，其配方为40％HF∶70％HNO₃∶100％CH₃COOH以体积比1∶3∶8混合。

10.如权利要求3所述的制作方法，其特征在于，所述的离子注入的注入能量为30eV-200KeV，外延生长的半导体薄层厚度为10-50nm，半导体沟道区上生长的栅介质层的厚度为1-10nm，栅电极层的厚度为80-150nm，栅电极一侧最终形成的侧墙宽度为5-20nm。