CN100550326C

CN100550326C - 一种制作FinFET晶体管的方法

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Publication number: CN100550326C
Application number: CNB200710176291XA
Authority: CN
Inventors: 张盛东; 李定宇; 陈文新; 韩汝琦
Original assignee: Peking University
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2007-10-24
Filing date: 2007-10-24
Publication date: 2009-10-14
Anticipated expiration: 2027-10-24
Also published as: CN101140887A

Abstract

本发明公开了一种制作FinFET晶体管的方法，是选用晶向为(110)的SOI(semiconductor on insulator)晶片为衬底材料，用各向异性的腐蚀方法腐蚀该SOI材料的半导体层形成一侧面光滑且垂直于表面的半导体条，并对该半导体条的中间部分进行重掺杂。然后以该半导体条为衬底，从两侧选择外延生长一半导体膜，再利用重、轻掺杂材料之间足够大的腐蚀选择比，腐蚀掉半导体条的重掺杂区域，留下半导体条的两端和外延层，便形成所需的超薄Fin体。在该Fin体上生长栅介质和栅电极，再进行常规CMOS后道工序，即得到FinFET晶体管。

Description

一种制作FinFET晶体管的方法

技术领域

本发明涉及一种制作FinFET(鳍形场效应晶体管)的方法。

背景技术

自集成电路发明以来，其性能一直稳步提高。性能的提高主要是通过不断缩小集成电路器件的尺寸来实现的。目前，集成电路器件(MOSFET)的特征尺寸已缩小到纳米尺度。在此尺度下，各种基本的和实际的限制开始出现，使得建立在硅平面CMOS技术之上的集成电路技术的发展正遭受前所未有的挑战。一般认为，经过努力，CMOS技术仍有可能推进到20纳米甚至10纳米技术节点，但在45纳米节点之后，传统的平面CMOS技术将很难进一步发展，新的技术必须适时产生。在所提出的各种新技术当中，多栅MOS器件技术被认为是最有希望在亚45纳米节点后得到应用的技术。与传统单栅器件相比，多栅器件具有更强的短沟道抑制能力，更好的亚阈特性、更高的驱动能力以及能带来更高的电路密度。

目前，FinFET(鳍形场效应晶体管)器件因其自对准结构可由常规的平面CMOS工艺来实现，从而成为最有希望的多栅器件。FinFET在结构上可分为双栅FinFET和三栅FinFET。对双栅FinFET来说，为获得可接受的器件性能，要求其Fin的厚度为栅长的1/2～1/3，这样，微细加工的水平必须大幅度超前发展。另一方面，就三栅FinFET而言，由于Fin体的三个面都受到栅电极的控制，理应具有更强的短沟道控制能力，因此Fin体的厚度可以与栅长相当或更大，即器件的(最小)特征尺寸仍然为栅长，对微细加工水平没有提出超常的要求，因而与传统CMOS工艺技术更为兼容。然而，理论和实验研究均表明，在沟道掺杂浓度较高的情况下，三栅FinFET的确呈现了更为优良的短沟道特性，但在沟道为轻(无)掺杂的情况下，三栅结构与双栅结构相比并没有明显的改进。而在纳米尺度情况下，为了避免杂质数量离散引起的器件阈值电压的分散，MOS器件不能采用高掺杂的沟道，即必须采用轻(无)掺杂沟道。此外，在相同沟道面积的情况下，三栅结构的器件比双栅结构，甚至单栅结构的器件占用更多的版图面积。因此，综合而言，双栅FinFET是更可取的新器件结构。

尽管目前看来双栅FinFET比三栅FinFET更有希望成为下一代的集成电路器件，但在进入实用化之前，必须解决一些关键的技术难题。超薄Fin体的加工就是最主要的难题之一。目前所报导的实验制备技术均不能成为大生产技术。迄今所演示的Fin体的制作方法通常是在光刻的基础上再通过某种手段，如对光刻图形进行灰化(Ashing)等区理，以达到图形的进一步缩小。这种技术由于所形成图形几何尺寸的均匀性和重复性很差，不能用于电路的制作。侧墙图形转移技术(spacer imagetransfer)虽然是一种简易的纳米尺度加工技术，可用来制作单个器件，但这种技术会产生众多的寄生图形，因而不能用于电路的制作。

发明内容

本发明的目的是提供一种制作FinFET晶体管的方法。

本发明所提供的制作FinFET晶体管的方法，包括如下步骤：

1)选用晶向为(110)的SOI晶片为衬底材料，在衬底表面生长一层薄介质层，光刻后，用各向异性腐蚀液腐蚀所述SOI硅片的半导体层，形成一侧面光滑且垂直于表面的半导体条；然后，对所述半导体条的中间部分进行重掺杂；

2)以所述SOI硅片为衬底，在所述半导体条的侧面各生长一外延层；

3)腐蚀掉所述半导体条顶部的薄介质层，显露出半导体条自身的顶部；然后，腐蚀掉所述半导体条中间的重掺杂部分，保留所述半导体条两侧的外延层和两端未掺杂的区域，形成两个超薄Fin体，所述半导体条两端的区域将分别成为FinFET晶体管的源区和漏区；

4)在所述Fin体上生长栅介质层和栅电极材料，接着光刻、刻蚀栅电极材料形成栅电极图形；然后，对所述栅电极、源区和漏区进行掺杂；

5)在整片晶片上生长钝化层，光刻和刻蚀该钝化层，在源、漏和栅电极的接触区形成过孔；接着，生长一层金属膜，光刻和刻蚀该金属膜形成金属电极和互连线，得到所述FinFET晶体管。

其中，步骤1)所述薄介质层为二氧化硅层。各向异性腐蚀液为四甲基氢氧化铵溶液，质量浓度为15-35％。对所述半导体条的中间部分进行重掺杂过程如下：在所述半导体条的中间部分进行重掺杂，掺杂剂为常用N型或P型杂质，注入剂量大于1×10¹⁴cm^-2，注入能量为10-50KeV；然后在850～950℃的温度下退火20～50分钟。

步骤2)所述外延层为无掺杂硅膜，厚度为10-50纳米。

步骤3)腐蚀掉所述半导体条顶部的薄介质层采用缓冲的氧化硅腐蚀液(BOE溶液)进行腐蚀；腐蚀掉所述半导体条中间的重掺杂部分采用腐蚀液腐蚀，所述腐蚀液由40％HF、70％HNO₃和100％CH₃COOH组成，其体积比为1/(2.5-3.5)/(7.5-8.5)，优选为1/3/8。

步骤4)所述栅介质层为二氧化硅层、氮氧化硅或高K材料，厚度为0.7～20纳米；所述栅电极材料为多晶硅。对所述栅电极、源区和漏区进行掺杂，所用的掺杂剂为常用N型或P型杂质，注入能量为15～45KeV，注入剂量为(1～10)×10¹⁵cm^-2。

在本发明的掺杂工艺中，制备N型器件所用的掺杂剂为N型杂质，如砷、磷等V族元素；制备P型器件所用的掺杂剂为P型杂质，如硼、镓等III族元素。

本发明的优点和积极效果：FinFET器件中Fin体的厚度必须是栅长的1/2～1/3，但是，每一代最新推出的先进CMOS技术能加工的最小特征尺寸通常是栅的长度，因此不能满足尺寸小得多的Fin体加工。在本发明提出的技术方案中，Fin体的加工不受光刻和刻蚀技术水平的限制，使得FinFET技术与主流CMOS技术完全兼容；其次，Fin体的厚度由外延工艺决定，因此Fin体厚度的均匀性、Fin体形貌的均匀性都会有很大的提高和改善；再者，作为外延衬底的半导体条的侧面要求光滑和尽可能与表面垂直，这样才可获得高质量的外延层。常规的刻蚀方法形成的侧面一般比较粗糙，并且很难与表面完全垂直。在本发明技术方案中，由于采用了极高选择比的各向异性腐蚀，所形成的半导体条的侧面自然垂直而且表面接近镜面，提升FinFET器件的性能。

附图说明

图1-图7依次示出了主要制作工艺步骤，其中：

图1示意了所采用的衬底SOI材料；

图2示意了顶端薄二氧化硅层4和支撑体硅条5形成的工艺步骤，右侧部分示意了硅条5的立体图；

图3示意了硅条5中间部分掺杂的工艺步骤，右侧部分示意了硅条5的立体图；

图4示意了硅条5两侧外延生长硅膜7的工艺步骤，右侧部分示意了硅条5的立体图；

图5示意了顶端薄二氧化硅层4和硅条6中间重掺杂部分腐蚀的工艺步骤，右侧部分示意了硅条5的立体图；

图6示意了栅介质8二氧化硅生长的工艺步骤；

图7示意了栅电极材料电极9和图形加工的工艺步骤，右侧部分示意了此时器件图形的平面图。

具体实施方式

本发明制备FinFET晶体管的方法主要采用如下过程：选用晶向为(110)的SOI(semiconductor on insulator)晶片为衬底材料，用各向异性的腐蚀方法腐蚀该SOI材料的半导体层形成一侧面光滑且垂直于表面的半导体条，并对该半导体条的中间部分进行重掺杂。然后以该半导体条为衬底，从两侧选择外延生长一半导体膜，再利用重、轻掺杂材料之间足够大的腐蚀选择比，腐蚀掉半导体条的重掺杂区域，留下半导体条的两端和外延层，便形成所需的超薄Fin体。在该Fin体上生长栅介质和栅电极，再进行常规CMOS后道工序，即得到FinFET晶体管。

具体的制作方法由图1至图7所示，主要包括以下步骤：

如图1所示，所采用的衬底为晶向为(110)的SOI硅片，包括体硅区1、隐埋氧化层2和单晶硅膜3，单晶硅膜3为未或轻掺杂，厚度为50～250nm。

如图2所示，首先在表面生长一层10～50nm的薄氧化层4，生长方法可以为下列方法之一：常规热氧化、化学气相淀积(CVD)、物理气相淀积(PVD)等。进行常规光刻之后，先用干法腐蚀薄氧化层，然后用各向异性腐蚀液(四甲基氢氧化铵(TMAH)溶液，质量浓度为20～40％)腐蚀单晶硅膜3以形成硅条5，所形成的硅条5的侧面为(111)晶向。

如图3所示，对所形成的硅条5的中间部分进行砷离子注入掺杂以形成高掺杂硅区6。注入剂量为1×10¹⁵cm^-2，注入能量33KeV。然后900℃下，退火30分钟。

如图4所示，在硅条5两侧外延生长一外延层7。由于硅条5的底部和顶部由薄氧化层4和隐埋氧化层2覆盖，因此可确保生长仅发生在硅条的两个侧面，外延层7为无掺杂硅，厚度为10～50纳米。

如图5所示，首先用缓冲的氧化硅腐蚀液(BOE溶液，NH₄F∶水＝70g∶135ml，并加入12ml HF)掉硅条5顶部的薄氧化层4，然后用腐蚀液腐蚀(40％HF/70％HNO₃/100％CH₃COOH＝1∶3∶8(体积比))，腐蚀掉硅条中间部分的高掺杂硅区6，留下外延层7和硅条5两端的未(轻)掺杂区域。这样，形成两个Fin体，外延层7的中间部分将成为器件的沟道区，硅条5两端的区域将分别成为器件的源区(D区)和漏区(S区)。

如图6所示，在Fin体上热氧化生长0.7～2纳米的二氧化硅栅介质层8。

如图7所示，淀积一80～200纳米厚的多晶硅层9，然后光刻和刻蚀形成栅电极(G区)。接着离子注入掺杂栅电极、源区和漏区。对n型器件，掺杂剂为砷、磷等V族元素，对p型器件，掺杂剂为硼、镓等III族元素。注入能量15～45KeV，注入剂量(1～10)×10¹⁵cm^-2。

最后进入常规CMOS后道工序，包括淀积一层200～500纳米的磷硅玻璃层作为钝化层，通过光刻和刻蚀此钝化层在源、漏和栅的接触区开接触孔，以及淀积一层400～800纳米的金属铝膜并光刻和刻蚀形成金属电极和互连线等，即制得FinFET晶体管。

Claims

1、一种制作FinFET晶体管的方法，包括如下步骤：

1)选用晶向为(110)的SOI晶片为衬底材料，在衬底表面生长一层介质层，光刻后，用各向异性腐蚀液腐蚀所述SOI硅片的半导体层，形成一侧面光滑且垂直于表面的半导体条；然后，对所述半导体条的中间部分进行掺杂；

3)腐蚀掉所述半导体条顶部的介质层，显露出半导体条自身的顶部；然后，腐蚀掉所述半导体条中间的掺杂部分，保留所述半导体条两侧的外延层和两端未掺杂的区域，形成两个Fin体，所述半导体条两端的区域将分别成为FinFET晶体管的源区和漏区；

5)在整个晶片上生长钝化层，光刻和刻蚀该钝化层，在源、漏和栅电极的接触区形成过孔；接着，生长一层金属膜，光刻和刻蚀该金属膜形成金属电极和互连线，得到所述FinFET晶体管。

2、根据权利要求1所述的方法，其特征在于：步骤1)所述介质层为二氧化硅层。

3、根据权利要求1所述的方法，其特征在于：步骤1)所述各向异性腐蚀液为四甲基氢氧化铵溶液，质量浓度为15-35％。

4、根据权利要求1所述的方法，其特征在于：步骤1)对所述半导体条的中间部分进行掺杂过程如下：

在所述半导体条的中间部分进行掺杂，掺杂剂为常用N型或P型杂质，注入剂量大于1×10¹⁴cm^-2，注入能量为10-50KeV；然后在850～950℃的温度下退火20～50分钟。

5、根据权利要求1-4任一所述的方法，其特征在于：步骤2)所述外延层为无掺杂硅膜，厚度为10-50纳米。

6、根据权利要求1-4任一所述的方法，其特征在于：步骤3)腐蚀掉所述半导体条顶部的介质层采用缓冲的氧化硅腐蚀液进行腐蚀；腐蚀掉所述半导体条中间的掺杂部分采用腐蚀液腐蚀，所述腐蚀液由40％HF、70％HNO₃和100％CH₃COOH组成，其体积比为1/(2.5-3.5)/(7.5-8.5)。

7、根据权利要求6所述的方法，其特征在于：所述腐蚀液由40％HF、70％HNO₃和100％CH₃COOH组成，其体积比为1/3/8。

8、根据权利要求1-4任一所述的方法，其特征在于：步骤4)所述栅介质层为二氧化硅层、氮氧化硅或高K材料，厚度为0.7～20纳米；所述栅电极材料为多晶硅。

9、根据权利要求8所述的方法，其特征在于：对所述栅电极、源区和漏区进行掺杂，所用的掺杂剂为常用N型或P型杂质，注入能量为15～45KeV，注入剂量为(1～10)×10¹⁵cm^-2。

10、根据权利要求9所述的方法，其特征在于：所述N型杂质为砷或磷；P型杂质为硼或镓。