CN100536092C - 一种利用外延工艺制备鳍形场效应晶体管的方法 - Google Patents

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Abstract

本发明提供一种利用选择外延工艺制备鳍形场效应晶体管的方法,属于半导体集成电路制造技术领域。该方法采用SOI晶片为衬底,首先在衬底表面生长一层薄介质层,然后进行光刻和刻蚀薄介质层和SOI的半导体膜层形成半导体条,对该半导体条的中间部分进行重掺杂;然后以半导体条为衬底选择外延生长半导体膜,在半导体条的两侧形成无掺杂半导体膜;腐蚀掉半导体条顶部的薄介质层和半导体条中间的重掺杂部分,留下半导体条两侧的半导体膜和半导体条两端的未掺杂区域,以该半导体膜作为超薄Fin体,生长栅介质层和栅电极材料,制得超薄Fin体的鳍形场效应晶体管。本发明Fin体的厚度由外延工艺决定,因此Fin体厚度、Fin体形貌的均匀性都会有很大的提高和改善。

Description

一种利用外延工艺制备鳍形场效应晶体管的方法
技术领域
本发明属于半导体集成电路及其制造技术领域,尤其涉及一种鳍形场效应晶体管(FinFET)的制备方法。
背景技术
自集成电路发明以来,其性能一直稳步提高。性能的提高主要是通过不断缩小集成电路器件的尺寸来实现的。目前,集成电路器件(MOSFET)的特征尺寸已缩小到纳米尺度。在此尺度下,各种基本的和实际的限制开始出现,使得建立在硅平面CMOS技术之上的集成电路技术的发展正遭受前所未有的挑战。一般认为,经过努力,CMOS技术仍有可能推进到20纳米甚至10纳米技术节点,但在45纳米节点之后,传统的平面CMOS技术将很难进一步发展,新的技术必须适时产生。因此近年来,集成电路新技术的研发活动在世界范围内都非常活跃。在所提出的各种新技术当中,多栅MOS器件技术被认为是最有希望在亚45纳米节点后得到应用的技术。这是因为,与传统单栅器件相比,多栅器件具有更强的短沟道抑制能力,更好的亚阈特性、更高的驱动能力以及能带来更高的电路密度。
目前,FinFET(鳍形场效应晶体管)器件因其自对准结构可由常规的平面CMOS工艺来实现,从而成为最有希望的多栅器件。FinFET在结构上可分为双栅FinFET和三栅FinFET。对双栅FinFET来说,为获得可接受的器件性能,要求其Fin的厚度为栅长的1/2~1/3,这样,微细加工的水平必须大幅度超前发展。另一方面,就三栅FinFET而言,由于Fin体的三个面都受到栅电极的控制,理应具有更强的短沟道控制能力,因此Fin体的厚度可以与栅长相当或更大,即器件的(最小)特征尺寸仍然为栅长,对微细加工水平没有提出超常的要求,因而与传统CMOS工艺技术更为兼容。然而,理论和实验研究均表明,在沟道掺杂浓度较高的情况下,三栅FinFET的确呈现了更为优良的短沟道特性,但在沟道为轻(无)掺杂的情况下,三栅结构与双栅结构相比并没有明显的改进。而在纳米尺度情况下,为了避免杂质数量离散引起的器件阈值电压的分散,MOS器件不能采用高掺杂的沟道,即必须采用轻(无)掺杂沟道。此外,在相同沟道面积的情况下,三栅结构的器件比双栅结构,甚至单栅结构的器件占用更多的版图面积。因此,综合而言,双栅FinFET是更可取的新器件结构。
尽管目前看来双栅FinFET比三栅FinFET更有希望成为下一代的集成电路器件,但在进入实用化之前,必须解决一些关键的技术难题。超薄Fin体的加工就是最主要的难题之一。目前所报导的实验制备技术均不能成为大生产技术。迄今所演示的Fin体的制作方法通常是在光刻的基础上再通过某种手段,如对光刻图形进行灰化(Ashing)等区理,以达到图形的进一步缩小。这种技术由于所形成图形几何尺寸的均匀性和重复性很差,不能用于电路的制作。侧墙图形转移技术(spacer image transfer)虽然是一种简易的纳米尺度加工技术,可用来制作单个器件,但这种技术会产生众多的寄生图形,因而不能用于电路的制作。
发明内容
本发明的目的是提供一种鳍形场效应晶体管的制备方法,该方法利用外延工艺形成超薄Fin体。
本发明的上述目的是通过如下技术方案来实现的:
一种利用外延工艺制备鳍形场效应晶体管的方法,包括以下步骤:
1)采用SOI晶片为衬底,首先在衬底表面生长一层薄介质层,然后光刻、刻蚀薄介质层和SOI的半导体膜层形成半导体条,并对半导体的中间部分进行重掺杂;
2)以该半导体条为衬底选择外延生长半导体材料,所述半导体条的底部和顶部均由介质覆盖,在半导体条的两侧形成无掺杂的半导体膜;
3)腐蚀掉半导体条顶部的薄介质层,显露出半导体条自身的顶部。利用掺杂浓度不同造成的巨大腐蚀速度差,腐蚀掉半导体条中间的重掺杂部分,留下半导体条两侧的半导体膜和半导体条两端的未掺杂区域;
4)以半导体条两侧的半导体膜作为超薄Fin体,生长栅介质层和控制栅,接着光刻和刻蚀控制栅以形成栅电极图形,之后进行控制栅和源、漏区域的掺杂;
5)最后是常规的CMOS后道工序,包括:生长钝化层和形成过孔以及金属化等。
在本制备方法中,所述步骤1)中对半导体条进行离子注入掺杂,注入能量为20KeV-50KeV,注入剂量为(4~10)×1014 cm-2
在本制备方法中,在所述步骤2)中所述外延生长的半导体膜为硅膜或锗硅合金膜。
在本制备方法中,在所述步骤2)中所述外延生长的温度低于800℃。
在本制备方法中,在所述步骤2)中所述外延生长的半导体膜的厚度10nm~50nm之间。
在本制备方法中,在所述步骤3)中腐蚀半导体条中间部分的重掺杂硅所采用的腐蚀溶液为氢氟酸、硝酸和乙酸混合物,配方为40%HF∶70%HNO3∶100%CH3COOH,以体积比1∶3∶8混合。
在本制备方法中,在所述步骤4)中所述生长栅介质层的厚度为0.7~2纳米之间。
本发明的优点和积极效果:
FinFET中Fin体的厚度必须是栅长的1/2~1/3,但是,每一代最新推出的先进CMOS技术的能加工的最小特征尺寸通常是栅的长度,因此是不能满足尺寸小得多的Fin体的加工。在本发明提出的技术方案中,Fin体的加工不受光刻和刻蚀技术水平的限制,使得FinFET技术与主流CMOS技术完全兼容。其次,Fin体的厚度由外延工艺决定,因此Fin体厚度、Fin体形貌的均匀性都会有很大的提高和改善。再者,本发明潜在地还可用来制备各种新型器件,如SiGe FinFET,或其它化合物半导体FinFET等。
附图说明:
图1所示本发明工艺步骤1中衬底材料为SOI晶片。
图2为本发明工艺步骤1中形成半导体条的示意图。其中,图的右侧部分为该半导体条的立体图;
图3为本发明工艺步骤1中对半导体条中间部分进行重掺杂的示意图。其中,图的右侧部分为重掺杂后的半导体条的立体图;
图4所示本发明的工艺步骤2。其中,图的右侧部分为两侧形成无掺杂半导体外延层的半导体条的立体图;
图5所示本发明的工艺步骤3。其中,图的右侧部分为两侧形成无掺杂半导体外延层的半导体条的立体图;
图6为本发明的工艺步骤4中二氧化硅生长的示意图;
图7为本发明的工艺步骤4中栅电极和图形加工的示意图。其中,图的右侧部分为鳍形场效应晶体管器件的平面示意图。
具体实施方式:
下面的具体实施例有助于理解本发明的特征和优点,但本发明的实施决不仅局限于所述的实施例。
本发明制备方法的一具体实施例包括图1至图9所示的工艺步骤:
如图1所示,所采用的衬底材料为硅SOI硅片。包括体硅区1、隐埋氧化层(BOX)2和单晶硅膜3。
如图2所示,首先在表面生长一层10~50nm的薄氧化层4。生长方法可以为下列方法之一:常规热氧化、化学气相淀积(CVD)、物理气相淀积(PVD)等。然后进行光刻和干法刻蚀形成硅条5,硅条厚度可远大于栅长,无需特别的微细加工技术。
如图3所示,对所形成的硅条5的中间部分,进行氟化硼离子注入掺杂以形成高掺杂硅6。注入剂量为1×1015cm-2,注入能量33KeV。然后900℃下,退火30分钟。
如图4所示,在硅条5(6)两侧进行选择外延生长硅膜7。由于硅条的底部和顶部均由介质4和2覆盖,因此可确保外延仅发生在硅条的两个侧面。外延层为无掺杂硅。
如图5所示,首先用BOE腐蚀掉硅条顶部的薄二氧化硅层4,然后用HF∶HNO3∶CH3COOH=1∶3∶8的腐蚀液腐蚀掉硅条中间部分的高掺杂硅6,而留下外延生长硅膜7和硅条5两端的未(轻)掺杂区域。外延生长硅膜7的中间部分将成为器件的沟道区,所述硅条5两端的区域将分别成为器件的源和漏区。
如图6所示,热氧化生长0.7~2纳米的二氧化硅栅介质层8,
如图7所示,淀积一80~200纳米厚的多晶硅层9,然后光刻和刻蚀形成栅电极(G区)。接着离子注入掺杂栅电极、源区和漏区。对n型器件,掺杂剂为砷、磷等V族元素,对p型器件,掺杂剂为硼、镓等III族元素。注入能量15~45KeV,注入剂量(1~10)×1015cm-2
最后进入常规CMOS后道工序,包括淀积一层200~500纳米的磷硅玻璃层作为钝化层,通过光刻和刻蚀此钝化层在源、漏和栅的接触区开接触孔,以及淀积一层400~800纳米的金属铝膜并光刻和刻蚀形成金属电极和互连线等,即制得FinFET晶体管。
以上通过详细实施例描述了本发明所提供的部分耗尽的SOI MOS晶体管的制备方法,本领域的技术人员应当理解,在不脱离本发明实质的范围内,可以对本发明做一定的变形或修改;其制备方法也不限于实施例中所公开的内容。

Claims (7)

1、一种利用外延工艺制备鳍形场效应晶体管的方法,包括以下步骤:
1)采用SOI晶片为衬底,首先在衬底表面生长一层介质层,然后光刻、刻蚀该介质层和SOI的半导体膜层形成半导体条,并对半导体的中间部分进行掺杂;
2)以该半导体条为衬底选择外延生长半导体材料,所述半导体条的底部和顶部均由介质覆盖,在半导体条的两侧形成无掺杂的半导体膜;
3)腐蚀掉半导体条顶部的介质层,显露出半导体条自身的顶部,利用掺杂浓度不同造成的腐蚀速度差,腐蚀掉半导体条中间的掺杂部分,留下半导体条两侧的半导体膜和半导体条两端的未掺杂区域;
4)以半导体条两侧的半导体膜作为Fin体,生长栅介质层和控制栅,接着光刻和刻蚀控制栅以形成栅电极图形,之后进行控制栅和源、漏区域的掺杂;
5)最后是常规的CMOS后道工序,包括:生长钝化层和形成过孔以及金属化。
2、如权利要求1所述的利用外延工艺制备鳍形场效应晶体管的方法,其特征在于:在所述步骤1)中对半导体条进行离子注入掺杂,注入能量为20KeV-50KeV,注入剂量为(4~10)×1014cm-2
3、如权利要求1所述的利用外延工艺制备鳍形场效应晶体管的方法,其特征在于:在所述步骤2)中所述外延生长的半导体膜为硅膜或锗硅合金膜。
4、如权利要求1或3所述的利用外延工艺制备鳍形场效应晶体管的方法,其特征在于:在所述步骤2)中所述外延生长的温度低于800℃。
5、如权利要求3所述的利用外延工艺制备鳍形场效应晶体管的方法,其特征在于:在所述步骤2)中所述外延生长的半导体膜的厚度10nm~50nm之间。
6、如权利要求1所述的利用外延工艺制备鳍形场效应晶体管的方法,其特征在于:在所述步骤3)中腐蚀半导体条中间部分的重掺杂硅所采用的腐蚀溶液为氢氟酸、硝酸和乙酸混合物,配方为40%HF∶70%HNO3∶100%CH3COOH,以体积比1∶3∶8混合。
7、如权利要求1所述的利用外延工艺制备鳍形场效应晶体管的方法,其特征在于:在所述步骤4)中所述生长栅介质层的厚度为0.7~2纳米之间。
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