CN113178490B - 一种隧穿场效应晶体管及其制备方法 - Google Patents
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Abstract
本发明涉及一种隧穿场效应晶体管及其制备方法、一种半导体器件，隧穿场效应晶体管包括：衬底；纳米片堆栈部，其设置在所述衬底上，形成多个导电沟道；纳米片堆栈部包括：纳米片形成的叠层及位于相邻纳米片之间的支撑结构，支撑结构是第一半导体形成的，纳米片是第二半导体形成的；所述第一半导体支撑结构的宽度小于第二半导体纳米片的宽度；环绕式栅极，其环绕于纳米堆栈部周围；所述环绕式栅极包括铁电层。隧穿场效应晶体管可以显著降低器件的亚阈值摆幅；同时多层堆叠的纳米片结构可以增加隧穿场效应晶体管的工作电流和栅控性能；具有支撑结构的纳米片降低了多层栅介质在纳米片间的填充要求，并可以有效增加器件的栅控性能和电流驱动能力。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种隧穿场效应晶体管及其制备方法、一种半导体器件。
背景技术
自从摩尔定律提出半个世纪以来，半导体器件的尺寸不断微缩，电路集成度越来越高。然而，在室温下由于电子的玻尔兹曼分布特征，亚阈值摆幅(SS)极限值约60mV/dec，导致传统金属-氧化物-半导体场效应晶体管(MOSFET)集成电路的发展受到挑战。随着晶体管特征尺寸步入亚五纳米阶段，功耗已经成为集成电路产业所面临的瓶颈性问题之一。其主要限制因素为亚阈值特性和驱动电压无法随特征尺寸同步改善。
隧穿场效应晶体管(Tunneling Field-effect Transistor,TFET)是基于量子力学带带隧穿效应的导通机制进行工作，从而不受限于载流子的漂移扩散。而且，TFET的亚阈值特性可突破传统MOSFET器件60mV/dec的亚阈值摆幅(SS)的限制，可以大幅降低器件的阈值电压和功耗，这也被认为是目前最具发展潜力的低功耗器件之一。
目前TFET晶体管在材料、工艺和结构等的研究具有一定挑战。硅(Si)和锗(Ge)等IV族材料具有较低的半导体带隙，通过优化材料组分、引入应力技术和异质结技术等，可以实现带间隧穿距离的减小和隧穿几率的提高；通过优化制备工艺，实现超陡掺杂剖面，减小界面陷阱，减小不利因素对于载流子隧穿的影响；
将隧穿晶体管理念与新器件结构相结合的设计理念产生了环栅纳米线隧穿场效应晶体管。这可以通过改变栅压，调控源区和沟道之间的能带间距，控制载流子的带间隧穿，从而控制器件的工作电流。
为了进一步提高TEET的性能，本发明将TEET与新型器件结构相结合，例如采用多栅结构；在栅极引入具有负电容效应的铁电薄膜的结构。
发明内容
针对上述技术问题，本发明提出了一种隧穿场效应晶体管及其制备方法、一种半导体器件，本发明采用了如下技术方案：
一种隧穿场效应晶体管，包括：
衬底；
纳米片堆栈部，其设置在所述衬底上，形成多个导电沟道；纳米片堆栈部包括：纳米片形成的叠层及位于相邻纳米片之间的支撑结构，支撑结构是第一半导体形成的，所述纳米片是第二半导体形成的；所述第一半导体支撑结构的宽度小于第二半导体纳米片的宽度；
环绕式栅极，其环绕于所述纳米堆栈部周围；所述环绕式栅极包括铁电层；掺杂类型相反的源极和漏极。
同时本发明还公开了一种隧穿场效应晶体管的制备方法，包括如下步骤：
提供衬底；
在衬底上外延生长第一半导体、第二半导体的超晶格叠层；
刻蚀超晶格叠层，形成多个鳍片；
在所述鳍片上形成伪栅；
对所述鳍片进行源漏刻蚀，在源漏刻蚀清理出的空间外延生长掺杂类型相反的源极和漏极；
对所述鳍片上的第一半导体、第二半导体的超晶格叠层进行选择性移除形成多个导电沟道的纳米堆栈部，使得纳米堆栈部包括第二半导体形成的纳米片以及第一半导体形成的支撑结构，所述纳米片的宽度大于支撑结构的宽度，实现纳米片的沟道释放；
形成环绕式栅极，环绕于所述纳米堆栈部周围，所述环绕式栅极包括铁电层。
与现有技术相比，本发明具有以下有益的技术效果：本发明专利将TFET的设计结合了新结构Fishbone FET的结构以及具有负电容特性的铁电层，一方面可以解决TFET工作电流较低的问题，一方面利用铁电薄膜具有的负电容特性放大表面势，进而获得电压的放大效应，提高器件的栅控能力。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。
图1为本发明在衬底上生长超晶格叠层示意图。
图2为本发明在超晶格叠层上形成第一侧墙示意图。
图3为本发明刻蚀超晶格叠层形成鳍片示意图。
图4为本发明去除第一侧墙、形成浅槽隔离区沿垂直鳍线方向的纵向剖面示意图。
图5为本发明在鳍片上形成伪栅沿垂直鳍线方向的纵向剖面示意图。
图6为本发明在伪栅两侧形成第二侧墙的俯视示意图。
图7A为本发明在伪栅两侧形成第二侧墙沿X线的剖面示意图、图7B为进行源漏刻蚀、图7C为外延生长源漏极、积淀隔离层沿X线的剖面示意图。
图8为本发明去除伪栅沿X线的剖面示意图。
图9为本发明纳米沟道释放沿Y线的剖面示意图。
图10为本发明形成高K介电层、铁电层沿Y线的剖面示意图。
图11为本发明形成金属栅沿X线的剖面示意图。
图12为本发明隧穿场效应晶体管沿Y线的剖面示意图。
具体实施方式
以下，将参照附图来描述本发明的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本发明的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
在本实施例中，提供一种用于制造TFET器件的方法。结合图1-12为本发明TFET器件环绕式栅极的制备工艺示意图，制备TFET器件100工艺包括：
如图1所述，提供衬底101，可为体硅(bulk silicon)。
衬底101是适合于形成一个或多个IC器件的半导体晶圆的部分，当采用体硅衬底，在体硅衬底中通过注入杂质，扩散，退火后形成高掺杂阱区，达到所需阱深。其中对P型TFET，上述高掺杂阱区为N阱，注入的杂质为n型杂质离子，比如磷(P)离子；其中对N型TFET，上述高掺杂阱区为p阱，注入的杂质为p型杂质离子，比如硼(B)离子。超晶格叠层外延过程中分别调控SiGe厚度和Si厚度，并调控Ge含量形成多组分的SiGe导电沟道。
去除体硅衬底表面的二氧化硅(SiO2)，并在体硅衬底上外延生长出多个周期的第一半导体201’/第二半导体202’的超晶格结构的叠层；超晶格结构中的每一层半导体厚度均在30纳米以下，最终生产出的厚度会直接决定纳米片沟道的高度以及静电性能。
其中对P型TFET，上述第一半导体201’/第二半导体202’超晶格为Si/SiGe叠层，对于N型TFET，上述第一半导体201’/第二半导体202’超晶格为SiGe/Si叠层。
如图2所述，采用自对准的侧墙转移(SIT)工艺形成纳米尺度第一侧墙301阵列，第一侧墙301为氮化硅(SiNX),具体形成过程为：在超晶格叠层上覆盖一层牺牲层302，牺牲层具体可为多晶硅(PolySi，p-si)或非晶硅(a-si)302，刻蚀掉部分牺牲层302，生成氮化硅(SiNx)层，再采用各向异性刻蚀，刻蚀掉剩余的牺牲层302，使其仅保留在超晶格叠层上多道周期性氮化硅(SiNx)第一侧墙(spacers)301，所述氮化硅(SiNx)第一侧墙301在光刻中起到硬掩膜(Hard Mask)的作用。
通过刻蚀工艺把外延生产的超晶格叠层做成多个周期分布的鳍片。通过反应离子刻蚀(RIE)，以第一侧墙301为掩膜进行刻蚀，形成带有超晶格叠层结构的鳍片。所述鳍片上部为超晶格叠层形成的导电沟道区，下部为衬底，形成如图3所示的鳍片。所述刻蚀工艺为干法刻蚀或湿法刻蚀，在一个实施例中可采用反应离子刻蚀。鳍片将用以形成一或多个n型场效晶体管以及/或p型场效晶体管的水平纳米片。尽管图3示出了一个鳍片，应能理解可使用任何合适数量与形态的鳍片。鳍片的高度大100nm-400nm，宽度大约为20-200nm。在此定义方向，X方向为鳍线方向，Y方向为垂直鳍线的方法。
如图4所示，在相邻的两个鳍之间设置浅沟槽隔离(shallow trench isolation,STI)区103，介电绝缘材料沉积邻近于鳍片以形成浅沟槽隔离区103。浅沟槽隔离区103可由合适的介电材料所形成，如二氧化硅(SiO2)、氮化硅(SiNx)等。浅沟槽隔离区103的作用是隔开相邻鳍片上的晶体管。浅沟槽隔离区103区使得超晶格叠层的最底层的第一半导体层201’露出。
如图5所示，在露出的鳍片上、与鳍线相垂直的方向(即Y方向)上形成伪栅(dummygate)106，可采用热氧化、化学气相沉积、溅射(sputtering)等工艺形成伪栅。伪栅横跨鳍上部的超晶格叠层，多个伪栅沿着鳍线方向周期性分布的。伪栅所使用的材料可以是多晶硅(PolySi，p-si)或非晶硅(a-si)。
如图6、7A所示，在伪栅106两侧、沿鳍线方向(即X方向)分别设置氮化硅(SiNx)第二侧墙107，在一个实施例中伪栅106两侧的第二侧墙厚度相同，如图6所示。图6中设置了X、Y两条虚线，X线为沿鳍线方向、鳍片的中心线，Y线为垂直鳍线方向、鳍片的中心线，后续的附图均是以X、Y两条线的剖面示意图。
在另一个实施例中，伪栅106两侧的第二侧墙厚度不同，靠近漏端的第二侧墙厚度大于靠近源端的第二侧墙厚度。利用这种underlap的器件结构可以提升漏端电阻，降低器件的泄露电流。
如图7B、7C所示，采用伪栅106作为掩膜，通过刻蚀工艺把沿X方向的、伪栅106之间鳍片全部清理干净，清理出来的空间用于外延生长源极108、漏极108’，可利用合适的方法如金属有机化学气相沉积、分子束外延、液相外延、气相外延、选择性外延成长(selectiveepitaxial growth,SEG)、类似方法或前述的组合形成源极、漏极区。对于P型TFET，源极108为N型掺杂，材料为SiGe中掺杂P(SiGe:P)，漏极108’为P型掺杂，材料为SiGe中掺杂硼(B)(SiGe:B)。对于N型TFET，源极108为P型掺杂，材料为Si中掺杂硼(B)(Si:B)，漏极108’为N型掺杂，材料为Si中掺杂磷(P)(Si:P)。
然后，如图7C所示，在源漏极108上沉积隔离层109，防止后续步骤中的栅极105与源漏极108短路，并对隔离层109进行化学机械抛光，使其平坦化。
如图8所示，通过刻蚀工艺，将前述的多晶硅(PolySi，p-si)或非晶硅(a-si)形成的伪栅刻106蚀掉，即去掉伪栅106。
如图9所示，选择性刻蚀超晶格叠层中的牺牲层，进行纳米片(nanosheet)沟道释放。对鳍片露出的导电沟道区部分进行处理，移除每层第一半导体层201’的大部分，第一半导体层201’即为牺牲层，剩余的第一半导体层201’形成支撑结构201，连接相邻的第二半导体形成的纳米片202。纳米片202宽度WNS范围为5-50nm，厚度TNS范围为3-20nm，支撑结构201高度HSC范围为5-30nm，宽度WSC范围为3-40nm。最底层的支撑结构201与衬底101相连接。
对于P型TFET，牺牲层为Si层，选择性移除选择性大部分Si层，保留SiGe层，剩余的Si层为相邻SiGe层的支撑结构，位于相邻SiGe层之间的中间位置，形成SiGe水平叠层+Si支撑结构为周期的堆栈的器件，支撑结构Si的宽度WSC小于纳米片SiGe的宽度WNS，从沿X方向看呈鱼骨状器件。选择性移除工艺中可使用相对于SiGe以较快的速率选择性地刻蚀Si的刻蚀剂。在一个实施例中，常规湿法工艺，各向同性腐蚀牺牲层进行纳米沟道释放，从而形成纳米片和支撑结构相结合的导电沟道。
对于N型TFET，牺牲层为SiGe层，选择性移除选择性大部分SiGe层，保留Si层，剩余的SiGe层为相邻Si层的支撑结构，位于相邻Si层之间的中间位置，形成Si水平叠层+SiGe支撑结构为周期的堆栈的器件，支撑结构SiGe的宽度WSC小于纳米片Si的宽度WNS，从沿X方向看呈鱼骨状器件。选择性移除工艺中可使用相对于Si以较快的速率选择性地刻蚀SiGe的刻蚀剂。在一个实施例中，常规湿法工艺，各向同性腐蚀牺牲层进行纳米沟道释放，从而形成纳米片和支撑结构相结合的导电沟道。
在一个实施例中，采用原子层刻蚀(ALE)工艺实现纳米沟道释放，用于精确控制支撑结构的宽度。
如图9所示，选择性移除部分第一半导体层形成的支撑结构201和第二半导体层202形成的纳米层片叠成，形成了纳米堆栈部102。
接着，如图10所示，沉积高K介质层104，使得高K介质层104环绕纳米堆栈部102表面，且覆盖隔离层及氮化硅(SiNx)侧墙表面107。高K介电层可具有高于约7.0的介电常数，可采用HfO2或Al2O3。
接着，如图10所示，在伪栅106清理出来的空间、高K介质层104外沉积铁电层110，在一个实施例中可采用原子层沉积技术沉积铁电层110，铁电层材料为SiHfZrO2、HfO或HfAlO。
在一个实施例中，在沉积铁电层110前先在高K介电层上先沉积一层金属层再沉积铁电层110，金属层形成MFMIS结构，可优化铁电层110与高K介电层的接触界面，提升器件性能。
在伪栅106清理出来的空间、铁电层110外沉积金属栅105，并进行对金属栅105进行化学机械抛光，使其平坦化。金属栅极105可为多层结构，金属栅105可采用金属铝(Al)或钨(W)。利用化学气相沉积、物理气相沉积等工艺形成金属栅。如图11中所示出，金属栅极填充了伪栅清理后的空间。
在一个实施例中，采用原子层沉积(ALD)工艺逐层沉积高K介电层104、铁电层110和金属栅105，形成垂直堆叠的水平多层纳米片202和支撑结构201。
上述即为制备完整的TFET的工艺流程，形成了如图12所示的TFET器件。由此可见，通过ALD工艺在纳米片和支撑结构上淀积铁电层材料，从而形成具有负电容特性的新结构TFET。
在一个实施例中，TFET可采用绝缘体上硅(silicon-on-insulator，SOI)作为衬底，直接在绝缘层SiO2上外延生长超晶格叠层，其余工艺流程与前述以体硅为衬底的TFET工艺流程大致相同，在此不再赘述。衬底替换为SOI衬底可以有效抑制TFET器件的衬底泄漏电流。
至此，提供了一种TFET结构，如图12所述，TFET器件100包括：其包括衬底101，衬底101上由第一半导体形成的支撑结构201和第二半导体形成的纳米片202堆叠形成的堆栈部102。纳米片202宽度WNS范围为5-50nm，厚度TNS范围为3-20nm，支撑结构201高度HSC范围为5-30nm，宽度WSC范围为3-40nm。
对于P型TFET，相邻SiGe纳米片的支撑结构为Si层，Si位于相邻SiGe纳米片之间的中间位置，形成SiGe水平纳米片+Si支撑结构为周期的堆栈的器件，支撑结构Si的宽度WSC小于纳米片SiGe的宽度WNS，从沿鳍线方向看呈鱼骨状器件。
对于N型TFET，相邻Si纳米片的支撑结构为SiGe层，SiGe位于相邻Si纳米片之间的中间位置，形成Si水平纳米片+SiGe支撑结构为周期的堆栈的器件，支撑结构SiGe的宽度WSC小于纳米片Si的宽度WNS，从沿鳍线方向看呈鱼骨状器件。
环绕式栅极，其环绕于纳米堆栈部102周围；环绕式栅极由内及外具体包括高K介电层104、铁电层110和金属栅105。高K介质层104环绕纳米堆栈部102表面，高K介电层可具有高于约7.0的介电常数，可采用HfO2或Al2O3；铁电层材料为SiHfZrO2、HfO或HfAlO。
金属栅极105可为多层结构，金属栅105可采用金属铝(Al)或钨(W)。
在一个实施例中，高K介电层104、铁电层110之间还包括一层金属层,形成MFMIS结构，优化铁电层110与高K介质层104接触界面，提升器件性能。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
本发明专利将TFET的设计结合了新结构Fishbone FET的结构以及具有负电容特性的铁电层，一方面可以解决TFET工作电流较低的问题，一方面利用铁电薄膜具有的负电容特性放大表面势，进而获得电压的放大效应，提高器件的栅控能力。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (32)
1.一种隧穿场效应晶体管，其特征在于：包括：
衬底；
纳米片堆栈部，其设置在所述衬底上，形成多个导电沟道且呈鱼骨状；纳米片堆栈部包括：纳米片形成的叠层及位于相邻纳米片之间的支撑结构，所述支撑结构是第一半导体形成的，所述纳米片是第二半导体形成的；所述纳米片的宽度大于支撑结构的宽度；
环绕式栅极，其环绕于纳米堆栈部周围；所述环绕式栅极包括铁电层；
掺杂类型相反的源极和漏极；
所述源极和漏极位于纳米片堆栈部沿X方向的两端，所述X方向为沿着鳍线方向鳍片的中心线方向。
2.根据权利要求1所述的隧穿场效应晶体管，其特征在于：所述源极为N型掺杂，所述漏极为P型掺杂。
3.根据权利要求1所述的隧穿场效应晶体管，其特征在于：所述源极为P型掺杂，所述漏极为N型掺杂。
4.根据权利要求1或2所述的隧穿场效应晶体管，其特征在于：其特征在于：所述源极材料为SiGe中掺杂P，所述漏极材料为SiGe中掺杂B。
5.根据权利要求1或3所述的隧穿场效应晶体管，其特征在于：其特征在于：所述源极材料为Si中掺杂B，所述漏极材料为Si中掺杂P。
6.根据权利要求1所述的隧穿场效应晶体管，其特征在于：所述第一半导体为Si，所述第二半导体为SiGe。
7.根据权利要求1所述的隧穿场效应晶体管，其特征在于：所述第一半导体为SiGe，所述第二半导体为Si。
8.根据权利要求1所述的隧穿场效应晶体管，其特征在于：所述环绕式栅极由内到外依次包括高K介质层、铁电层和金属栅。
9.根据权利要求6获取所述的隧穿场效应晶体管，其特征在于：所述环绕式栅极由内到外依次包括高K介质层、金属层、铁电层和金属栅。
10.根据权利要求1、6或7所述的隧穿场效应晶体管，其特征在于：所述铁电层材料为SiHfZrO2、HfO或HfAlO。
11.根据权利要求1所述的隧穿场效应晶体管，其特征在于：所述纳米片宽度范围为5～50nm，厚度范围为3～20nm。
12.根据权利要求1所述的隧穿场效应晶体管，其特征在于：所述支撑结构高度范围为5～30nm，宽度范围为3～40nm。
13.根据权利要求1所述的隧穿场效应晶体管，其特征在于：所述衬底为体硅或绝缘体上硅。
14.根据权利要求1所述的隧穿场效应晶体管，其特征在于：所述导电沟道长度范围为12～24nm。
15.根据权利要求8或9所述的隧穿场效应晶体管，其特征在于：所述高k介质层为HfO2或Al2O3。
16.根据权利要求8或9所述的隧穿场效应晶体管，其特征在于：所述金属栅为钨(W)或钴(Co)。
17.一种隧穿场效应晶体管的制备方法，其特征在于：包括如下步骤：
提供衬底；
在所述衬底上外延生长第一半导体、第二半导体的超晶格叠层；
刻蚀所述超晶格叠层，形成多个鳍片；
在所述鳍片上形成伪栅；
对所述鳍片进行源漏刻蚀，在源漏刻蚀清理出的空间外延生长掺杂类型相反的源极和漏极；
对所述鳍片上的第一半导体、第二半导体的超晶格叠层进行选择性移除形成多个导电沟道的纳米堆栈部，使得纳米堆栈部包括第二半导体形成的纳米片以及第一半导体形成的支撑结构，纳米片的宽度大于支撑结构的宽度，实现纳米片的沟道释放；
形成环绕式栅极，环绕于所述纳米堆栈部周围，所述环绕式栅极包括铁电层。
18.根据权利要求17所述的方法，其特征在于：形成多个鳍片步骤具体为：在所述超晶格叠层上设置第一侧墙；以第一侧墙为掩膜刻蚀所述超晶格叠层，形成多个鳍片。
19.根据权利要求17所述的方法，其特征在于：还包括形成浅沟槽隔离区，具体为：在相邻鳍片之间生成浅沟隔离区，使得多个导电沟道位于浅沟隔离区之上。
20.根据权利要求17所述的方法，其特征在于：形成环绕式栅极步骤具体为：形成源漏极后，刻蚀清理掉伪栅，在实现纳米片沟道释放后，在原伪栅位置积淀环绕式栅极。
21.根据权利要求17所述的方法，其特征在于：所述源极为N型掺杂，所述漏极为P型掺杂。
22.根据权利要求17所述的方法，其特征在于：所述源极为P型掺杂，所述漏极为N型掺杂。
23.根据权利要求17或21所述的方法，其特征在于：所述源极材料为SiGe中掺杂P，所述漏极材料为SiGe中掺杂B。
24.根据权利要求17或22所述的方法，其特征在于：其特征在于：所述源极材料为Si中掺杂B，所述漏极材料为Si中掺杂P。
25.根据权利要求17所述的方法，其特征在于：所述第一半导体为Si，所述第二半导体为SiGe。
26.根据权利要求17所述的方法，其特征在于：所述第一半导体为SiGe，所述第二半导体为Si。
27.根据权利要求17所述的方法，其特征在于：所述环绕式栅极由内到外依次包括高K介质层、铁电层和金属栅。
28.根据权利要求17所述的方法，其特征在于：所述环绕式栅极由内到外依次包括高K介质层、金属层、铁电层和金属栅。
29.根据权利要求17、27或28所述的方法，其特征在于：所述铁电层材料为SiHfZrO2、HfO或HfAlO。
30.根据权利要求17所述的方法，其特征在于：所述纳米片宽度范围为5～50nm，厚度范围为3～20nm。
31.根据权利要求17所述的方法，其特征在于：所述支撑结构高度范围为5～30nm，宽度范围为3～40nm。
32.一种半导体器件，其特征在于：其包括权利要求1～16中任一项所述的隧穿场效应晶体管。
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