CN113178488B - 一种半导体器件的制备方法及半导体器件 - Google Patents
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Abstract
本发明涉及一种半导体器件及其制备方法，半导体器件的纳米片堆栈部包括：纳米片形成的叠层及位于相邻纳米片之间的支撑结构，支撑结构是由第一半导体形成的，纳米片是由第二半导体形成的，支撑结构的宽度小于纳米片的宽度；环绕式栅极，其环绕于纳米堆栈部周围；本发明半导体器件在纳米片的沟道释放过程中保留了部分牺牲层作为器件支撑结构，可在基本不影响器件亚阈值特性的情况下，大幅增加驱动电流；可维持源漏施加应力，提升器件迁移率；减小器件制备复杂度和电学特性波动性；通过和衬底的连接可以增加导电沟道散热，改善自热效应；通过调节支撑结构的宽度和高度调节器件阈值，工艺上也低了高K介质层和金属栅极的填充要求，有利于实现多阈值调控。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种半导体器件制备方法及半导体器件。
背景技术
随着晶体管特征尺寸的不断微缩，传统的MOSFET器件经历了由平面结构到三维结构的转变，提升器件性能的同时降低短沟道效应带来的影响。目前主流的三维结构晶体管是FinFET。但是FinFET在5nm以下技术代面临巨大的挑战，而在最新发布的InternationalRoadmap for Devices and Systems(IRDS)中，纳米片环栅晶体管(Nanosheet-GAAFET)是3nm节点之后可以有效替代FinFET的关键器件，并且可以显著抑制短沟效应，提升器件的电流驱动性能。
目前，GAA stacked nanosheet FET的研究进展受到了学术界和产业界的广泛关注。不断更新的制备流程和关键工艺，以及优化后的器件结构是新型CMOS器件的热门研究方向。
GAA stacked nanosheet FET是在FinFET和Nanowire FET的基础上发展而来的一种具有环栅结构和水平纳米片(NS)作为导电沟道的新型器件。在栅极控制方面，环栅结构具有比FinFET器件结构更好的栅控能力，可以有效抑制器件的短沟道效应；在电流驱动方面，Nanosheet FET具有有效栅长可调，垂直水平方向可堆叠设计的优势，这可以显著增强器件的电流驱动性能。
Nanosheet FET的制备在一定程度上与主流FinFET的制备工艺流程兼容。但基于常规制备工艺形成的器件，存在源/漏应力施加困难、内侧墙制备工艺复杂、自热效应严重、阈值电压调节和CMOS电流匹配困难等技术挑战。
发明内容
针对上述技术问题，本发明提出了一种新型半导体器件及其制备方法，通过在堆叠纳米片器件增加支撑结构，可在基本不影响器件亚阈值特性的情况下，大幅增加驱动电流；可维持源漏施加应力，提升器件迁移率；可不采用复杂的内侧墙工艺，减小器件制备复杂度和电学特性波动性；同时，通过和衬底的连接可以增加导电沟道散热，改善自热效应；可以通过调节支撑结构的宽度和高度调节器件阈值，工艺上也降低了高K介质层和金属栅极的填充要求，有利于实现多阈值调控；而且，PMOS和NMOS可以分别使用SiGe和Si作为导电沟道提升工作电流。我们将上述器件命名为Fishbone FET。
本发明采用了如下技术方案：
一种半导体器件，其特征在于：包括：
衬底；
纳米片堆栈部，其设置在所述衬底上；其中，所述纳米片堆栈部包括：纳米片形成的叠层及位于相邻纳米片之间的支撑结构，所述支撑结构由第一半导体材料形成，所述纳米片由第二半导体材料形成；所述纳米片的宽度大于支撑结构的宽度；所述纳米片形成的叠层构成多个导电沟道；
环绕式栅极，其环绕于所述纳米堆栈部周围。
同时本发明还公开了一种半导体器件的制备方法，其特征在于：包括如下步骤：
提供衬底；
在所述衬底上外延生长由第一半导体、第二半导体交替层叠的超晶格叠层；
刻蚀所述超晶格叠层，形成多个鳍片；
在所述鳍片上形成伪栅；
对所述鳍片上的第一半导体、第二半导体的超晶格叠层进行选择性刻蚀形成纳米片堆栈部，使得纳米堆栈部包括第二半导体形成的纳米片叠层及位于相邻纳米片之间的第一半导体形成的支撑结构，纳米片的宽度大于支撑结构的宽度，实现纳米片的沟道释放，其中所述纳米片形成的叠层构成为多个导电沟道；
形成环绕式栅极，环绕于纳米堆栈部周围。
与现有技术相比，本发明具有以下有益的技术效果：
Fishbone FET器件制备流程兼容主流的Fin FET后栅工艺，在纳米片的沟道释放过程中保留了部分牺牲层作为Fishbone FET器件支撑结构，器件的支撑结构可以降低在较宽NS情况下高K介质和金属栅材料的填充要求；器件的支撑结构可以提供垂直方向的导电沟道，而且对于N型Fishbone FET中SiGe牺牲层中Ge含量的调控可以影响器件载流子的迁移率和电流；通过调控纳米片宽度WNS和支撑结构的高度HSC与宽度WSC可以在不损失有效栅宽的基础上对Fishbone FET器件的整体性能和栅控进行折中设计；可对PMOS和NMOS分别选择腐蚀Si层和SiGe层，PMOS形成SiGe水平叠层+Si支撑结构；NMOS形成Si水平叠层+SiGe支撑结构，降低CMOS的电流失配；通过支撑结构和底部衬底相连，提升器件的热传导，改善器件的自热效应；支撑结构的存在也可以改善器件的寄生沟道，从而提升器件的稳定性。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。
图1为本发明在衬底上生长超晶格叠层示意图。
图2为本发明在超晶格叠层上形成第一侧墙示意图。
图3为本发明刻蚀超晶格叠层形成鳍片示意图。
图4为本发明去除第一侧墙、形成浅槽隔离区沿垂直鳍线方向的纵向剖面示意图。
图5为本发明在鳍片上形成伪栅沿垂直鳍线方向的纵向剖面示意图。
图6为本发明在伪栅两侧形成第二侧墙的俯视示意图。
图7A为本发明在伪栅两侧形成第二侧墙沿X线的剖面示意图、图7B为进行源漏刻蚀、图7C为外延生长源漏极、积淀隔离层沿X线的剖面示意图。
图8为本发明去除伪栅沿X线的剖面示意图。
图9为本发明纳米沟道释放沿Y线的剖面示意图。
图10为本发明形成高K介电层沿Y线的剖面示意图。
图11为本发明形成金属栅沿X线的剖面示意图。
图12为本发明Fishbone FET器件沿Y线的剖面示意图。
具体实施方式
以下，将参照附图来描述本发明的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本发明的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
在本实施例中，提供一种用于制造Fishbone FET器件的方法。结合图1-12为本发明的Fishbone FET器件的制备工艺示意图，制备Fishbone FET器件100工艺包括：
如图1所述，提供衬底101，可为体硅(bulk silicon)。
衬底101是适合于形成一个或多个IC器件的半导体晶圆的部分，当采用体硅衬底，在体硅衬底中通过注入杂质，扩散，退火后形成高掺杂阱区，达到所需阱深。其中对P型Fishbone FET，上述高掺杂阱区为N阱，注入的杂质为n型杂质离子，比如磷(P)离子；其中对N型Fishbone FET，上述高掺杂阱区为p阱，注入的杂质为p型杂质离子，比如硼(B)离子。超晶格叠层外延过程中分别调控SiGe厚度和Si厚度，并调控Ge含量形成多组分的SiGe导电沟道。
去除体硅衬底表面的二氧化硅(SiO2)，并在体硅衬底上外延生长出多个周期的第一半导体201’/第二半导体202’的超晶格结构的叠层；超晶格结构中的每一层半导体厚度均在30纳米以下，最终生产出的厚度会直接决定纳米片沟道的高度以及静电性能。
其中对P型Fishbone FET，上述第一半导体201’/第二半导体202’超晶格为Si/SiGe叠层，对于N型Fishbone FET，上述第一半导体201’/第二半导体202’超晶格为SiGe/Si叠层。
如图2所述，采用自对准的侧墙转移(SIT)工艺形成纳米尺度第一侧墙301阵列，第一侧墙301为氮化硅(SiNX),具体形成过程为：在超晶格叠层上覆盖一层牺牲层302，牺牲层302具体可为多晶硅(PolySi，p-si)或非晶硅(a-si)，刻蚀掉部分牺牲层302，积淀氮化硅(SiNx)层，再采用各向异性刻蚀，刻蚀掉剩余的牺牲层302，使其仅保留在超晶格叠层上多道周期性氮化硅(SiNx)第一侧墙(spacers)301，所述氮化硅(SiNx)第一侧墙301在光刻中起到硬掩膜(Hard Mask)的作用。
通过刻蚀工艺把外延生长的超晶格叠层做成多个周期分布的鳍片。以第一侧墙301为掩膜进行刻蚀，形成带有超晶格叠层结构的鳍片。所述鳍片上部为超晶格叠层形成的导电沟道区，下部为衬底，形成如图3所示的鳍片。所述刻蚀工艺为干法刻蚀或湿法刻蚀，在一个实施例中可采用反应离子刻蚀(RIE)。鳍片将用以形成一或多个n型场效晶体管以及/或p型场效晶体管的水平纳米片。尽管图3示出了一个鳍片，应能理解可使用任何合适数量与形态的鳍片。鳍片的高度大约100nm-400nm，宽度大约为20-200nm。在此定义方向，X方向为鳍线方向，Y方向为垂直鳍线的方法。
如图4所示，在相邻的两个鳍之间设置浅槽隔离(shallow trench isolation,STI)区103，介电绝缘材料沉积邻近于鳍片以形成浅沟槽隔离区103。浅沟槽隔离区103可由合适的介电材料所形成，如二氧化硅(SiO2)、氮化硅(SiNx)等。浅沟槽隔离区103的作用是隔开相邻鳍片上的晶体管。浅沟槽隔离区103区使得超晶格叠层的最底层的第一半导体层201’露出。
如图5所示，在露出的鳍片上、与鳍线相垂直的方向(即Y方向)上形成伪栅(dummygate)106，可采用热氧化、化学气相沉积、溅射(sputtering)等工艺形成伪栅106。伪栅106横跨鳍上部的超晶格叠层，多个伪栅沿着鳍线方向周期性分布的。伪栅106所使用的材料可以是多晶硅(PolySi，p-si)或非晶硅(a-si)。
如图6、7A所示，在伪栅106两侧、沿鳍线方向(即X方向)分别设置氮化硅(SiNx)第二侧墙107，两侧的第二侧墙厚度相同。图6中设置了X、Y两条虚线，X线为沿鳍线方向、鳍片的中心线，Y线为垂直鳍线方向、鳍片的中心线，后续的附图均是以X、Y两条线的剖面示意图。
如图7B、7C所示，采用伪栅106、第二侧墙107作为掩膜，通过刻蚀工艺对鳍片进行刻蚀，清理出来的空间用于外延生长源漏极108，可利用合适的方法如金属有机化学气相沉积、分子束外延、液相外延、气相外延、选择性外延成长(selective epitaxial growth,SEG)、类似方法或前述的组合形成源极/漏极区。对于P型Fishbone FET，源漏极材料为硼(B)掺杂SiGe(SiGe:B)，对于N型Fishbone FET，源漏极材料为磷(P)掺杂硅(Si)(Si:P)，源漏极108的高度与超晶格叠层的高度相平。
然后，如图7C所示，在源漏极108上沉积隔离层109，防止后续步骤中的栅极105与源漏极108短路，并对隔离层109进行化学机械抛光，使其平坦化。
如图8所示，通过刻蚀工艺，将前述的多晶硅(PolySi，p-si)或非晶硅(a-si)形成的伪栅刻106蚀掉，即去掉伪栅106。
如图9所示，选择性刻蚀超晶格叠层中的牺牲层，进行纳米片(nanosheet)沟道释放。对鳍片露出的导电沟道区部分进行处理，移除每层第一半导体层201’的大部分，第一半导体层201’即为牺牲层，剩余的第一半导体层201’形成支撑结构201，连接相邻的第二半导体形成的纳米片202。纳米片202宽度WNS范围为5-50nm，厚度TNS范围为3-20nm，支撑结构201高度HSC范围为5-30nm，宽度WSC范围为3-40nm。最底层的支撑结构201与衬底101相连接。
对于P型Fishbone FET，牺牲层为Si层，选择性移除选择性大部分Si层，保留SiGe层，剩余的Si层为相邻SiGe层的支撑结构，位于相邻SiGe层之间的中间位置，形成SiGe水平叠层+Si支撑结构为周期的堆栈的器件，支撑结构Si的宽度WSC小于纳米片SiGe的宽度WNS，从沿X方向看呈鱼骨状器件。选择性移除工艺中可使用相对于SiGe以较快的速率选择性地刻蚀Si的刻蚀剂。在一个实施例中，常规湿法工艺，各向同性腐蚀牺牲层进行纳米沟道释放，从而形成纳米片和支撑结构相结合的导电沟道。
对于N型Fishbone FET，牺牲层为SiGe层，选择性移除选择性大部分SiGe层，保留Si层，剩余的SiGe层为相邻Si层的支撑结构，位于相邻Si层之间的中间位置，形成Si水平叠层+SiGe支撑结构为周期的堆栈的器件，支撑结构SiGe的宽度WSC小于纳米片Si的宽度WNS，从沿X方向看呈鱼骨状器件。选择性移除工艺中可使用相对于Si以较快的速率选择性地刻蚀SiGe的刻蚀剂。在一个实施例中，常规湿法工艺，各向同性腐蚀牺牲层进行纳米沟道释放，从而形成纳米片和支撑结构相结合的导电沟道。
在一个实施例中，采用原子层刻蚀(ALE)工艺实现纳米沟道释放，用于精确控制支撑结构的宽度。
如图9所示，选择性移除部分第一半导体层201’形成的支撑结构201和第二半导体层202’形成的纳米层片202叠层，形成了纳米堆栈部102。
接着，如图10所示，沉积高K介质层104，使得高K介质层104环绕纳米堆栈部102表面，且覆盖隔离层及氮化硅(SiNx)侧墙表面107。高K介电层可具有高于约7.0的介电常数，可采用HfO2或Al2O3。
接着，如图11所示，在伪栅106清理出来的空间、高K介质层104外沉积金属栅105，并进行对金属栅105进行化学机械抛光，使其平坦化。金属栅105可为多层结构，金属栅105可采用金属铝(Al)或钨(W)。利用化学气相沉积、物理气相沉积等工艺形成含金属栅。如图11中所示出，金属栅极填充了伪栅清理后的空间。
在一个实施例中，采用原子层沉积(ALD)工艺逐层沉积高K介电层104和金属栅105，其中包括界面氧化层(IL)、栅介质HfO2、阻隔层TiN/TaN、以及栅极金属(NMOS TiaAlC；PMOS TiN)，形成垂直堆叠的水平多层纳米片202和支撑结构201。
上述即为制备完整的Fishbone FET的工艺流程，形成了如图12所示的FishboneFET器件。由此可见，支撑结构的存在简化了NS之间的高K介质和栅级金属的填充工艺，且可以利用支撑结构部分抑制底部寄生沟道的形成。
在一个实施例中，Fishbone FET可采用绝缘体上硅(silicon-on-insulator，SOI)作为衬底，直接在绝缘层SiO2上外延生长超晶格叠层，其余工艺流程与前述以体硅为衬底的Fishbone FET工艺流程相同，在此不再赘述。衬底101由体硅替换为SOI衬底可以有效抑制器件的衬底泄漏电流。
至此，提供了一种Fishbone FET器件结构，如图12所述，Fishbone FET器件100包括：其包括衬底101，衬底101上由第一半导体形成的支撑结构201和第二半导体形成的纳米片202堆叠形成的堆栈部102。纳米片202宽度WNS范围为5-50nm，厚度TNS范围为3-20nm，支撑结构201高度HSC范围为5-30nm，宽度WSC范围为3-40nm。
对于P型Fishbone FET，相邻SiGe纳米片的支撑结构为Si层，Si位于相邻SiGe纳米片之间的中间位置，形成SiGe水平纳米片+Si支撑结构为周期的堆栈的器件，纳米片SiGe的宽度WNS大于支撑结构Si的宽度WSC，从沿鳍线方向看呈鱼骨状器件。
对于N型Fishbone FET，相邻Si纳米片的支撑结构为SiGe层，SiGe位于相邻Si纳米片之间的中间位置，形成Si水平纳米片+SiGe支撑结构为周期的堆栈的器件，纳米片Si的宽度WNS大于支撑结构SiGe的宽度WSC，从沿鳍线方向(即X方向)看呈鱼骨状器件。
环绕式栅极，其环绕于纳米堆栈部102周围；环绕式栅极由内及外具体包括高K介电层104和金属栅105。高K介质层环绕纳米堆栈部102表面，高K介电层可具有高于约7.0的介电常数，可采用HfO2或Al2O3。
金属栅105位于高K介电质层104外，金属栅极105可为多层结构，金属栅105可采用金属铝(Al)或钨(W)。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
Fishbone FET器件制备流程兼容主流的Fin FET后栅工艺，在纳米片的沟道释放过程中保留了部分牺牲层作为Fishbone FET器件支撑结构，器件的支撑结构可以降低在较宽NS情况下高K介质和金属栅材料的填充要求；器件的支撑结构可以提供垂直方向的导电沟道，而且对于N型Fishbone FET中SiGe牺牲层中Ge含量的调控可以影响器件载流子的迁移率和电流；通过调控纳米片宽度WNS和支撑结构的高度HSC与宽度WSC可以在不损失有效栅宽的基础上对Fishbone FET器件的整体性能和栅控进行折中设计；可对PMOS和NMOS分别选择腐蚀Si层和SiGe层，PMOS形成SiGe水平叠层+Si支撑结构；NMOS形成Si水平叠层+SiGe支撑结构，降低CMOS的电流失配；通过支撑结构和底部衬底相连，提升器件的热传导，改善器件的自热效应；支撑结构的存在也可以改善器件的寄生沟道，从而提升器件的稳定性。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (19)
1.一种半导体器件，其特征在于：包括：
衬底；
纳米片堆栈部，其设置在所述衬底上；
其中，所述纳米片堆栈部包括：纳米片形成的叠层及位于相邻纳米片之间的支撑结构，所述支撑结构由第一半导体材料形成，所述纳米片由第二半导体材料形成；所述纳米片的宽度大于支撑结构的宽度；所述纳米片与支撑结构共同构成多个叠层导电沟道，并且纳米片与支撑结构均与源漏区直接接触；
环绕式栅极，环绕于纳米堆栈部周围，环绕式栅极由内到外依次包括高K介质层和金属栅，其中环绕式栅极位于相邻所述纳米片之间的部分，其纵向切面形成高K介质层-金属栅-高K介质层的结构，其横向切面围绕支撑结构外周由外至内构成金属栅-高K介质层的结构。
2.根据权利要求1所述的半导体器件，其特征在于：所述第一半导体为Si，所述第二半导体为SiGe。
3.根据权利要求1所述的半导体器件，其特征在于：所述第一半导体为SiGe，所述第二半导体为Si。
4.根据权利要求1所述的半导体器件，其特征在于：所述纳米片宽度范围为5-50nm，厚度范围为3-20nm。
5.根据权利要求1所述的半导体器件，其特征在于：支撑结构高度范围为5-30nm，宽度范围为3-40nm。
6.根据权利要求1所述的半导体器件，其特征在于：所述衬底为体硅或绝缘体上硅。
7.根据权利要求1所述的半导体器件，其特征在于：所述导电沟道长度范围为12-24nm。
8.根据权利要求1所述的半导体器件，其特征在于：所述高K介质层为HfO2或Al2O3。
9.根据权利要求1所述的半导体器件，其特征在于：所述金属栅为钨(W)或钴(Co)。
10.一种半导体器件的制备方法，其特征在于：包括如下步骤：提供衬底；在所述衬底上外延生长由第一半导体、第二半导体交替层叠的超晶格叠层；刻蚀所述超晶格叠层，形成多个鳍片；在所述鳍片上形成伪栅；对所述鳍片上的第一半导体、第二半导体的超晶格叠层进行选择性刻蚀形成纳米片堆栈部，使得纳米堆栈部包括第二半导体形成的纳米片叠层及位于相邻纳米片之间的第一半导体形成的支撑结构，纳米片的宽度大于支撑结构的宽度，实现纳米片的沟道释放，其中所述纳米片与支撑结构共同构成多个叠层导电沟道，并且纳米片与支撑结构均与源漏区直接接触；形成环绕式栅极，环绕式栅极，环绕于纳米堆栈部周围，环绕式栅极由内到外依次包括高K介质层和金属栅，其中环绕式栅极位于相邻所述纳米片之间的部分，其纵向切面形成高K介质层-金属栅-高K介质层的结构，其横向切面围绕支撑结构外周由外至内构成金属栅-高K介质层的结构。
11.根据权利要求10所述的方法，其特征在于：在垂直鳍片方向，部分横向腐蚀第一半导体层，形成纳米片间的支撑结构。
12.根据权利要求10所述的方法，其特征在于：所述形成多个鳍片步骤具体为：在所述超晶格叠层上设置第一侧墙；以所述第一侧墙为掩膜刻蚀所述超晶格叠层，形成所述多个鳍片。
13.根据权利要求11所述的方法，其特征在于：还包括形成浅沟槽隔离区，具体为：在相邻鳍片之间生成浅沟槽隔离区，使得所述多个导电沟道位于浅沟槽隔离区之上。
14.根据权利要求12所述的方法，其特征在于：还包括形成源漏极，具体为：刻蚀掉相邻伪栅之间的鳍片结构以形成源极、漏极生长空间；在所述生长空间外延生长源漏极，源漏极与纳米片与支撑结构叠层导电沟道直接接触；并在源漏极上淀积隔离层。
15.根据权利要求13所述的方法，其特征在于：形成所述环绕式栅极步骤具体为：形成源漏极后，刻蚀清理掉伪栅，在实现纳米片沟道释放后，在原伪栅位置积淀栅极。
16.根据权利要求10所述的方法，其特征在于：所述第一半导体为Si，所述第二半导体为SiGe。
17.根据权利要求10所述的方法，其特征在于：所述第一半导体为SiGe，所述第二半导体为Si。
18.根据权利要求10所述的方法，其特征在于：所述纳米片宽度范围为5-50nm，厚度范围为3-20nm。
19.根据权利要求10所述的方法，其特征在于：所述支撑结构高度范围为5-30nm，宽度范围为3-40nm。
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