CN115172274A - 一种异质混合沟道结构半导体器件的制备方法 - Google Patents
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Abstract
本发明涉及一种异质混合沟道结构半导体器件的制备方法，在浅沟槽隔离(STI)形成之后，采用湿法/干法刻蚀工艺来精确控制Si纳米片与SiGe牺牲层(或SiGe纳米片与Si牺牲层)的沟道释放程度，形成Si纳米片与SiGe支撑层(或SiGe纳米片与Si支撑层)的异质混合沟道结构，并形成兼容主流后栅工艺的晶体管制造方法。其中，包裹式侧墙结构与单一高K金属栅功函数层工艺可有效地简化纳米片环栅晶体管的制备工艺。而且，异质混合沟道结构半导体器件的制造方法可有效平衡N型与P型器件的电学特性。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种异质混合沟道结构半导体器件的制造方法。
背景技术
随着晶体管特征尺寸的不断微缩，传统的MOSFET器件经历了由平面结构到三维结构的转变，在提升器件性能的同时降低短沟道效应带来的影响。目前主流的三维结构晶体管是FinFET。但是FinFET在5nm以下技术代面临着许多挑战，而在最新发布的International Roadmap for Devices and Systems(IRDS)中，纳米片环栅晶体管(Nanosheet-GAAFET)是3nm节点之后可以有效替代FinFET的关键器件，并且可以显著抑制短沟效应，提升器件的电流驱动性能。
目前，堆叠纳米片GAAFET的研究受到了学术界和产业界的广泛关注。不断更新的制备流程、关键工艺，以及优化的器件结构成为了新型CMOS器件的热门研究方向
堆叠纳米片GAAFET是在FinFET和Nanowire-GAAFET的基础上发展而来的一种具有环栅结构和水平纳米片(NS)作为导电沟道的新型器件。在栅极控制方面，环栅结构具有比FinFET器件结构更好的栅控能力，可以有效抑制器件的短沟道效应；在电流驱动方面，Nanosheet-GAAFET具有纳米片宽度可调，水平方向垂直堆叠的设计优势，这可以显著增强器件的电流驱动性能。
Nanosheet-GAAFET的制备在一定程度上与主流FinFET的制备工艺兼容。但基于常规制备工艺形成的器件，存在源/漏应力施加困难、内侧墙制备工艺复杂、自热效应严重、阈值电压调控和CMOS电流匹配困难等技术挑战。
为了满足高性能集成电路的发展，纳米片环栅晶体管需要进一步增加器件的驱动特性，且保证N型和P型器件的电学特性失配较小。目前，TreeFETs与Fishbone FETs沟道结构可有效提升晶体管的驱动电流，但二者相应的器件制造方法还未成熟。TreeFETs利用纳米片间的垂直沟道增加导电沟道的有效栅宽，从而增加器件驱动电流，但制备工艺不成熟。兼容主流后栅工艺的Fishbone FETs【1】具有垂直沟道，且底部垂直沟道与衬底连接，进一步增加了导电沟道的有效栅宽，器件驱动电流增大，但Fishbone FETs在假栅去除之后采用纳米片沟道释放工艺存在湿法/干法刻蚀空间小，且难以精确控制沟道牺牲层释放深度的问题。
【1】：张青竹，殷华湘，曹磊等.一种半导体器件的制备方法及半导体器件：申请号为CN202110232775.1。
发明内容
针对上述技术问题，本发明提出了一种异质混合沟道结构半导体器件的制备方法，在浅沟槽隔离(STI)形成之后，采用湿法/干法刻蚀工艺来精确控制Si纳米片与SiGe牺牲层(或SiGe纳米片与Si牺牲层)的沟道释放程度，形成Si纳米片与SiGe支撑层(或SiGe纳米片与Si支撑层)的异质混合沟道结构，并形成兼容主流后栅工艺的晶体管制造方法。其中，包裹式侧墙结构与单一高K金属栅功函数层工艺可有效地简化纳米片环栅晶体管的制备工艺。而且，异质混合沟道结构半导体器件的制造方法可有效平衡N型与P型器件的电学特性。
本发明采用了如下技术方案：
一种异质混合沟道结构半导体器件的制造方法，其特征在于：包括如下步骤：
提供衬底，并进行衬底掺杂；
在衬底上外延生长第一半导体、第二半导体的超晶格叠层；
刻蚀超晶格叠层，形成多个鳍片；
对鳍片上的第一半导体、第二半导体的超晶格叠层进行选择性部分移除形成多个导电沟道的纳米堆栈部，使得纳米堆栈部包括第二半导体形成的纳米片以及第一半导体形成的支撑结构，纳米片的宽度大于支撑结构的宽度，实现纳米片沟道的部分精确释放，同时形成异质混合沟道；
形成异质混合沟道的保护层；
在鳍片上形成假栅；在假栅两侧形成包裹式侧墙；
在鳍片两侧形成源漏极；
去除假栅；
形成环绕式栅极，环绕于纳米堆栈部周围。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。
图1为在衬底上生长超晶格沿垂直鳍线方向的纵向剖面示意图。
图2为在侧墙转移在超晶格上形成第一侧墙沿垂直鳍线方向的纵向剖面示意图。
图3为刻蚀超晶格结构形成鳍片沿垂直鳍线方向的纵向剖面示意图。
图4为形成浅槽隔离区沿垂直鳍线方向的纵向剖面示意图。
图5为纳米片沟道部分释放，并去除第一侧墙沿垂直鳍线方向的纵向剖面图。
图6为形成异质混合沟道薄氧化保护层的示意图。
图7为形成假栅的示意图。
图8A为在假栅两侧淀积并刻蚀形成包裹式第二侧墙的俯视示意图，图8B为在假栅两侧淀积并刻蚀形成包裹式第二侧墙沿X-X方向的剖面图，图8C为沿包裹式第二侧墙沿Y-Y方向的纵向剖面图。
图9为刻蚀源漏区、生长源漏极的示意图。
图10为形成隔离层、去除假栅沿X-X方向的剖面图。
图11为形成高K介质层沿Y-Y、X-X方向的剖面图。
图12为Fishbone FET器件形成金属栅沿Y-Y、X-X方向的剖面图。
具体实施方式
以下，将参照附图来描述本发明的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本发明的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本发明的概念。
在附图中示出了根据本发明实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本发明的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
在本实施例中，提供一种用于制造Fishbone FET器件的方法。结合图1-12为本发明的一种具有异质混合沟道结构的Fishbone FET器件的制备工艺示意图，制备FishboneFET器件100工艺包括：
如图1所述，提供衬底101，可为体硅(bulk silicon)。
衬底101是适合于形成一个或多个IC器件的半导体晶圆的部分，当采用体硅衬底，在体硅衬底中通过注入杂质，扩散，退火后形成高掺杂阱区，达到所需阱深。其中对P型Fishbone FET，上述高掺杂阱区为N阱，注入的杂质为n型杂质离子，比如磷(P)离子；其中对N型Fishbone FET，上述高掺杂阱区为P阱，注入的杂质为p型杂质离子，比如硼(B)离子。
去除体硅衬底表面的二氧化硅(SiO2)，并在体硅衬底上外延生长出多个周期的第一半导体201’/第二半导体202’的超晶格结构的叠层；每一层半导体厚度会直接决定纳米片沟道的高度以及静电性能，调控SiGe层厚度为5-50nm，Si层厚度为1-50nm，交替外延SiGe和Si叠层周期范围为1-10个周期。
如图2所述，采用自对准的侧墙转移(SIT)工艺形成纳米尺度第一侧墙301阵列，第一侧墙301为氮化硅(SiNX),具体形成过程为：在超晶格叠层上覆盖一层牺牲层302，牺牲层具体可为多晶硅(PolySi，p-si)或非晶硅(a-si)302，刻蚀掉部分牺牲层302，生成氮化硅(SiNx)层，再采用各向异性刻蚀，刻蚀掉剩余的牺牲层302，使其仅保留在超晶格叠层上多道周期性氮化硅(SiNx)第一侧墙(spacers)301，所述氮化硅(SiNx)第一侧墙301在光刻中起到硬掩膜(Hard Mask)的作用。本发明中侧墙的材料还可采用氧化硅(SiOX)。
通过刻蚀工艺将外延超晶格叠层刻蚀形成多个周期分布的鳍片(Fin)。通过反应离子刻蚀(RIE)，以第一侧墙301为掩膜进行刻蚀，形成带有超晶格叠层结构的鳍片。所述鳍片上部为超晶格叠层形成的导电沟道区，下部为衬底，形成如图3所示的鳍片。所述刻蚀工艺为干法刻蚀，在一个实施例中可采用反应离子刻蚀。鳍片将用以形成一或多个n型场效晶体管以及/或p型场效晶体管的水平纳米片。尽管图3示出了一个鳍片，应能理解可使用任何合适数量与形态的鳍片。鳍片的高度为SiGe/Si叠层高度与浅沟槽隔离(STI)深度之和，鳍片的宽度大约为3-100nm。
如图4所示，在相邻的两个鳍之间设置浅沟槽隔离(shallow trench isolation,STI)区103，在鳍片间沉积介质绝缘材料以形成浅沟槽隔离区103。浅沟槽隔离区103可由绝缘的介电材料所形成，低温沉积介质HARP或FCVD，在介质CMP后进行低温退火，然后回刻至最底层的第一半导体层201’，并采用湿法选择性腐蚀去除鳍片刻蚀中的第一侧墙301。浅沟槽隔离区103的作用是隔开相邻鳍片上的晶体管。浅沟槽隔离区103区使得超晶格叠层的最底层的第一半导体层201’露出，STI厚度为10-200nm。
接着利用湿法/干法刻蚀工艺各向同性腐蚀牺牲层进行纳米沟道释放，选择性部分刻蚀超晶格叠层中的牺牲层，进行纳米片(nanosheet)沟道释放。对鳍片露出的导电沟道区部分进行处理，移除每层第一半导体层201’的大部分，第一半导体层201’即为牺牲层，剩余的第一半导体层201’形成支撑结构201，连接相邻的第二半导体形成的纳米片202。纳米片202宽度WNS范围为3-100nm，厚度TNS范围为1-50nm，支撑结构201高度HSC范围为5-50nm，宽度WSC范围为2-50nm，最底层的支撑结构201与衬底101相连接。从而形成纳米片202和支撑结构201相结合的异质混合沟道结构，参见图5。
对于Fishbone FET，牺牲层为SiGe层，选择性移除选择性大部分SiGe层，保留Si层，剩余的SiGe层为相邻Si层的支撑结构，位于相邻Si层之间的中间位置，形成Si水平叠层+SiGe支撑结构为周期的堆栈的器件，支撑结构SiGe的宽度WSC小于纳米片Si的宽度WNS，从沿Y-Y方向看呈鱼骨状器件。选择性移除工艺中可使用相对于Si以较高的选择比(例：1:100)精确地刻蚀SiGe的刻蚀剂。在一个实施例中，常规湿法工艺，各向同性腐蚀牺牲层进行纳米沟道释放。
在一个实施例中，采用原子层刻蚀(ALE)工艺实现纳米片沟道释放，用于精确控制支撑结构的宽度。
选择性移除部分第一半导体层形成的支撑结构201和第二半导体层202形成的纳米层片叠层，形成了纳米堆栈部102。
接着，如图6所示，沉积IL(inter layer)氧化层104，使得IL(inter layer)氧化层104环绕纳米堆栈部102表面。采用ALD或O3氧化形成一层薄氧化层保护异质混合沟道。
如图7所示，在露出的鳍片上、与鳍线相垂直的方向(即Y方向)上形成假栅(dummygate)106，可采用热氧化、化学气相沉积、溅射(sputtering)等工艺形成假栅。假栅横跨鳍上部的超晶格叠层，多个假栅沿着鳍线方向周期性分布的。假栅106所使用的材料可以是多晶硅(PolySi，p-si)或非晶硅(a-si)。
在此定义器件方向，如图8所示，图8A为器件的俯视图，并定义了X-X、Y-Y、Y1-Y1方向，其中X-X线为沿鳍线方向、鳍片的中心线，Y-Y线为垂直鳍线方向、鳍片的中心线，Y1-Y1线为垂直鳍线方向、第二侧墙107的中心线，后续的附图均是以X-X、Y-Y两条线的纵向剖面示意图。图8B为沿X-X线的器件纵向剖面图，图8C为沿Y1-Y1线的纵向剖面图。如图8A、图8B所示，在假栅106两侧、沿鳍线方向(即X-X方向)分别设置第二侧墙107，形成环绕沟道结构的包裹式侧墙，厚度为1-100nm。第二侧墙107可采用SiNX、SiO2、a-C、掺杂SiNX、掺杂SiO2、有机物等材料。
图8B为器件沿X-X方向的剖面图，沿C-C’方向的剖面图如图8C所示。
如图9所示，采用假栅106和第二侧墙107作为掩膜，通过刻蚀工艺把沿X-X方向的、假栅106之间鳍片刻蚀至体硅衬底101，清理出来的空间用于外延生长源漏极108，可利用合适的方法如金属有机化学气相沉积、液相外延、气相外延、选择性外延成长(selectiveepitaxial growth,SEG)、类似方法或前述的组合形成源极/漏极区。对于P型FishboneFET，源漏极材料为硼(B)掺杂SiGe(SiGe:B)，对于N型Fishbone FET，源漏极材料为磷(P)掺杂硅(Si)(Si:P)，源漏极的高度相对超晶格叠层的高度为0-50nm。
接下来，如图10所示，在源漏极108上沉积隔离层109，防止后续步骤中的栅极105与源漏极108短路，并对隔离层109进行化学机械抛光，利用CMP使其平坦化减薄至与假栅层相平齐。
如图10所示，可采用TMAH溶液将前述的多晶硅(PolySi，p-si)或非晶硅(a-si)形成的假栅106腐蚀掉，即去掉假栅106。
接着，如图11所示，先减薄并优化栅极IL氧化层104，然后沉积高K介质层110，使得高K介质层110环绕纳米堆栈部102表面，且覆盖隔离层及氮化硅(SiNx)侧墙表面107。高K介质层可具有高于约6.0的介电常数，可采用HfO2、HfSiOx、HfON、HfSiON、HfAlOx、HfLaOx、Al2O3、ZrO2、ZrSiOx、Ta2O5或La2O3的一种或几种组合。
接着，在假栅106所形成的空间、高K介质层外沉积金属栅105，形成多层高K/金属栅结构。金属栅包含覆盖层、阻挡层、功函数层、填充层多层结构。可通过选择光刻和腐蚀形成不同有效功函数的膜层结构，以调控器件阈值。一般利用化学气相沉积、物理气相沉积等工艺形成金属栅。所述金属栅材料为TaC、TaN、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTax、NiTax，MoNx、TiSiN、TiCN、TaAlC、TiAl、TiAlC、TiAlN、PtSix、Ni3Si、Pt、Ru、Ir、Mo、Ti、Al、W、Co、Cr、Au、Cu、Ag、HfRu或RuOx的一种或几种的组合。如图11中所示出，金属栅极填充了假栅层106去除后的空间。其后进行对多层高K/金属栅结构进行化学机械抛光，使其平坦化，并去除暴露于假栅空间之外隔离介质层表面的多余多层高K/金属栅材料，形成高K介质层110、金属栅105，其中二者填充在原第一半导体层201’的空间形成了环栅结构。
在一个实施例中，采用原子层沉积(ALD)工艺逐层沉积金属栅105，包括阻隔层TiN/TaN、以及栅极金属功函数层(TiAlC/TiN)，然后淀积栅极金属W/Al，形成垂直堆叠的水平多层纳米片202和支撑结构201异质混合沟道的器件。
如图12所示，接着沉积隔离层109进行接触孔光刻与刻蚀，沉积孔硅化物114，引出接触电极。
上述即为制备完整的Fishbone FET的工艺流程，形成了如图12所示的FishboneFET器件。由此可见，支撑结构的存在简化了NS之间的高K介质和栅极金属层的填充工艺，并且SiGe支撑结构的存在有利于提升P型器件性能，从而采用一种金属功函数层的沉积也可以有效平衡Fishbone FET性能，有利于设计更高密度的CMOS集成电路。
上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：
本发明提出了一种异质混合沟道结构半导体器件的制备方法，在浅沟槽隔离(STI)形成之后，采用湿法/干法刻蚀工艺来精确控制Si纳米片与SiGe牺牲层(或SiGe纳米片与Si牺牲层)的沟道释放程度，形成Si纳米片与SiGe支撑层(或SiGe纳米片与Si支撑层)的异质混合沟道结构，并形成兼容主流后栅工艺的晶体管制造方法。其中，包裹式侧墙结构与单一高K金属栅功函数层工艺可有效地简化纳米片环栅晶体管的制备工艺。这使得栅控特性好、驱动能力强、N型和P型器件特性平衡、且Fishbone FETs沟道可精确刻蚀的新型异质混合沟道结构半导体器件的制造方法有利于促进高性能集成电路持续发展。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (13)
1.一种异质混合沟道结构半导体器件的制造方法，其特征在于：包括如下步骤：
提供衬底，并进行衬底掺杂；
在衬底上外延生长第一半导体、第二半导体的超晶格叠层；
刻蚀超晶格叠层，形成多个鳍片；
对鳍片上的第一半导体、第二半导体的超晶格叠层进行选择性部分移除形成多个导电沟道的纳米堆栈部，使得纳米堆栈部包括第二半导体形成的纳米片以及第一半导体形成的支撑结构，纳米片的宽度大于支撑结构的宽度，实现纳米片沟道的部分精确释放，同时形成异质混合沟道；
形成异质混合沟道的保护层；
在鳍片上形成假栅；在假栅两侧形成包裹式侧墙；
在鳍片两侧形成源漏极；
去除假栅；
形成环绕式栅极，环绕于纳米堆栈部周围。
2.根据权利要求1所述的方法，其特征在于：形成多个鳍片步骤具体为：在超晶格叠层上设置第一侧墙；以第一侧墙为掩膜刻蚀超晶格叠层，形成多个鳍片。
3.根据权利要求2所述的方法，其特征在于：还包括形成浅沟槽隔离区，具体为：在相邻鳍片之间生成浅沟隔离区，使得多个导电沟道位于浅沟隔离区之上。
4.根据权利要求3所述的方法，其特征在于：利用湿法/干法刻蚀工艺各向同性腐蚀牺牲层进行纳米沟道释放，对鳍片露出的导电沟道区部分进行处理，选择性移除每层第一半导体层的大部分，剩余的第一半导体层形成支撑结构，连接相邻的第二半导体形成的纳米片，实现纳米沟道的释放。
5.根据权利要求4所述的方法，其特征在于：形成源漏极具体为：刻蚀掉相邻假栅之间的鳍片结构以形成源极、漏极生长空间；在上述生长空间外延生长源漏极，并在源漏极上淀积隔离层。
6.根据权利要求5所述的方法，其特征在于：形成环绕式栅极步骤具体为：形成源漏极后，刻蚀清理掉假栅，在原假栅位置淀积介质层与金属功函数层形成栅极。
7.根据权利要求1所述的方法，其特征在于：第一半导体为Si，第二半导体为SiGe；或者第一半导体为SiGe，第二半导体为Si。
8.根据权利要求1所述的方法，其特征在于：所述超晶格叠层为1-10的周期。
9.根据权利要求1所述的方法，其特征在于：所述环绕式栅极由外到内依次包括界面氧化层、高K介质层和金属栅。
10.根据权利要求1所述的方法，其特征在于：纳米片宽度范围为3-100nm，厚度范围为1-50nm。
11.根据权利要求1所述的方法，其特征在于：支撑结构高度范围为5-50nm，宽度范围为2-50nm。
12.根据权利要求1所述的方法，其特征在于：所述包裹式侧墙材料为SiNx、SiO2、a-C、掺杂SiNx、掺杂SiO2、有机物等，厚度为1-100nm。
13.采用单一金属功函数层或CMOS金属功函数层调控器件阈值电压的半导体器件制造方法，其特征在于，其采用权利要求1-12所述的异质混合沟道结构半导体器件的制造方法。
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