CN114649268A - 半导体器件及方法 - Google Patents

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nanostructure
layer
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杨世海
王培宇
徐志安
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

本公开涉及半导体器件及方法。在一个实施例中，一种器件包括：第一纳米结构，在衬底之上，该第一纳米结构包括沟道区域和第一轻掺杂源极/漏极(LDD)区域，第一LDD区域与沟道区域相邻；第一外延源极/漏极区域，环绕第一LDD区域的四个侧面；层间电介质(ILD)层，在第一外延源极/漏极区域之上；源极/漏极接触件，延伸穿过ILD层，该源极/漏极接触件环绕第一外延源极/漏极区域的四个侧面；以及栅极堆叠，与源极/漏极接触件和第一外延源极/漏极区域相邻，该栅极堆叠环绕沟道区域的四个侧面。

Description

半导体器件及方法
技术领域
本公开一般地涉及半导体器件及方法。
背景技术
半导体器件被用于各种电子应用，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上顺序沉积材料的绝缘或电介质层、导电层和半导体层，并使用光刻对各种材料层进行图案化以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续改进各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件集成到给定区域中。然而，随着最小特征尺寸的减小，出现了应该解决的其他问题。
发明内容
根据本公开的一个实施例，提供了一种形成半导体器件的方法，包括：图案化多个半导体层以形成第一纳米结构、第二纳米结构和第三纳米结构，所述第二纳米结构设置在所述第一纳米结构和所述第三纳米结构之间；在覆盖所述第二纳米结构的第二区域的同时，用杂质掺杂所述第二纳米结构的第一区域；去除所述第一纳米结构和所述第三纳米结构的一些部分以暴露所述第二纳米结构的第一区域的顶部和底部；在所述第二纳米结构的第一区域的顶部和底部周围生长外延源极/漏极区域；以及在所述第二纳米结构的第二区域的顶部和底部周围形成栅极堆叠。
根据本公开的另一实施例，提供了一种半导体器件，包括：衬底之上的第一纳米结构，所述第一纳米结构包括沟道区域和第一轻掺杂源极/漏极(LDD)区域，所述第一LDD区域与所述沟道区域相邻；第一外延源极/漏极区域，环绕所述第一LDD区域的四个侧面；层间电介质(ILD)层，在所述第一外延源极/漏极区域之上；源极/漏极接触件，延伸穿过所述ILD层，所述源极/漏极接触件环绕所述第一外延源极/漏极区域的四个侧面；以及栅极堆叠，与所述源极/漏极接触件和所述第一外延源极/漏极区域相邻，所述栅极堆叠环绕所述沟道区域的四个侧面。
根据本公开的又一实施例，提供了一种半导体器件，包括：衬底之上的纳米结构，所述纳米结构包括沟道区域和轻掺杂源极/漏极(LDD)区域，所述LDD区域与所述沟道区域相邻，所述沟道区域在第一截面中具有第一宽度和第一厚度，所述LDD区域在第二截面中具有第二宽度和第二厚度，所述第二宽度小于所述第一宽度，所述第二厚度小于所述第一厚度，所述第一截面和所述第二截面各自垂直于所述纳米结构的纵轴；栅极堆叠，在所述第一截面中完全围绕所述沟道区域；以及外延源极/漏极区域，在所述第二截面中完全围绕所述LDD区域。
附图说明
在结合附图阅读时，可以从下面的具体实施方式中最佳地理解本公开的各方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1示出了根据一些实施例的简化的纳米结构场效应晶体管(nano-FET)的示例。
图2至图6是根据一些实施例的制造纳米结构FET的中间阶段的三维视图。
图7A至图20C是根据一些实施例的制造纳米结构FET的中间阶段的截面图。
图21至图23是根据一些实施例的制造纳米结构FET的中间阶段的截面图。
图24是根据一些其他实施例的纳米结构FET的截面图。
图25A、图25B和图25C是根据一些其他实施例的纳米结构FET的截面图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
根据一些实施例，在纳米结构周围生长用于纳米结构FET的源极/漏极区域。源极/漏极区域环绕纳米结构的所有(例如，四个)侧面。因此，随后形成的接触件可以环绕源极/漏极区域的所有(例如，四个)侧面。因此，可以增加接触面积，减小源极/漏极接触件的接触电阻(RC)，并改善纳米结构FET的性能。
图1示出了根据一些实施例的简化的纳米结构FET的示例。图1是剖面三维视图，为清晰起见，省略了纳米结构FET的一些特征。纳米结构FET可以是纳米片场效应晶体管(NSFET)、纳米线场效应晶体管(NWFET)、栅极全环绕场效应晶体管(GAAFET)等。
纳米结构FET包括在衬底50之上的纳米结构56，例如，在从衬底50延伸的鳍54之上。纳米结构56是充当纳米结构FET的沟道区域的半导体层。诸如浅沟槽隔离(STI)区域之类的隔离区域60被设置在衬底50之上并且在相邻的鳍54之间，这些鳍54可以突出高于相邻的隔离区域60并从相邻的隔离区域60之间突出。尽管隔离区域60被示出/描述为与衬底50分离，但如本文所使用的，术语“衬底”可以指代单独的半导体衬底、或者半导体衬底和隔离区域的组合。此外，尽管鳍54被示为与衬底50的单一连续材料，但鳍54和/或衬底50可包括单一材料或多种材料。在该上下文中，鳍54是指延伸高于相邻的隔离区域60并从相邻的隔离区域60之间延伸的部分。
栅极结构100环绕纳米结构56。栅极结构100包括栅极电介质102和栅极电极104。栅极电介质102沿着纳米结构56的顶表面、侧壁和底表面，并且可以沿着鳍54的侧壁并在鳍54的顶表面之上延伸。栅极电极104在栅极电介质102之上。外延源极/漏极区域88环绕纳米结构56，并被布置在栅极结构100的相对侧。在其中形成多个晶体管的实施例中，可以在各种晶体管之间共享外延源极/漏极区域88。例如，可以例如通过将外延源极/漏极区域88与同一源极/漏极接触件相耦合来将相邻的外延源极/漏极区域88电耦合。一个或多个层间电介质(ILD)层(在下面更详细地讨论)在外延源极/漏极区域88和/或栅极结构100之上，通过该一个或多个层间电介质(ILD)层，形成到外延源极/漏极区域88和栅极电极104的接触件(在下面更详细地讨论)。
本文讨论的一些实施例是在使用后栅极工艺形成的纳米结构FET的上下文中讨论的。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑了在平面器件(例如，平面FET)中、或在鳍式场效应晶体管(FinFET)中使用的方面。
图1进一步示出了在后续附图中使用的参考截面。截面A-A沿着纳米结构56的纵轴，并且例如在纳米结构FET的外延源极/漏极区域88之间的电流流动的方向上。截面B-B垂直于截面A-A，并且沿着栅极电极104的纵轴。截面C-C垂直于截面A-A并平行于截面B-B，并且延伸穿过纳米结构FET的外延源极/漏极区域88。为了清楚起见，后续附图参考这些参考截面。
图2至图6是根据一些实施例的制造纳米结构FET的中间阶段的三维视图。图2至图6示出了与图1类似的三维视图。
在图2中，提供衬底50以用于形成纳米结构FET。衬底50可以是半导体衬底，例如，体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如，硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或磷砷化镓铟；或其组合。
衬底50具有区域n型区域50N和p型区域50P。n型区域50N可用于形成n型器件，例如，NMOS晶体管，如n型纳米FET，并且p型区域50P可用于形成p型器件，例如，PMOS晶体管，如p型纳米FET。n型区域50N可以与p型区域50P实体分离(未单独示出)，并且可以在n型区域50N与p型区域50P之间设置任何数量的器件特征(例如，其他有效器件、掺杂区域、隔离结构等)。
衬底50可轻微掺杂有p型杂质或n型杂质。可以对衬底50的上部执行抗穿通(APT)注入以形成APT区域。在APT注入期间，可以在n型区域50N和p型区域50P中注入掺杂剂。掺杂剂可具有与随后将在n型区域50N和p型区域50P中的每一个中形成的源极/漏极区域的导电类型相反的导电类型。APT区域可延伸到随后在纳米结构FET中形成的源极/漏极区域下方，这些源极/漏极区域将在后续工艺中形成。可以使用APT区域来减少从源极/漏极区域到衬底50的泄漏。在一些实施例中，APT区域中的掺杂浓度可以在约1018cm-3至约1019cm-3的范围内。
在衬底50之上形成多层堆叠52。多层堆叠52包括交替的第一半导体层52A和第二半导体层52B。第一半导体层52A由第一半导体材料形成，并且第二半导体层52B由第二半导体材料形成。半导体材料可各自从衬底50的候选半导体材料中选择。在所示的实施例中，多层堆叠52包括第一半导体层52A和第二半导体层52B中的每一个的三层。应理解，多层堆叠52可包括任意数量的第一半导体层52A和第二半导体层52B。
在所示的实施例中，第二半导体层52B将用于在n型区域50N和p型区域50P两者中形成用于纳米结构FET的沟道区域。第一半导体层52A是牺牲层(或虚设层)，其将在后续处理中去除以暴露两个区域中的第二半导体层52B的顶表面和底表面。第二半导体层52B的第二半导体材料是适合于n型纳米结构FET和p型纳米结构FET两者的材料，例如，硅，并且第一半导体层52A的第一半导体材料是相对于第二半导体材料的蚀刻具有高蚀刻选择性的材料，例如，硅锗。
在另一实施例中，第一半导体层52A将用于在一个区域(例如，p型区域50P)中形成用于纳米结构FET的沟道区域，并且第二半导体层52B将用于在另一区域(例如，n型区域50N)中形成用于纳米结构FET的沟道区域。第一半导体层52A的第一半导体材料可适合于p型纳米结构FET，例如，硅锗(例如，SixGe1-x，其中x可以在0至1的范围内)、纯的或基本上纯的锗、III-V化合物半导体、II-VI化合物半导体等，并且第二半导体层52B的第二半导体材料可适合于n型纳米结构FET，例如，硅、碳化硅、III-V化合物半导体、II-VI化合物半导体等。第一半导体材料和第二半导体材料相对于彼此的蚀刻可具有高蚀刻选择性，从而在n型区域50N中可以在不去除第二半导体层52B的情况下去除第一半导体层52A，并且在p型区域50P中可以在不去除第一半导体层52A的情况下去除第二半导体层52B。
多层堆叠52的每个层可使用诸如气相外延(VPE)、分子束外延(MBE)、化学气相沉积(CVD)、原子层沉积(ALD)等之类的工艺来形成。每个层可形成为较小厚度，例如，约5nm至约30nm范围内的厚度。在一些实施例中，一组层(例如，第二半导体层52B)形成为比另一组层(例如，第一半导体层52A)更薄。例如，在其中第二半导体层52B被用于形成沟道区并且第一半导体层52A是牺牲层(或虚设层)的实施例中，第一半导体层52A可形成为第一厚度T1并且第二半导体层52B可形成为第二厚度T2，并且第二厚度T2比第一厚度T1小了约30％至约60％。将第二半导体层52B形成为更小厚度允许以更大密度形成沟道区域。
在图3中，在衬底50和多层堆叠52中蚀刻沟槽以形成鳍54和纳米结构56。鳍54是在衬底50中图案化的半导体条带。纳米结构56包括鳍54上的多层堆叠52的剩余部分。具体地，纳米结构56包括交替的第一纳米结构56A和第二纳米结构56B。第一纳米结构56A和第二纳米结构56B分别由第一半导体层52A和第二半导体层52B的剩余部分形成。在形成之后，处于结构的中间水平的第二纳米结构56B各自设置在两个第一纳米结构56A之间。蚀刻可以是任何可接受的蚀刻工艺，例如，反应性离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合。蚀刻可以是各向异性的。
可以通过任何适当的方法来对鳍54和纳米结构56进行图案化。例如，可以使用一个或多个光刻工艺来对鳍54和纳米结构56进行图案化，包括双图案化工艺或多图案化工艺。通常，双图案化或多图案化工艺组合光刻工艺和自对准工艺，允许创建具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层并使用光刻工艺进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用其余的间隔件来对鳍54和纳米结构56进行图案化。
鳍54和纳米结构56可具有约8nm至约40nm的范围内的宽度。为了说明的目的，n型区域50N和p型区域50P中的鳍54和纳米结构56被示出为具有基本相等的宽度。在一些实施例中，一个区域(例如，n型区域50N)中的鳍54和纳米结构56可以比另一区域(例如，p型区域50P)中的鳍54和纳米结构56更宽或更窄。
在图4中，与鳍54相邻地形成STI区域60。可以通过在衬底50和纳米结构56之上以及相邻的鳍54之间沉积绝缘材料来形成STI区域608。绝缘材料可以是氧化物(例如，氧化硅)、氮化物(例如，氮化硅)等、或其组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等、或其组合来形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，则可以执行退火工艺。在实施例中，绝缘材料被形成为使得过量的绝缘材料覆盖纳米结构56。尽管绝缘材料被示为单层，但一些实施例可以采用多个层。例如，在一些实施例中，可以首先沿着衬底50、鳍54和纳米结构56的表面形成衬里。此后，可以在衬里之上形成诸如上述的填充材料。
然后对绝缘材料施加去除工艺以去除纳米结构56之上的过量绝缘材料。在一些实施例中，可采用诸如化学机械抛光(CMP)、回蚀工艺、其组合等之类的平坦化工艺。该平坦化工艺暴露纳米结构56，使得纳米结构56和绝缘材料的顶表面在平坦化工艺完成之后是共面的(在工艺变化内)。
然后使绝缘材料凹陷以形成STI区域60。绝缘材料被凹陷为使得鳍54的上部从相邻的STI区域60之间突出。在所示的实施例中，STI区域的顶表面60在鳍54的顶表面下方。在一些实施例中，STI区域60的顶表面在鳍54的顶表面上方、或与鳍54的顶表面共面(在工艺变化内)。此外，STI区域60的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，碟形)、或其组合。STI区域60的顶表面可以通过适当的蚀刻而形成为平坦的、凸的、和/或凹的。STI区域60可以使用可接受的蚀刻工艺来凹陷，例如，对绝缘材料的材料具有选择性的蚀刻工艺(例如，以比鳍54和纳米结构56的材料更快的速率蚀刻绝缘材料的材料)。例如，可以采用使用例如稀释氢氟酸(dHF)酸的氧化物去除。
上述工艺仅是可以如何形成鳍54和纳米结构56的一个示例。在一些实施例中，鳍54和纳米结构56可通过外延生长工艺来形成。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使电介质层凹陷，使得外延结构从电介质层突出以形成鳍54和纳米结构56。外延结构可包括交替的以上讨论的半导体材料，例如，第一半导体材料和第二半导体材料。在其中外延生长外延结构的实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以避免之前和/或之后的注入，但原位掺杂和注入掺杂可被一起使用。
此外，可以在衬底50、鳍54、和/或纳米结构56中形成适当的阱。在一些实施例中，可以在n型区域50N中形成p型阱，并且可以在p型区域50P中形成n型阱。在另一实施例中，可以在n型区域50N和p型区域50P两者中形成p型阱或n型阱。
在具有不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模来实现用于n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N中的鳍54、纳米结构56和STI区域60之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露p型区域50P。光致抗蚀剂可通过使用旋涂技术来形成，并且可使用可接受的光刻技术来进行图案化。一旦光致抗蚀剂被图案化，则在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可用作掩模以基本上防止n型杂质被注入到n型区域50N中。n型杂质可以是注入到该区域中的磷、砷、锑等，其浓度在约1013cm-3至约1014cm-3的范围内。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。
在p型区域50P的注入之后，在p型区域50P中的鳍54、纳米结构56和STI区域60之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露n型区域50N。光致抗蚀剂可通过使用旋涂技术来形成，并且可使用可接受的光刻技术来进行图案化。一旦光致抗蚀剂被图案化，则可以在n型区域50N中执行p型杂质注入，并且光致抗蚀剂可用作掩模以基本上防止p型杂质被注入到p型区域50P中。p型杂质可以是注入到该区域中的硼、氟化硼、铟等，其浓度在约1013cm-3至约1014cm-3的范围内。在注入之后，可以例如通过可接受的灰化工艺来去除光致抗蚀剂。
在n型区域50N和p型区域50P的注入之后，可执行退火以修复注入损坏并激活所注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可以在生长期间被原位掺杂，这可消除注入，但原位掺杂和注入掺杂可被一起使用。
在图5中，在鳍54和纳米结构56上形成虚设电介质层62。虚设电介质层62可以是例如氧化硅、氮化硅、其组合等，并且可根据可接受的技术来沉积或热生长。在虚设电介质层62之上形成虚设栅极层64，并且在虚设栅极层64之上形成掩模层66。虚设栅极层64可被沉积在虚设电介质层62之上，并然后例如通过CMP来平坦化。掩模层66可被沉积在虚设栅极层64之上。虚设栅极层64可以是导电材料或非导电材料，并且可以选自包括下列项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层64可通过物理气相沉积(PVD)、CVD、溅射沉积、或用于沉积所选材料的其他技术来沉积。虚设栅极层64可由相对于隔离材料(例如，STI区域60和/或虚设电介质层62的(一种或多种)材料)的蚀刻具有高蚀刻选择性的(一种或多种)材料制成。掩模层66可包括一层或多层例如氮化硅、氮氧化硅等。在该示例中，跨n型区域50N和p型区域50P形成单个虚设栅极层64和单个掩模层66。尽管虚设电介质层62被示为覆盖STI区域60，但应理解，虚设电介质层62可以以其他方式形成。在一些实施例中，例如当虚设电介质层62被热生长时，虚设电介质层62被形成为仅覆盖鳍54和纳米结构56。
在图6中，使用可接受的光刻和刻蚀技术对掩模层66进行图案化以形成掩模76。掩模76的图案然后通过可接受的刻蚀技术而转移到虚设栅极层64，以形成虚设栅极74。掩模76的图案可选地可以通过可接受的蚀刻技术而进一步转移到虚设电介质层62，以形成虚设电介质72。虚设栅极74覆盖纳米结构56的将在后续处理中暴露以形成沟道区域的部分。具体地，虚设栅极74沿着第二纳米结构56B的将被用于形成沟道区域58的部分延伸(参见图7A)。掩模76的图案可被用于实体分离相邻的虚设栅极74。虚设栅极74还可具有与鳍54的长度方向基本垂直的长度方向(在工艺变化内)。掩模76可选地可以在图案化之后被去除，例如，通过可接受的蚀刻技术。
图7A至图20C是根据一些实施例的制造纳米结构FET的其他中间阶段的截面图。图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A和图20A沿着图1中的参考截面A-A示出。图7B、图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图16B、图17B、图18B、图19B和图20B沿着图1中的参考截面B-B示出，不同在于示出了两个鳍。图7C、图8C、图9C、图10C、图11C、图12C、图13C、图14C、图15C、图16C、图17C、图18C、图19C和图20C沿着图1中的参考截面C-C示出，不同在于示出了两个鳍。图7A至图20C可适用于n型区域50N和p型区域50P两者。在每个附图所附的文字中描述了n型区域50N和p型区域50P的结构上的差异(如果有的话)。
在图7A、图7B和图7C中，栅极间隔件80被形成在纳米结构56和鳍54之上，在掩模76、虚设栅极74和虚设电介质72的暴露侧壁上。栅极间隔件80可通过共形地形成绝缘材料，并随后蚀刻该绝缘材料来形成。栅极间隔件80的绝缘材料可以是氮化硅、碳氮化硅、碳氮氧化硅、其组合等，并且可通过热氧化、沉积、其组合等形成。栅极间隔件80可以由单层绝缘材料或多层绝缘材料形成。在一些实施例中，栅极间隔件80包括多层碳氮氧化硅，其中，每一层可具有不同的碳氮氧化硅成分。在一些实施例中，栅极间隔件80包括设置在两层氮化硅之间的一层氧化硅。可以形成其他间隔件结构。绝缘材料的蚀刻可以是各向异性的。例如，蚀刻工艺可以是干法蚀刻，例如，RIE、NBE等。在蚀刻之后，栅极间隔件80可具有笔直侧壁或弯曲侧壁。干法蚀刻工艺被执行为使得纳米结构56(以及可选地鳍54)的侧壁上的绝缘材料被去除。例如，该干法蚀刻工艺可被执行约1秒至约15秒范围内的持续时间，以从纳米结构56的侧壁去除绝缘材料。在所示的实施例中，还从鳍54的侧壁去除绝缘材料，使得没有栅极间隔件80的材料保留在STI区域60之上。在另一实施例中，一些绝缘材料可保留在鳍54的侧壁上，但不保留在纳米结构56的侧壁上。
在形成栅极间隔件80之前，可以执行用于轻掺杂源极/漏极(LDD)区域82的注入。在具有不同器件类型的实施例中，类似于以上讨论的注入，可以在n型区域50N之上形成掩模(例如，光致抗蚀剂)，同时暴露p型区域50P，并且适当类型(例如，p型)的杂质可被注入到在p型区域50P中暴露的纳米结构56和鳍54中。然后可以去除掩模。随后，可以在p型区域50P之上形成掩模(例如，光致抗蚀剂)，同时暴露n型区域50N，并且适当类型(例如，n型)的杂质可被注入到在n型区域50N中暴露的纳米结构56和鳍54中。然后可以去除掩模。n型杂质可以是任何先前讨论的n型杂质，并且p型杂质可以是任何先前讨论的p型杂质。轻掺杂源极/漏极区域可具有约1015cm-3至约1019cm-3的范围内的杂质浓度。可使用退火来修复注入损伤并激活所注入的杂质。在注入期间，沟道区域58保持被虚设栅极74覆盖，使得沟道区域58保持基本上没有被注入到LDD区域82中的杂质。
注意，以上公开总体上描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以采用更少或额外的间隔件、可以采用不同的步骤顺序(例如，可以形成和去除额外的间隔件等)。此外，可以使用不同的结构和步骤来形成n型器件和p型器件。
在图8A、图8B和图8C中，第一纳米结构56A的部分被去除以形成源极/漏极开口84。具体地，第一纳米结构56A的未被栅极间隔件80和虚设栅极74横向覆盖的部分被去除，以暴露第二纳米结构56B的顶表面和底表面，例如，LDD区域82的顶表面和底表面。源极/漏极开口84因此在鳍54的侧壁之间横向延伸，如图8C所示。可以通过可接受的蚀刻工艺来去除第一纳米结构56A的这些部分，该蚀刻工艺以比第二纳米结构56B和鳍54的(一种或多种)材料更快的速率选择性地蚀刻第一纳米结构56A的材料。蚀刻可以是各向同性的。例如，当鳍54和第二纳米结构56B由硅形成并且第一纳米结构56A由硅锗形成时，该蚀刻工艺可以是使用氢氧化四甲基铵(TMAH)、氢氧化铵(NH4OH)等的湿法蚀刻。由于栅极间隔件80未沿着纳米结构56的侧壁延伸，因此第一纳米结构56A可以在图8C的截面中被完全去除。
在图9A、图9B和图9C中，内部间隔件86可选地形成在第一纳米结构56A的剩余部分的侧壁上，例如，被源极/漏极开口84暴露的那些侧壁。如下面将详细描述的，源极/漏极区域将随后形成在源极/漏极开口84中，并且第一纳米结构56A将随后由相应的栅极结构代替。内部间隔件86用作随后形成的源极/漏极区域和随后形成的栅极结构之间的隔离特征。此外，内部间隔件86可用于防止后续蚀刻工艺(例如，用于随后形成栅极结构的蚀刻工艺)对随后形成的源极/漏极区域的损坏。
作为形成内部间隔件86的示例，源极/漏极开口84可被扩大。具体地，第一纳米结构56A的侧壁的被源极/漏极开口84暴露的部分可被凹陷。尽管第一纳米结构56A的侧壁被示为笔直的，但侧壁可以是凹的或凸的。侧壁可以通过可接受的蚀刻工艺来凹陷，该蚀刻工艺以比第二纳米结构56B和鳍54的(一种或多种)材料更快的速率选择性地蚀刻第一纳米结构56A的材料。蚀刻可以是各向同性的。例如，当鳍54和第二纳米结构56B由硅形成并且第一纳米结构56A由硅锗形成时，蚀刻工艺可以是使用氢氧化四甲基铵(TMAH)、氢氧化铵(NH4OH)等的湿法蚀刻。在另一实施例中，该蚀刻工艺可以是使用诸如氟化氢之类的氟基气体的干法蚀刻。在一些实施例中，可以持续地执行同一蚀刻工艺以既形成源极/漏极开口84，又凹陷第一纳米结构56A的侧壁。内部间隔件86然后可以通过共形地形成绝缘材料，并随后蚀刻该绝缘材料来形成。绝缘材料可以是诸如氮化硅或氮氧化硅之类的材料，但可以采用任何合适的材料，例如，k值小于约3.5的低介电常数(低k)材料。绝缘材料可以通过共形沉积工艺(例如，ALD、CVD等)来沉积。绝缘材料的蚀刻可以是各向异性的。例如，蚀刻工艺可以是干法蚀刻，例如，RIE、NBE等。尽管内部间隔件86的外侧壁被示出为相对于栅极间隔件80的侧壁是齐平的，但内部间隔件86的外侧壁可延伸超过栅极间隔件80的侧壁、或从栅极间隔件80的侧壁凹进。换句话说，内部间隔件86可以部分填充、完全填充、或过度填充侧壁凹部。此外，尽管内部间隔件86的侧壁被示出为笔直的，但内部间隔件86的侧壁可以是凹的或凸的。
在图10A、图10B和图10C中，可选地修整第二纳米结构56B和鳍54的被源极/漏极开口84暴露的部分。该修整减小第二纳米结构56B的暴露部分(例如，LDD区域82)的尺寸(例如，厚度和宽度)，而第二纳米结构56B的未暴露部分(例如，沟道区域58)保持其原始尺寸。第二纳米结构56B的未暴露部分是被栅极间隔件80和虚设栅极74覆盖的那些部分。鳍54的未暴露部分是延伸高于STI区域60的那些部分。例如，该修整可将第二纳米结构56B的暴露部分的厚度从第二厚度T2(以上关于图2讨论)减小到第三厚度T3，其中第三厚度T3在约3nm至约15nm的范围内，并且第三厚度T3比第二厚度T2更小约25％至约40％。类似地，该修整可将鳍54和第二纳米结构56B的暴露部分的宽度从第一宽度W1减小到第二宽度W2，其中第一宽度W1在约5nm至约20nm的范围内，第二宽度W2在约3nm至约15nm的范围内，并且第二宽度W2比第一宽度W1更小约25％至约50％。在该修整之后，第二纳米结构56B在图10B的截面中具有第一周长(例如，第二厚度T2和第一宽度W1之和的两倍)，并且在图10C的截面中具有第二周长(例如，第三厚度T3和第二宽度W2之和的两倍)，其中第二周长小于第一周长。该修整扩大源极/漏极开口84，使得它们可以容纳纳米结构FET的较大源极/漏极区域。第二纳米结构56B和鳍54的暴露部分可以通过可接受的蚀刻工艺来修整，该蚀刻工艺以比第一纳米结构56A、内部间隔件86和栅极间隔件80的材料更快的速率选择性地刻蚀第二纳米结构56B和鳍54的(一种或多种)材料。蚀刻可以是各向同性的。例如，当鳍54和第二纳米结构56B由硅形成并且第一纳米结构56A由硅锗形成时，蚀刻工艺可以是使用稀氢氧化铵-过氧化氢混合物(APM)、硫酸-过氧化氢混合物(SPM)等的湿法蚀刻。当省略该修整工艺时，沟道区域58和LDD区域82可各自具有相同的厚度。
在图11A、图11B和图11C中，在源极/漏极开口84中并且第二纳米结构56B的暴露/修整部分(例如，LDD区域82)周围形成外延源极/漏极区域88。在形成之后，外延源极/漏极区88环绕第二纳米结构56B的四个侧面(例如，顶表面、侧壁和底表面)。因此，在图11C的截面中，外延源极/漏极区域88完全围绕第二纳米结构56B。外延源极/漏极区域88还可以可选地形成在鳍54的暴露/修整部分上，使得外延源极/漏极区域的第一子集88A环绕第二纳米结构56B，并且外延源极/漏极区域的第二子集88B沿着鳍54延伸。在源极/漏极开口84中形成外延源极/漏极区域88，使得外延源极/漏极区域88的各个组设置在虚设栅极74的相邻对之间。在一些实施例中，栅极间隔件80和内部间隔件86用于将外延源极/漏极区域88与虚设栅极74和第一纳米结构56A分开适当的横向距离，使得外延源极/漏极区域88不会使纳米结构FET的随后形成的栅极短路。外延源极/漏极区域88可形成为与内部间隔件86(如果存在的话)接触。在修整了纳米结构56B时，外延源极/漏极区域88可以在沟道区域58上施加应力，从而提高性能。
n型区域50N中的外延源极/漏极区域88可通过掩蔽p型区域50P来形成。然后，在n型区域50N中的源极/漏极开口84中外延生长外延源极/漏极区域88。外延源极/漏极区域88可包括任何适用于n型纳米FET的可接受材料。例如，n型区域50N中的外延源极/漏极区域88可包括在沟道区域58上施加拉伸应变的材料，例如，硅、碳化硅、掺杂磷的碳化硅、硅磷等。n型区域50N中的外延源极/漏极区域88可具有从第二纳米结构56B和鳍54的相应表面凸起的表面，并且可具有小平面。
p型区域50P中的外延源极/漏极区域88可通过掩蔽n型区域50N来形成。然后，在p型区域50P中的源极/漏极开口84中外延生长外延源极/漏极区域88。外延源极/漏极区域88可包括任何适用于p型纳米FET的可接受材料。例如，p型区域50P中的外延源极/漏极区域88可包括在沟道区域58上施加压缩应变的材料，例如，硅锗、掺杂硼的硅锗、锗、锗锡等。p型区域50P中的外延源极/漏极区域88也可具有从第二纳米结构56B和鳍54的相应表面凸起的表面，并且可具有小平面。
外延源极/漏极区域88、第二纳米结构56B、和/或鳍54可注入掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂源极/漏极区域的工艺，然后进行退火。源极/漏极区域的杂质浓度可以在约1019cm-3至约1021cm-3的范围内。用于源极/漏极区域的n型和/或p型杂质可以是任何先前讨论的杂质。在一些实施例中，外延源极/漏极区域88可以在生长期间被原位掺杂。
作为用于形成外延源极/漏极区域88的外延工艺的结果，外延源极/漏极区域88的上表面具有小平面，这些小平面横向向外扩展超过第二纳米结构56B和鳍54的表面。在其中没有栅极间隔件80的材料保留在STI区域60之上的实施例中，外延源极/漏极区域88B可沿着STI区域60延伸并与其接触。外延源极/漏极区域88被形成为厚度T4，该厚度T4选择为外延源极/漏极区域88在外延工艺期间不合并。在一些实施例中，外延源极/漏极区域88的厚度T4高达第一纳米结构56A的原始厚度T1(相对于图2在上面讨论)的约四分之一。例如，厚度T4可以在约5nm至约15nm的范围内。将外延源极/漏极区域88形成为该范围内的厚度T4可以避免外延源极/漏极区域88的合并。将外延源极/漏极区域88形成为该范围之外的厚度T4无法避免外延源极/漏极区域88的合并。避免外延源极/漏极区域88的合并允许随后形成的源极/漏极接触件环绕外延源极/漏极区域88A的所有(例如，四个)侧面，从而增加了外延源极/漏极接触件的接触面积并减小了其接触电阻(RC)。
外延源极/漏极区域88可包括一个或多个半导体材料层。例如，外延源极/漏极区域88可包括第一半导体材料层、第二半导体材料层和第三半导体材料层。可以针对外延源极/漏极区域88使用任何数量的半导体材料层。第一半导体材料层、第二半导体材料层和第三半导体材料层中的每一个可以由不同的半导体材料形成，和/或可被掺杂到不同的掺杂剂浓度。在一些实施例中，第一半导体材料层可具有小于第二半导体材料层并且大于第三半导体材料层的掺杂剂浓度。当外延源极/漏极区域88包括三个半导体材料层时，可以从第二纳米结构56B和鳍54生长第一半导体材料层，可以从第一半导体材料层生长第二半导体材料层，并且可以从第二半导体材料层生长第三半导体材料层。
在图12A、图12B和图12C中，在外延源极/漏极区域88上和周围形成虚设层92。虚设层92环绕外延源极/漏极区域88A的四个侧面(例如，顶表面、侧壁和底表面)，并且环绕外延源极/漏极区域88B的三个侧面(例如，顶表面和侧壁)。具体地，在设置在相邻的虚设栅极74之间的每组外延源极/漏极区域88周围形成虚设层92。虚设层92填充源极/漏极开口84的未被外延源极/漏极区域88填充的其余部分。虚设层92可以由诸如碳氮化硅、氮氧化硅、或碳氮氧化硅之类的电介质材料形成，但可以使用其他合适的电介质材料。注意，虚设层92由相对于随后形成的ILD的蚀刻具有高蚀刻选择性的电介质材料形成。虚设层92被如此命名是因为它们将在用于通过随后形成的ILD形成源极/漏极接触件的后续工艺中被去除。虚设层92可通过诸如ALD、CVD等之类的共形沉积工艺来沉积。
作为形成虚设层92的示例，虚设层92的电介质材料可以例如通过ALD而共形地沉积在外延源极/漏极区域88周围以及栅极间隔件80和掩模76之上。然后，施加去除工艺以去除栅极间隔件80和掩模76之上的过量的电介质材料。在一些实施例中，可以使用诸如化学机械抛光(CMP)、回蚀工艺、其组合等之类的平坦化工艺。该平坦化工艺暴露栅极间隔件80和掩模76，使得电介质材料、栅极间隔件80和掩模76的顶表面在该平坦化工艺完成之后是共面的(在工艺变化内)。然后使电介质材料凹陷以形成虚设层92。虚设层92的顶表面被凹陷到掩模76的顶表面下方，并且可以被凹陷到虚设栅极74的顶表面下方。
在图13A、图13B和图13C中，第一ILD 94被沉积在虚设层92、栅极间隔件80和掩模76之上。第一ILD 94可以由电介质材料形成，并且可以通过诸如CVD、等离子体增强CVD(PECVD)、或FCVD之类的任何合适的方法来沉积。电介质材料可包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，在虚设层92和第一ILD 94之间形成蚀刻停止层。蚀刻停止层可以包括具有与第一ILD 94的材料不同的蚀刻速率的电介质材料，例如，氮化硅、氧化硅、氮氧化硅等。
在图14A、图14B和图14C中，可以执行诸如CMP之类的平坦化工艺，以使第一ILD 94的顶表面与虚设栅极74或掩模76的顶表面齐平。该平坦化工艺还可以去除虚设栅极74上的掩模76，以及栅极间隔件80的沿着掩模76的侧壁的部分。在该平坦化工艺之后，第一ILD94、栅极间隔件80和掩模76(如果存在的话)或虚设栅极74的顶表面是共面的(在工艺变化内)。因此，掩模76(如果存在的话)或虚设栅极74的顶表面通过第一ILD 94暴露。在所示的实施例中，掩模76保留，并且该平坦化工艺使第一ILD 94的顶表面与掩模76的顶表面齐平。
在图15A、图15B和图15C中，在蚀刻工艺中去除掩模76(如果存在)和虚设栅极74，从而形成凹部96。虚设电介质72在凹部96中的部分也可以被去除。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极74。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体以比第一ILD 94或栅极间隔件80更快的速率选择性地蚀刻虚设栅极74。在去除期间，虚设电介质72可以在蚀刻虚设栅极74时用作蚀刻停止层。然后可以在去除虚设栅极74之后去除虚设电介质72。每个凹部96暴露和/或上覆于第二纳米结构56B中的沟道区域58的部分。第二纳米结构56B的用作沟道区域58的部分被设置在外延源极/漏极区域88的相邻对之间。
然后，去除第一纳米结构56A的剩余部分以扩大凹部96。可以通过可接受的蚀刻工艺来去除第一纳米结构56A的剩余部分，该蚀刻工艺以比第二纳米结构56B、鳍54和STI区域60的材料更快的速率选择性地蚀刻第一纳米结构56A。该蚀刻可以是各向同性的。例如，当鳍54和第二纳米结构56B由硅形成并且第一纳米结构56A由硅锗形成时，该蚀刻工艺可以是使用氢氧化四甲基铵(TMAH)、氢氧化铵(NH4OH)等的湿法蚀刻。
在图16A、图16B和图16C中，形成栅极电介质102和栅极电极104以用于替换栅极。栅极电介质102被共形地沉积在凹部96中，例如，在鳍54的顶表面和侧壁上，以及在第二纳米结构56B的顶表面、侧壁和底表面上。栅极电介质102还可被沉积在第一ILD 94、栅极间隔件80和STI区域60的顶表面上。根据一些实施例，栅极电介质102包括氧化硅、氮化硅、或其多层。在一些实施例中，栅极电介质102包括高k电介质材料，并且在这些实施例中，栅极电介质102可具有大于约7.0的k值，并且可包括铪、铝、锆、镧、锰、钡、钛、铅、及其组合的金属氧化物或硅酸盐。栅极电介质102的形成方法可包括分子束沉积(MBD)、ALD、PECVD等。
栅极电极104被分别沉积在栅极电介质102之上，并填充凹部96的其余部分。栅极电极104可包括含金属材料，例如，氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合、或其多层。例如，尽管示出了单层栅极电极104，但栅极电极104可包括任意数量的衬里层、任意数量的功函数调整层、以及填充材料。构成栅极电极104的任意层组合可被沉积在每个第二纳米结构56B之间的区域中、以及鳍54和第二纳米结构56B之间的区域中。在填充凹部96之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电介质102和栅极电极104的材料的多余部分，这些多余部分在第一ILD 94和栅极间隔件80的顶表面之上。栅极电介质102和栅极电极104的材料的剩余部分因此形成所得纳米结构FET的替换栅极。栅极电介质102和栅极电极104可被统称为栅极结构100或“栅极堆叠”。
区域50N和区域50P中的栅极电介质102的形成可同时发生，使得每个区域中的栅极电介质102由相同的材料形成，并且栅极电极104的形成可同时发生，使得每个区域中的栅极电极104由相同的材料形成。在一些实施例中，每个区域中的栅极电介质102可通过不同的工艺形成，使得栅极电介质102可以是不同的材料，和/或每个区域中的栅极电极104可通过不同的工艺形成，使得栅极电极104可以是不同的材料。当使用不同的工艺时，可以使用各种掩模步骤来掩蔽和暴露适当的区域。
在图17A、图17B和图17C中，穿过第一ILD 94形成源极/漏极接触件开口106。源极/漏极接触件开口106可使用可接受的光刻和蚀刻技术来形成，例如，利用对第一ILD 94具有选择性的蚀刻工艺(例如，以比虚设层92的材料更快的速率蚀刻第一ILD 94的材料)。在蚀刻期间，虚设层92可被用作蚀刻停止层，使得源极/漏极接触件开口106暴露虚设层92。
在图18A、图18B和图18C中，去除虚设层92以扩大源极/漏极接触件开口106并暴露外延源极/漏极区域88。去除虚设层92暴露了外延源极/漏极区88的所有外表面(例如，顶表面、侧壁和底表面)。虚设层92可以使用可接受的蚀刻工艺来去除，例如，对虚设层92具有选择的蚀刻工艺(例如，以比第一ILD 94的材料更快的速率蚀刻虚设层92的材料)。
在图19A、图19B和图19C中，在源极/漏极接触件开口106中以及外延源极/漏极区域88上形成硅化物108。硅化物108环绕外延源极/漏极区88。硅化物108可如下形成：在源极/漏极接触件开口106中沉积金属层，并进行退火工艺。金属层可被共形地形成在第一ILD94的顶表面、第一ILD 94的侧壁、以及外延源极/漏极区域88的所有表面(例如，顶表面、侧壁和底表面)上。金属层可由钛、钴、钨等形成，并且可通过任何合适的方法来沉积，例如，ALD、PVD、CVD和PECVD。在一些实施例中，还在源极/漏极接触件开口106中形成衬里。该衬里可以是扩散阻挡层、粘附层等，并且可有助于防止金属层在退火期间扩散到第一ILD 94中。该衬里可包括钛、氮化钛、钽、氮化钽等。然后对金属层和可选的衬里进行退火以形成硅化物108。硅化物108被实体耦合并电耦合到外延源极/漏极区域88。然后，可以通过可接受的蚀刻工艺来去除金属层和/或衬里的多余部分。
然后在源极/漏极接触件开口106中形成下部源极/漏极接触件112A。在源极/漏极接触件开口106中形成诸如扩散阻挡层、粘附层等之类的衬里，以及导电材料。衬里可包括钛、氮化钛、钽、氮化钽等。衬里可通过共形沉积工艺来沉积，例如，原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。在一些实施例中，衬里可包括粘附层，并且粘附层的至少一部分可被处理以形成扩散阻挡层。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。导电材料可通过ALD、CVD、PVD等来沉积。可以执行诸如CMP之类的平坦化工艺以从第一ILD 94的表面去除多余的材料。源极/漏极接触件开口106中的剩余的衬里和导电材料形成下部源极/漏极接触件112A。下部源极/漏极接触件112A实体耦合并电耦合到硅化物108。
在图20A、图20B和图20C中，第二ILD 114被沉积在第一ILD 94之上。第二ILD 114可由电介质材料形成，并且可通过任何合适的方法来沉积，例如，CVD、等离子-增强CVD(PECVD)、或FCVD。电介质材料可包括：氧化物，例如，氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等；氮化物，例如，氮化硅；等。在形成之后，第二ILD 114可例如通过CMP而被平坦化。在一些实施例中，在第一ILD 94和第二ILD 114之间形成蚀刻停止层。该蚀刻停止层可包括具有与第二ILD 114的材料不同的蚀刻速率的电介质材料，例如，氮化硅、氧化硅、氧氮化硅等。
然后，形成延伸穿过第二ILD 114的上部源极/漏极接触件112B和栅极接触件116。穿过第二ILD 114形成用于上部源极/漏极接触件112B和栅极接触件116的开口。这些开口可使用可接受的光刻和蚀刻技术来形成。在开口中形成诸如扩散阻挡层、粘附层等之类的衬里、以及导电材料。衬里可包括钛、氮化钛、钽、氮化钽等。衬里可通过共形沉积工艺来沉积，例如，原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。在一些实施例中，衬里可包括粘附层，并且该粘附层的至少一部分可被处理以形成扩散阻挡层。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。导电材料可通过ALD、CVD、PVD等来沉积。可以执行诸如CMP之类的平坦化工艺以从第二ILD 114的表面去除多余的材料。源极/漏极接触件开口106中的剩余的衬里和导电材料形成上部源极/漏极接触件112B和栅极接触件116。上部源极/漏极接触件112B实体耦合并电耦合到下部源极/漏极接触件112A，并且栅极接触件116实体耦合并电耦合到栅极电极104。上部源极/漏极接触件112B和下部源极/漏极接触件112A可统称为源极/漏极接触件112。在形成之后，下部源极/漏极接触件112A实体接触栅极间隔件80和内部间隔件86，并且具有设置在同一列的外延源极/漏极区域88之间的部分。在该实施例中，源极/漏极接触件112包括延伸穿过第一ILD 94的第一导电特征(例如，下部源极/漏极接触件112A)，并且包括延伸穿过第二ILD 114的第二导电特征(例如，上部源极/漏极接触件112B)。
源极/漏极接触件112和栅极接触件116可以以不同的工艺形成，或者可以以相同的工艺形成。尽管源极/漏极接触件112和栅极接触件116示出在同一截面中，但这些接触件可形成在不同的截面中，这可以避免接触件的短路。
图21至图23是根据一些实施例的制造纳米结构FET的中间阶段的截面图。如将在下面更详细地讨论的，图21至图23示出了接触件切割工艺，其中，通过在相邻的源极下部源极/漏极接触件112A之间形成电介质特征，使相邻的源极下部源极/漏极接触件112A彼此分开。图21至图23沿图1中的参考截面C-C示出，不同在于示出了四个鳍。图7A至图20C可适用于n型区域50N和p型区域50P两者。在每个附图所附的文字中描述了n型区域50N和p型区域50P的结构上的差异(如果有的话)。
在图21中，获得处于与关于图12C所述的处理状态相似的处理状态的结构。图21示出了衬底50之上的第一组鳍54(例如，在页面左侧)和第二组鳍54(例如，在页面右侧)。每组鳍54可用于形成纳米结构FET。在虚设层92中形成切割开口98。切割开口98可以使用可接受的光刻和蚀刻技术来形成。在形成之后，切割开口98暴露出下面的绝缘材料，例如，STI区域60。切割开口98被形成在第一组鳍54和第二组鳍54之间，并且限定将在随后形成的到纳米结构FET的源极/漏极接触件之间形成的电介质特征的位置。
在图22中，使用与关于图13A至图14C所述的工艺类似的工艺来形成并平坦化第一ILD 94。第一ILD 94被形成在切割开口98中并且在虚设层92之上。因此，第一ILD 94包括下部区域94A(例如，在切割开口98中)和上部区域94B(例如，在虚设层92之上)。
在图23中，使用与关于图17A至图20C所述的工艺类似的工艺来形成下部源极/漏极接触件112A、第二ILD 114和上部源极/漏极接触件112B。在形成之后，第一ILD 94的下部区域94A因此是将相邻的下部源极/漏极接触件112A分开的电介质特征。
应理解，图21至图23示出了示例接触件切割工艺。可以形成将相邻的下部源极/漏极接触件112A分开的其他电介质特征。例如，可以在相邻的下部源极/漏极接触件112A之间形成由与第一ILD 94和虚设层92不同的材料形成的电介质特征。
在上述实施例中，相邻的外延源极/漏极区域88(例如，设置在不同的鳍54之上的外延源极/漏极区域88)与同一源极/漏极接触件112电耦合。换句话说，每个下部源极/漏极接触件112A被耦合到多列外延源极/漏极区域88。在另一实施例中(下面更详细讨论)，相邻的外延源极/漏极区域88可各自耦合到不同的相应源极/漏极接触件112。
图24是根据一些其他实施例的纳米结构FET的截面图。该实施例类似于关于图23描述的实施例，不同在于相邻的外延源极/漏极区域88各自耦合到不同的下部源极/漏极接触件112A。换句话说，每个下部源极/漏极接触件112A被耦合到一列外延源极/漏极区域88。
图25A、图25B和图25C是根据一些其他实施例的纳米结构FET的截面图。该实施例类似于关于图20A、图20B和图20C所描述的实施例，不同在于源极/漏极接触件112是延伸穿过第一ILD层94和第二ILD层114两者的连续导电特征。根据该实施例的纳米结构FET可如下形成：获得处于与关于图16A、图16B和图16C所述的处理状态类似的处理状态的结构，然后在形成源极/漏极接触件开口106之前，在第一ILD层94之上形成第二ILD层114。在形成第二ILD层114之后，可以使用与关于图17A至图18C所描述的工艺类似的工艺来形成穿过第二ILD层114和第一ILD层94两者的源极/漏极接触件开口106，并且可以去除虚设层92。然后，可以使用与关于图19A、图19B和图19C所述的工艺类似的工艺，在源极/漏极接触件开口106中形成源极/漏极接触件112。
应理解，关于图25A、图25B和图25C所描述的实施例可以与来自关于图21至图24所描述的实施例的特征相结合。例如，图25A、图25B和图25C的源极/漏极接触件112可被耦合到一列或多列外延源极/漏极区域88。类似地，可以对图25A、图25B和图25C的源极/漏极接触件112执行接触件切割工艺。
实施例可以实现优点。通过形成和去除虚设层92来形成源极/漏极接触件112允许源极/漏极接触件112围绕外延源极/漏极区域88的所有(例如，四个)侧面延伸。源极/漏极接触件112的接触面积因此可以增加，减小了源极/漏极接触件112的接触电阻(RC)，并改善了纳米结构FET的性能。具体地，对于布置在衬底50附近的外延源极/漏极区域88以及布置在衬底50远处的外延源极/漏极区域88，源极/漏极接触件112可具有相似的接触电阻。
在一个实施例中，一种方法包括：图案化多个半导体层以形成第一纳米结构、第二纳米结构和第三纳米结构，第二纳米结构设置在第一纳米结构和第三纳米结构之间；在覆盖第二纳米结构的第二区域的同时，用杂质掺杂第二纳米结构的第一区域；去除第一纳米结构和第三纳米结构的一些部分以暴露第二纳米结构的第一区域的顶部和底部；在第二纳米结构的第一区域的顶部和底部周围生长外延源极/漏极区域；以及在第二纳米结构的第二区域的顶部和底部周围形成栅极堆叠。
在一些实施例中，该方法还包括：在生长外延源极/漏极区域之前，修整第二纳米结构的第一区域以减小第二纳米结构的第一区域的厚度。在该方法的一些实施例中，在修整第二纳米结构的第一区域之后，第二纳米结构的第一区域的厚度小于第二纳米结构的第二区域的厚度。在一些实施例中，该方法还包括：在生长外延源极/漏极区域之后，在外延源极/漏极区域的顶部和底部周围沉积虚设层；在虚设层上沉积层间电介质(ILD)层；蚀刻ILD层以形成暴露虚设层的第一开口；以及蚀刻虚设层以扩大第一开口并暴露外延源极/漏极区域。在一些实施例中，该方法还包括：在第一开口中并且在外延源极/漏极区域周围沉积金属层；对金属层进行退火以在外延源极/漏极区域周围形成硅化物；以及在第一开口中沉积导电材料以在硅化物周围形成源极/漏极接触件。在该方法的一些实施例中，虚设层包括第一电介质材料，ILD层包括第二电介质材料，蚀刻ILD层包括以比蚀刻第一电介质材料更快的速率来蚀刻第二电介质材料，并且蚀刻虚设层包括以比蚀刻第二电介质材料更快的速率来蚀刻第一电介质材料。在该方法的一些实施例中，第一电介质材料是碳氮化硅，第二电介质材料是氧化硅。在一些实施例中，该方法还包括：在沉积ILD层之前，在虚设层中蚀刻第二开口，其中，沉积ILD层包括在第二开口中沉积ILD层的一部分。在一些实施例中，该方法还包括：在衬底之上形成半导体层；图案化衬底以形成鳍，第二纳米结构被设置在鳍之上；以及在生长外延源极/漏极区域之前，修整鳍的上部。在该方法的一些实施例中，形成栅极堆叠包括：去除第一纳米结构和第三纳米结构的剩余部分以暴露第二纳米结构的第二区域的顶部和底部；在第二纳米结构的第二区域的顶部和底部周围沉积栅极电介质；以及在栅极电介质上形成栅极电极。
在一个实施例中，一种器件包括：衬底之上的第一纳米结构，该第一纳米结构包括沟道区域和第一轻掺杂源极/漏极(LDD)区域，第一LDD区域与沟道区域相邻；第一外延源极/漏极区域，环绕第一LDD区域的四个侧面；层间电介质(ILD)层，在第一外延源极/漏极区域之上；源极/漏极接触件，延伸穿过ILD层，该源极/漏极接触件环绕第一外延源极/漏极区域的四个侧面；以及栅极堆叠，与源极/漏极接触件和第一外延源极/漏极区域相邻，该栅极堆叠环绕沟道区域的四个侧面。
在该器件的一些实施例中，第一LDD区域具有第一厚度，沟道区域具有第二厚度，并且第二厚度大于第一厚度。在该器件的一些实施例中，第一LDD区域和沟道区域具有相同的厚度。在一些实施例中，该器件还包括：衬底之上的第二纳米结构，第二纳米结构包括第二LDD区域；以及第二外延源极/漏极区域，环绕第二LDD区域的四个侧面，源极/漏极接触件环绕第二外延源极/漏极区域的四个侧面。在一些实施例中，该器件还包括：第一间隔件，设置在栅极堆叠与第一外延源极/漏极区域之间，源极/漏极接触件实体接触第一间隔件；以及第二间隔件，设置在栅极堆叠与第二外延源极/漏极区域之间，源极/漏极接触件实体接触第二间隔件。在该器件的一些实施例中，源极/漏极接触件具有第一部分和第二部分，第一部分延伸穿过ILD层，第二部分设置在第一外延源极/漏极区域和第二外延源极/漏极区域之间，第二部分的宽度大于第一部分的宽度。
在一个实施例中，一种器件包括：衬底之上的纳米结构，该纳米结构包括沟道区域和轻掺杂源极/漏极(LDD)区域，LDD区域与沟道区域相邻，沟道区域在第一截面中具有第一宽度和第一厚度，LDD区域在第二截面中具有第二宽度和第二厚度，第二宽度小于第一宽度，第二厚度小于第一厚度，第一截面和第二截面各自垂直于纳米结构的纵轴；栅极堆叠，在第一截面中完全围绕沟道区域；以及外延源极/漏极区域，在第二截面中完全围绕LDD区域。
在一些实施例中，该器件还包括：层间电介质(ILD)层，在外延源极/漏极区域之上；以及源极/漏极接触件，延伸穿过ILD层，该源极/漏极接触件在第二截面中完全围绕外延源极/漏极区域。在一些实施例中，该器件还包括：硅化物，在源极/漏极接触件与外延源极/漏极区域之间，该硅化物在第二截面中完全围绕外延源极/漏极区域。在一些实施例中，该器件还包括：隔离区域，在衬底之上；以及鳍，具有第一部分和第二部分，第一部分延伸穿过隔离区域，第二部分延伸高于隔离区域，纳米结构设置在鳍之上，鳍的第一部分具有第三宽度，鳍的第二部分具有第四宽度，第二宽度和第四宽度小于第三宽度。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种形成半导体器件的方法，包括：图案化多个半导体层以形成第一纳米结构、第二纳米结构和第三纳米结构，所述第二纳米结构设置在所述第一纳米结构和所述第三纳米结构之间；在覆盖所述第二纳米结构的第二区域的同时，用杂质掺杂所述第二纳米结构的第一区域；去除所述第一纳米结构和所述第三纳米结构的一些部分以暴露所述第二纳米结构的第一区域的顶部和底部；在所述第二纳米结构的第一区域的顶部和底部周围生长外延源极/漏极区域；以及在所述第二纳米结构的第二区域的顶部和底部周围形成栅极堆叠。
示例2是示例1所述的方法，还包括：在生长所述外延源极/漏极区域之前，修整所述第二纳米结构的第一区域以减小所述第二纳米结构的第一区域的厚度。
示例3是示例2所述的方法，其中，在修整所述第二纳米结构的第一区域之后，所述第二纳米结构的第一区域的厚度小于所述第二纳米结构的第二区域的厚度。
示例4是示例1所述的方法，还包括：在生长所述外延源极/漏极区域之后，在所述外延源极/漏极区域的顶部和底部周围沉积虚设层；在所述虚设层上沉积层间电介质(ILD)层；蚀刻所述ILD层以形成暴露所述虚设层的第一开口；以及蚀刻所述虚设层以扩大所述第一开口并暴露所述外延源极/漏极区域。
示例5是示例4所述的方法，还包括：在所述第一开口中并且在所述外延源极/漏极区域周围沉积金属层；对所述金属层进行退火以在所述外延源极/漏极区域周围形成硅化物；以及在所述第一开口中沉积导电材料以在所述硅化物周围形成源极/漏极接触件。
示例6是示例4所述的方法，其中，所述虚设层包括第一电介质材料，所述ILD层包括第二电介质材料，蚀刻所述ILD层包括以比蚀刻所述第一电介质材料更快的速率来蚀刻所述第二电介质材料，并且蚀刻所述虚设层包括以比蚀刻所述第二电介质材料更快的速率来蚀刻所述第一电介质材料。
示例7是示例6所述的方法，其中，所述第一电介质材料是碳氮化硅，所述第二电介质材料是氧化硅。
示例8是示例4所述的方法，还包括：在沉积所述ILD层之前，在所述虚设层中蚀刻第二开口，其中，沉积所述ILD层包括在所述第二开口中沉积所述ILD层的一部分。
示例9是示例1所述的方法，还包括：在衬底之上形成所述半导体层；图案化所述衬底以形成鳍，所述第二纳米结构被设置在所述鳍之上；以及在生长所述外延源极/漏极区域之前，修整所述鳍的上部。
示例10是示例1所述的方法，其中，形成所述栅极堆叠包括：去除所述第一纳米结构和所述第三纳米结构的剩余部分以暴露所述第二纳米结构的第二区域的顶部和底部；在所述第二纳米结构的第二区域的顶部和底部周围沉积栅极电介质；以及在所述栅极电介质上形成栅极电极。
示例11是一种半导体器件，包括：衬底之上的第一纳米结构，所述第一纳米结构包括沟道区域和第一轻掺杂源极/漏极(LDD)区域，所述第一LDD区域与所述沟道区域相邻；第一外延源极/漏极区域，环绕所述第一LDD区域的四个侧面；层间电介质(ILD)层，在所述第一外延源极/漏极区域之上；源极/漏极接触件，延伸穿过所述ILD层，所述源极/漏极接触件环绕所述第一外延源极/漏极区域的四个侧面；以及栅极堆叠，与所述源极/漏极接触件和所述第一外延源极/漏极区域相邻，所述栅极堆叠环绕所述沟道区域的四个侧面。
示例12是示例11所述的器件，其中，所述第一LDD区域具有第一厚度，所述沟道区域具有第二厚度，并且所述第二厚度大于所述第一厚度。
示例13是示例11所述的器件，其中，所述第一LDD区域和所述沟道区域具有相同的厚度。
示例14是示例11所述的器件，还包括：所述衬底之上的第二纳米结构，所述第二纳米结构包括第二LDD区域；以及第二外延源极/漏极区域，环绕所述第二LDD区域的四个侧面，所述源极/漏极接触件环绕所述第二外延源极/漏极区域的四个侧面。
示例15是示例14所述的器件，还包括：第一间隔件，设置在所述栅极堆叠与所述第一外延源极/漏极区域之间，所述源极/漏极接触件实体接触所述第一间隔件；以及第二间隔件，设置在所述栅极堆叠与所述第二外延源极/漏极区域之间，所述源极/漏极接触件实体接触所述第二间隔件。
示例16是示例14所述的器件，其中，所述源极/漏极接触件具有第一部分和第二部分，所述第一部分延伸穿过所述ILD层，所述第二部分设置在所述第一外延源极/漏极区域和所述第二外延源极/漏极区域之间，所述第二部分的宽度大于所述第一部分的宽度。
示例17是一种半导体器件，包括：衬底之上的纳米结构，所述纳米结构包括沟道区域和轻掺杂源极/漏极(LDD)区域，所述LDD区域与所述沟道区域相邻，所述沟道区域在第一截面中具有第一宽度和第一厚度，所述LDD区域在第二截面中具有第二宽度和第二厚度，所述第二宽度小于所述第一宽度，所述第二厚度小于所述第一厚度，所述第一截面和所述第二截面各自垂直于所述纳米结构的纵轴；栅极堆叠，在所述第一截面中完全围绕所述沟道区域；以及外延源极/漏极区域，在所述第二截面中完全围绕所述LDD区域。
示例18是示例17所述的器件，还包括：层间电介质(ILD)层，在所述外延源极/漏极区域之上；以及源极/漏极接触件，延伸穿过所述ILD层，所述源极/漏极接触件在所述第二截面中完全围绕所述外延源极/漏极区域。
示例19是示例18所述的器件，还包括：硅化物，在所述源极/漏极接触件与所述外延源极/漏极区域之间，所述硅化物在所述第二截面中完全围绕所述外延源极/漏极区域。
示例20是示例17所述的器件，还包括：隔离区域，在所述衬底之上；以及鳍，具有第一部分和第二部分，所述第一部分延伸穿过所述隔离区域，所述第二部分延伸高于所述隔离区域，所述纳米结构设置在所述鳍之上，所述鳍的第一部分具有第三宽度，所述鳍的第二部分具有第四宽度，所述第二宽度和所述第四宽度小于所述第三宽度。

Claims (10)

1.一种形成半导体器件的方法，包括：
图案化多个半导体层以形成第一纳米结构、第二纳米结构和第三纳米结构，所述第二纳米结构设置在所述第一纳米结构和所述第三纳米结构之间；
在覆盖所述第二纳米结构的第二区域的同时，用杂质掺杂所述第二纳米结构的第一区域；
去除所述第一纳米结构和所述第三纳米结构的一些部分以暴露所述第二纳米结构的第一区域的顶部和底部；
在所述第二纳米结构的第一区域的顶部和底部周围生长外延源极/漏极区域；以及
在所述第二纳米结构的第二区域的顶部和底部周围形成栅极堆叠。
2.根据权利要求1所述的方法，还包括：
在生长所述外延源极/漏极区域之前，修整所述第二纳米结构的第一区域以减小所述第二纳米结构的第一区域的厚度。
3.根据权利要求2所述的方法，其中，在修整所述第二纳米结构的第一区域之后，所述第二纳米结构的第一区域的厚度小于所述第二纳米结构的第二区域的厚度。
4.根据权利要求1所述的方法，还包括：
在生长所述外延源极/漏极区域之后，在所述外延源极/漏极区域的顶部和底部周围沉积虚设层；
在所述虚设层上沉积层间电介质ILD层；
蚀刻所述ILD层以形成暴露所述虚设层的第一开口；以及
蚀刻所述虚设层以扩大所述第一开口并暴露所述外延源极/漏极区域。
5.根据权利要求4所述的方法，还包括：
在所述第一开口中并且在所述外延源极/漏极区域周围沉积金属层；
对所述金属层进行退火以在所述外延源极/漏极区域周围形成硅化物；以及
在所述第一开口中沉积导电材料以在所述硅化物周围形成源极/漏极接触件。
6.根据权利要求4所述的方法，其中，所述虚设层包括第一电介质材料，所述ILD层包括第二电介质材料，蚀刻所述ILD层包括以比蚀刻所述第一电介质材料更快的速率来蚀刻所述第二电介质材料，并且蚀刻所述虚设层包括以比蚀刻所述第二电介质材料更快的速率来蚀刻所述第一电介质材料。
7.根据权利要求6所述的方法，其中，所述第一电介质材料是碳氮化硅，所述第二电介质材料是氧化硅。
8.根据权利要求4所述的方法，还包括：
在沉积所述ILD层之前，在所述虚设层中蚀刻第二开口，其中，沉积所述ILD层包括在所述第二开口中沉积所述ILD层的一部分。
9.一种半导体器件，包括：
衬底之上的第一纳米结构，所述第一纳米结构包括沟道区域和第一轻掺杂源极/漏极LDD区域，所述第一LDD区域与所述沟道区域相邻；
第一外延源极/漏极区域，环绕所述第一LDD区域的四个侧面；
层间电介质ILD层，在所述第一外延源极/漏极区域之上；
源极/漏极接触件，延伸穿过所述ILD层，所述源极/漏极接触件环绕所述第一外延源极/漏极区域的四个侧面；以及
栅极堆叠，与所述源极/漏极接触件和所述第一外延源极/漏极区域相邻，所述栅极堆叠环绕所述沟道区域的四个侧面。
10.一种半导体器件，包括：
衬底之上的纳米结构，所述纳米结构包括沟道区域和轻掺杂源极/漏极LDD区域，所述LDD区域与所述沟道区域相邻，所述沟道区域在第一截面中具有第一宽度和第一厚度，所述LDD区域在第二截面中具有第二宽度和第二厚度，所述第二宽度小于所述第一宽度，所述第二厚度小于所述第一厚度，所述第一截面和所述第二截面各自垂直于所述纳米结构的纵轴；
栅极堆叠，在所述第一截面中完全围绕所述沟道区域；以及
外延源极/漏极区域，在所述第二截面中完全围绕所述LDD区域。
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