CN114093868A - 半导体器件及其形成方法 - Google Patents

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Abstract

本申请公开了半导体器件及其形成方法。在一个实施例中，一种器件包括从衬底延伸的第一鳍。该器件还包括位于第一鳍的侧壁之上并沿着第一鳍的侧壁的第一栅极堆叠。该器件还包括沿着第一栅极堆叠的侧壁设置的第一栅极间隔件。该器件还包括位于第一鳍中并与第一栅极间隔件相邻的第一源极/漏极区域，第一源极/漏极区域包括位于第一鳍上的第一外延层，第一外延层包括具有第一掺杂剂浓度的硼。该器件还包括位于第一外延层上的第二外延层，第二外延层包括具有第二掺杂剂浓度的硼，第二掺杂剂浓度大于第一掺杂剂浓度。

Description

半导体器件及其形成方法
技术领域
本公开涉及半导体制造领域，更具体地，涉及半导体器件及其形成方法。
背景技术
半导体器件用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。半导体器件通常通过以下方式来制造：在半导体衬底之上按顺序地沉积材料的绝缘层或电介质层、导电层和半导体层，并使用光刻来图案化各种材料层以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来继续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许更多组件被集成到给定区域中。
发明内容
根据本公开的第一方面，提供了一种半导体器件，包括：第一鳍，所述第一鳍从衬底延伸；第一栅极堆叠，所述第一栅极堆叠位于所述第一鳍的侧壁之上并沿着所述第一鳍的侧壁；第一栅极间隔件，所述第一栅极间隔件沿着所述第一栅极堆叠的侧壁设置；以及第一源极/漏极区域，所述第一源极/漏极区域位于所述第一鳍中并与所述第一栅极间隔件相邻，所述第一源极/漏极区域包括：第一外延层，所述第一外延层位于所述第一鳍上，所述第一外延层包括具有第一掺杂剂浓度的硼；以及第二外延层，所述第二外延层位于所述第一外延层上，所述第二外延层包括具有第二掺杂剂浓度的硼，所述第二掺杂剂浓度大于所述第一掺杂剂浓度。
根据本公开的第二方面，提供了一种用于形成半导体器件的方法，包括：在第一鳍的侧壁之上并沿着所述第一鳍的侧壁沉积第一虚设栅极，所述第一鳍从衬底延伸；沿着所述第一虚设栅极的侧壁形成第一栅极间隔件；在所述第一鳍中并与所述第一栅极间隔件相邻地形成第一凹部；以及在所述第一凹部中形成第一源极/漏极区域，其中，形成所述第一源极/漏极区域包括：在所述第一凹部中外延生长第一层，所述第一层延伸到所述第一鳍的顶表面上方，所述第一层包括具有第一掺杂剂浓度的第一掺杂剂；以及在所述第一层上外延生长第二层，所述第二层包括具有第二掺杂剂浓度的所述第一掺杂剂，所述第二掺杂剂浓度大于所述第一掺杂剂浓度。
根据本公开的第三方面，提供了一种用于形成半导体器件的方法，包括：在第一鳍的侧壁之上并沿着所述第一鳍的侧壁形成第一虚设栅极，所述第一鳍从衬底向上延伸；沿着所述第一虚设栅极的侧壁形成第一栅极间隔件；与所述第一栅极间隔件相邻地在所述第一鳍中蚀刻第一凹部；在所述第一凹部中形成第一源极/漏极区域，所述第一源极/漏极区域包括第一外延层和第二外延层，所述第一外延层在所述第一凹部中从所述第一鳍生长，所述第二外延层从所述第一外延层生长，所述第二外延层具有比所述第一外延层大的硼浓度；以及用设置在所述第一鳍的侧壁之上并沿着所述第一鳍的侧壁设置的第一功能栅极堆叠来替代所述第一虚设栅极。
附图说明
当结合附图进行阅读时，通过以下详细描述可最佳地理解本发明的各个方面。要注意的是，根据行业的标准惯例，各种特征没有按比例绘制。事实上，为了讨论的清楚，各种特征的尺寸可能被任意地增大或缩小。
图1示出了根据一些实施例的三维视图中的FinFET的示例。
图2、图3、图4、图5、图6、图7、图8A、图8B、图9A、图9B、图10A、图10B、图10C、图10D、图11A、图11B、图11C、图11D、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图15C、图16A、图16B、图17A和图17B是根据一些实施例的制造FinFET的中间阶段的截面视图。
图18是根据一些实施例的源极/漏极区域的透视图。
图19是示出根据一些实施例的源极/漏极区域的掺杂剂浓度的曲线图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的描述中在第二特征之上或上形成第一特征可以包括其中第一特征和第二特征以直接接触方式形成的实施例，还可以包括可以在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，并且其本身并不指示所讨论的各个实施例和/或配置之间的关系。
此外，可以在本文中使用空间相关术语(例如，“之下”、“下方”、“下”、“上方”、“上”等)以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或操作中的除了图中所示的定向之外的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，这里使用的空间相关描述符也可以相应地解释。
根据各种实施例提供了鳍式场效应晶体管(FinFET)及其形成方法。示出了形成FinFET的中间阶段。本文讨论的一些实施例是在使用后栅极工艺(有时称为替换栅极工艺)形成的FinFET的上下文中讨论的。在其他实施例中，可以使用先栅极工艺。讨论了实施例的一些变型。此外，一些实施例考虑了在平面型器件(例如，平面型FET)中使用的方面。本领域普通技术人员将容易理解在其他实施例的范围内可以设想的可以进行的其他修改。尽管以特定顺序讨论了方法实施例，但是各种其他方法实施例可以以任何逻辑顺序执行，并且可以包括比本文所描述的更少或更多的步骤。
在具体提出所示出的实施例之前，将在总体上提出本公开实施例的某些有利特征和方面。总体而言，本公开是一种半导体器件及其形成方法，用于通过减小半导体器件的源极/漏极区域的寄生电阻来改进FinFET器件的性能。在所公开的实施例中，源极/漏极区域包括位于源极/漏极区域的外部的超重掺杂层，其可以减小源极/漏极区域的寄生电阻。例如，对于诸如p型FinFET之类的p型金属氧化物半导体FET(MOSFET)，源极/漏极区域包括超重地掺杂有硼的外部层，以减小寄生电阻。通过包括重掺杂层，降低了导电接触件与源极/漏极区域之间的界面处的肖特基势垒高度，因此，载流子可以更容易地隧穿该界面，从而降低了寄生电阻。寄生电阻的这种减小可以提高半导体器件的性能。具体地，发明人发现对于p型金属氧化物半导体FET(MOSFET)，源极/漏极区域中的p型掺杂浓度极大地影响了半导体器件的总电阻，因为对于p型MOSFET，寄生电阻是总电阻的很大一部分。所公开的工艺和结构可以改进FinFET器件的性能和可靠性。
一些实施例设想在制造工艺期间制造n型器件(例如n型FinFET)和p型器件(例如p型FinFET)两者。因此，一些实施例设想了互补器件的形成。下面的附图可以示出一个器件，但是本领域普通技术人员将容易理解，可以在处理期间形成多个器件(其中一些器件具有不同的器件类型)。下面讨论互补器件的形成的一些方面，但这些方面不一定在附图中示出。
图1示出了根据一些实施例的三维视图中的FinFET的示例。该FinFET包括位于衬底50(例如，半导体衬底)上的鳍52。隔离区域56被设置在衬底50中，并且鳍52从相邻的隔离区域56之间突出得高于这些隔离区域56。虽然隔离区域56被描述/示出为与衬底50分离，但是如本文所使用的，术语“衬底”可以用于仅指代半导体衬底也可以用于指代包括隔离区域的半导体衬底。此外，虽然鳍52被示出为与衬底50成单一连续材料，但鳍52和/或衬底50可以包括单一材料或多种材料。在此上下文中，鳍52指代在相邻的隔离区域56之间延伸的部分。
栅极电介质层92沿着鳍52的侧壁并且位于鳍52的顶表面之上，并且栅极电极94位于栅极电介质层92之上。源极/漏极区域82被设置在鳍52关于栅极电介质层92和栅极电极94的相反侧上。图1还示出了在后面的图中使用的参考截面。截面A-A沿着栅极电极94的纵向轴线，并且在例如垂直于FinFET的源极/漏极区域82之间的电流流动方向的方向上。截面B-B垂直于截面A-A并且沿着鳍52的纵向轴线并且在例如FinFET的源极/漏极区域82之间的电流流动的方向上。截面C-C平行于截面A-A并延伸穿过FinFET的源极/漏极区域。为了清楚起见，后续附图引用这些参考截面。
在使用后栅极工艺形成的FinFET的上下文中讨论了本文讨论的一些实施例。在其他实施例中，可以使用先栅极工艺。此外，一些实施例考虑在平面器件(例如，平面FET)、纳米结构(例如，纳米片、纳米线、栅极全环绕结构等)、或场效应晶体管(NSFET)等中使用的方面。
图2至图17B是根据一些实施例的制造FinFET的中间阶段的截面视图。图2至图7示出了图1中所示的参考截面A-A，区别是包括多个鳍/FinFET。图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A和图17A是沿着图1中所示的参考截面A-A进行图示的，并且图8B、图9B、图10B、图11B、图12B、图13B、图14B、图15B、图15C、图16B和图17B是沿着图1中所示的类似截面B-B进行图示的，区别是包括多个鳍/FinFET。图10C、图10D、图11C和图11D是沿着图1所示的参考截面C-C示出的，区别是包括多个鳍/FinFET。
在图2中，提供了衬底50。衬底50可以是半导体衬底，例如体半导体、绝缘体上半导体(SOI)衬底等，其可以是掺杂的(例如，掺杂有p型掺杂剂或n型掺杂剂)或未掺杂的。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料的层。绝缘体层可以是例如埋置氧化物(BOX)层或氧化硅层等。绝缘体层设置在衬底上，衬底通常是硅衬底或玻璃衬底。也可以使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟；合金半导体，包括硅-锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟、和/或砷化镓铟；或前述项的组合。
衬底50具有n型区域50N和p型区域50P。n型区域50N可以用于形成n型器件，例如，NMOS晶体管，例如，n型FinFET。p型区域50P可以用于形成p型器件，例如，PMOS晶体管，例如，p型FinFET。n型区域50N可以与p型区域50P在物理上分离(如分隔符51所示)，并且可以在n型区域50N和p型区域50P之间设置任何数量的器件特征(例如，其他有源器件、掺杂区域、隔离结构等)。
在图3中，在衬底50中形成鳍52。鳍52是半导体条带。在一些实施例中，可以通过在衬底50中蚀刻沟槽来在衬底50中形成鳍52。该蚀刻可以是任何可接受的蚀刻工艺，例如，反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或前述项的组合。蚀刻可以是各向异性的。
可以通过任何合适的方法来图案化鳍。例如，可以使用一种或多种光刻工艺(包括双重图案化或多重图案化工艺)来图案化鳍52。通常，双重图案化工艺或多重图案化工艺将光刻工艺和自对准工艺相结合，从而允许图案被创建具有例如小于在其他情况下使用单一直接光刻工艺能够获得的间距的间距。例如，在一个实施例中，在衬底之上形成牺牲层，并且使用光刻工艺对该牺牲层进行图案化。使用自对准工艺沿着图案化的牺牲层来形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍。在一些实施例中，掩模(或其他层)可以保留在鳍52上。
在图4中，在衬底50之上并且在相邻的鳍52之间形成绝缘材料54。绝缘材料54可以是氧化物(例如，氧化硅)、氮化物等、或前述项的组合，并且可以通过以下方式而形成：高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中的基于CVD的材料沉积和后固化以使其转换成另一种材料(例如，氧化物))等、或前述项的组合。可以使用通过任何可接受的工艺形成的其他绝缘材料。在所示实施例中，绝缘材料54是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，就可以执行退火工艺。在一种实施例中，绝缘材料54被形成为使得多余的绝缘材料54覆盖鳍52。尽管绝缘材料54被示出为单个层，但一些实施例可以使用多个层。例如，在一些实施例中，可以首先沿着衬底50和鳍52的表面形成衬里(未示出)。此后，可以在衬里之上形成如上面讨论的填充材料。
在图5中，去除工艺被应用于绝缘材料54以去除鳍52之上的多余的绝缘材料54。在一些实施例中，可以使用平坦化工艺，例如，化学机械抛光(CMP)、回蚀刻工艺、或它们的组合等。平坦化工艺使鳍52暴露，使得在平坦化工艺完成之后，鳍52的顶表面和绝缘材料54的顶表面是齐平的。在掩模保留在鳍52上的实施例中，平坦化工艺可以暴露掩模或去除掩模，使得在平坦化工艺完成之后，掩模或鳍52的顶表面分别与绝缘材料54的顶表面是齐平的。
在图6中，绝缘材料54被凹陷以形成浅沟槽隔离(STI)区域56。绝缘材料54被凹陷以使得n型区域50N和p型区域50P中的鳍52的上部从相邻的STI区域56之间突出。此外，STI区域56的顶表面可以具有平坦表面(如图所示)、凸表面、凹表面(例如，碟形)、或前述项的组合。STI区域56的顶表面可以通过适当的蚀刻而被形成为平坦的、凸的和/或凹的。STI区域56可以使用可接受的蚀刻工艺进行凹陷，例如，对绝缘材料54的材料具有选择性的蚀刻工艺(例如，以比蚀刻鳍52的材料更快的速率蚀刻绝缘材料54的材料)。例如，可以使用利用例如稀释的氢氟酸(dHF)的氧化物去除。
关于图2至图6描述的工艺仅是可以如何形成鳍52的一个示例。在一些实施例中，可以通过外延生长工艺来形成鳍。例如，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽以暴露下面的衬底50。可以在沟槽中外延生长同质外延结构，并且电介质层可以被凹陷使得同质外延结构从电介质层突出以形成鳍。此外，在一些实施例中，异质外延结构可用于鳍52。例如，图5中的鳍52可以被凹陷，并且可以在经凹陷的鳍52之上外延生长与鳍52不同的材料。在这样的实施例中，鳍52包括凹陷材料，以及设置在经凹陷的材料之上的外延生长材料。在更进一步的实施例中，可以在衬底50的顶表面之上形成电介质层，并且可以穿过电介质层蚀刻沟槽。然后可以使用与衬底50不同的材料在沟槽中外延生长异质外延结构，并且电介质层可以被凹陷以使得异质外延结构从电介质层突出以形成鳍52。在外延生长同质外延或异质外延结构的一些实施例中，可以在生长期间原位掺杂外延生长材料，这可以避免先前和随后的注入，但原位和注入掺杂可以一起使用。
更进一步地，在n型区域50N(例如，NMOS区域)中外延生长与p型区域50P(例如，PMOS区域)中的材料不同的材料可能是有利的。在各种实施例中，鳍52的上部可以由硅-锗(SixGe1-x，其中x可以在0到1的范围内)、碳化硅、纯的或基本上纯的锗、III-V族化合物半导体、或II-VI族化合物半导体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、砷化铝铟、锑化镓、锑化铝、磷化铝、或磷化镓等。
此外，在图6中，可以在鳍52和/或衬底50中形成适当的阱(未示出)。在一些实施例中，可以在n型区域50N中形成P阱，并且可以在p型区域50P中形成N阱。在一些实施例中，在n型区域50N和p型区域50P两者中形成P阱或N阱。
在具有不同阱类型的实施例中，可以使用光致抗蚀剂和/或其他掩模(未示出)来实现n型区域50N和p型区域50P的不同注入步骤。例如，可以在n型区域50N中的鳍52和STI区域56之上形成光致抗蚀剂。图案化光致抗蚀剂，以使衬底50的p型区域50P暴露。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，就在p型区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到n型区域50N中。n型杂质可以是注入该区域中的磷、砷、或锑等，其浓度等于或小于1018cm-3(例如，在约1016cm-3至约1018cm-3之间)。在注入之后，例如通过可接受的灰化工艺去除光致抗蚀剂。
在p型区域50P的注入之后，在p型区域50P中的鳍52和STI区域56之上形成光致抗蚀剂。图案化光致抗蚀剂以使衬底50的n型区域50N暴露。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，就可以在n型区域50N中进行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到p型区域50P中。p型杂质可以是注入该区域中的硼、氟化硼、或铟等，其浓度等于或小于1018cm-3(例如，在约1016cm-3和约1018cm-3之间)。在注入之后，例如通过可接受的灰化工艺来去除光致抗蚀剂。
在n型区域50N和p型区域50P的注入之后，可以执行退火以修复注入损伤并且激活被注入的p型和/或n型杂质。在一些实施例中，可以在生长期间原位掺杂外延鳍的生长材料，这可以避免注入，但原位和注入掺杂可以一起使用。
在图7中，在鳍52上形成虚设电介质层60。虚设电介质层60可以是例如氧化硅、氮化硅、或它们的组合等，并且虚设电介质层60可以根据可接受的技术来沉积或热生长。在虚设电介质层60之上形成虚设栅极层62，并且在虚设栅极层62之上形成掩模层64。虚设栅极层62可以被沉积在虚设电介质层60之上，并且然后(例如，通过CMP)被平坦化。可以在虚设栅极层62之上沉积掩模层64。虚设栅极层62可以是导电或非导电材料，并且可以选自包括以下项的组：非晶硅、多晶硅(polysilicon)、多晶硅锗(多晶SiGe)、金属氮化物、金属硅化物、金属氧化物和金属。虚设栅极层62可以通过物理气相沉积(PVD)、CVD、溅射沉积、或用于沉积所选材料的其他技术来沉积。虚设栅极层62可以由其他材料制成，这些其他材料具有对隔离区域(例如，STI区域56和/或虚设电介质层60)的蚀刻的高蚀刻选择性。掩模层64可以包括一层或多层的例如氮化硅、氮氧化硅等。在该示例中，在n型区域50N和p型区域50P上形成单个虚设栅极层62和单个掩模层64。注意，仅为了说明的目的，虚设电介质层60被示出为仅覆盖鳍52。在一些实施例中，虚设电介质层60可以被沉积为使得虚设电介质层60覆盖STI区域56，从而在STI区域之上并且在虚设栅极层62和STI区域56之间延伸。
图8A至图17B示出了制造实施例器件中的各种附加步骤。图8A至图17B示出了n型区域50N和p型区域50P中的任一者的特征。例如，图8A至图17B中所示的结构可适用于n型区域50N和p型区域50P两者。n型区域50N和p型区域50P的结构中的差异(如果有的话)在每个附图所附的文本中进行描述。
在图8A和图8B中，可以使用可接受的光刻技术和蚀刻技术对掩模层64(参见图7)进行图案化，以形成掩模74。然后可以将掩模74的图案转移到虚设栅极层62。在一些实施例(未示出)中，也可以通过可接受的蚀刻技术将掩模74的图案转移到虚设电介质层60，以形成虚设栅极72。虚设栅极72覆盖鳍52的相应的沟道区域58。可以使用掩模74的图案将每个虚设栅极72与相邻的虚设栅极在物理上间隔开。虚设栅极72还可以具有基本垂直于相应的外延鳍52的长度方向的长度方向。
此外，在图8A和图8B中，可以在虚设栅极72、掩模74和/或鳍52的暴露表面上形成栅极密封间隔件80。热氧化或沉积(之后进行各向异性蚀刻)可以形成栅极密封间隔件80。栅极密封间隔件80可以由氧化硅、氮化硅、或氮氧化硅等形成。
在形成栅极密封间隔件80之后，可以执行用于轻掺杂源极/漏极(LDD)区域(未明确示出)的注入。在具有不同器件类型的实施例中，类似于上面在图6中讨论的注入，可以在n型区域50N之上形成掩模(例如，光致抗蚀剂)，同时使p型区域50P暴露，并且可以将适当类型(例如，p型)的杂质注入到p型区域50P中的暴露的鳍52中。然后可以去除掩模。随后，可以在p型区域50P之上形成掩模(例如，光致抗蚀剂)，同时使n型区域50N暴露，并且可以将适当类型(例如，n型)的杂质注入到n型区域50N中的暴露的鳍52中。然后可以去除掩模。n型杂质可以是前面讨论的任何n型杂质，并且p型杂质可以是前面讨论的任何p型杂质。轻掺杂的源极/漏极区域可以具有约1015cm-3至约1019cm-3的杂质浓度。可以使用退火来修复注入损伤并且激活所注入的杂质。
在图9A和图9B中，沿着虚设栅极72和掩模74的侧壁在栅极密封间隔件80上形成栅极间隔件86。栅极间隔件86可以通过共形地沉积绝缘材料并且随后对绝缘材料进行各向异性地蚀刻来形成。栅极间隔件86的绝缘材料可以是氧化硅、氮化硅、氮氧化硅、碳氮化硅、或前述项的组合等。
注意，上述公开内容总体上描述了形成间隔件和LDD区域的工艺。可以使用其他工艺和顺序。例如，可以利用更少或附加的间隔件，或者可以利用不同的步骤顺序(例如，栅极密封间隔件80可以在形成栅极间隔件86之前不被蚀刻，产生“L形”栅极密封间隔件，间隔件可以被形成并且被去除，等等)。此外，n型器件和p型器件可以使用不同的结构和步骤来形成。例如，n型器件的LDD区域可以在形成栅极密封间隔件80之前形成，而p型器件的LDD区域可以在形成栅极密封间隔件80之后形成。
在图9A、图9B、图10A、图10B、图10C、图10D、图11A、图11B、图11C和图11D中，在鳍52中形成源极/漏极区域82，以在相应的沟道区域58中施加应力，从而改进性能。在鳍52中形成源极/漏极区域82，使得每个虚设栅极72被设置在相应的源极/漏极区域82的相邻对之间。在一些实施例中，源极/漏极区域82可以延伸到鳍52中，并且还可以穿透鳍52。在一些实施例中，使用栅极间隔件86将源极/漏极区域82与虚设栅极72分隔开适当的横向距离，使得源极/漏极区域82不会使所得FinFET的随后形成栅极短路。
源极/漏极区域82的形成可以是通过不同的工艺执行的，使得源极/漏极区域82在每个区域中可以是不同的材料并且可以通过不同的工艺形成。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
首先参考图9A和图9B，对鳍52执行图案化工艺以在鳍52的源极/漏极区域中形成凹部85。可以以在相邻的虚设栅极堆叠72/74之间(在鳍52的内部区域中)或者在隔离区域56与相邻的虚设栅极堆叠件72/74之间(在鳍52的端部区域中)形成凹部85的方式来执行图案化工艺。在一些实施例中，图案化工艺可以包括合适的各向异性干法蚀刻工艺，同时使用虚设栅极堆叠72/74、栅极间隔件86和/或隔离区域56作为组合掩模。合适的各向异性干法蚀刻工艺可以包括反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或前述的组合。例如，在第一图案化工艺中使用RIE的一些实施例中，可以选择工艺参数(例如，工艺气体混合物、电压偏置和RF功率)，使得主要使用物理蚀刻(例如，离子轰击)而不是化学蚀刻(例如，通过化学反应进行自由基蚀刻)来执行蚀刻。在一些实施例中，可以增加电压偏置以增加离子轰击工艺中使用的离子的能量，并因此增加物理蚀刻的速率。由于物理蚀刻本质上是各向异性的并且化学蚀刻本质上是各向同性的，因此这种蚀刻工艺在垂直方向上的蚀刻速率大于在横向方向上的蚀刻速率。在一些实施例中，可以使用包括氟甲烷、甲烷、溴化氢、氧气、氩气、或前述项的组合等的工艺气体混合物来执行各向异性蚀刻工艺。在一些实施例中，图案化工艺形成具有U形底表面的凹部85。凹部85也可以被称为U形凹部85，其示例凹部85在图9B中示出。在一些实施例中，如从鳍52的顶表面测量到的，凹部85的深度在约35nm至约60nm的范围内。
在图10A至图10D以及图11A至图11D中，在凹部85中形成源极/漏极区域82(包括层82A和82B)。在图10A至图10D中，在凹部85中生长源极/漏极区域82的外延层82A。
n型区域50N中的外延源极/漏极区域82可以通过掩蔽p型区域50P并蚀刻n型区域50N中的鳍52的源极/漏极区域以在鳍52中形成凹部来形成。然后，在凹部中外延生长n型区域50N中的外延源极/漏极区域82。外延源极/漏极层82可以包括任何可接受的材料，例如适合于n型FinFET的材料。例如，如果鳍52是硅，则n型区域50N中的外延源极/漏极层82A可以包括在沟道区域58中施加拉伸应变的材料，例如，硅、碳化硅、磷掺杂的碳化硅、或磷化硅等。n型区域50N中的外延源极/漏极层82A可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。
p型区域50P中的外延源极/漏极区域82可以通过掩蔽n型区域50N并蚀刻p型区域50P中的鳍52的源极/漏极区域以在鳍52中形成凹部来形成。然后，在凹部中外延生长p型区域50P中的外延源极/漏极区域82。外延源极/漏极层82可以包括任何可接受的材料，例如适合于p型FinFET的材料。例如，如果鳍52是硅，则p型区域50P中的外延源极/漏极层82A可以包括在沟道区域58中施加压缩应力的材料，例如，硅锗、硼掺杂的硅锗、锗、或锗锡等。p型区域50P中的外延源极/漏极82A可以具有从鳍52的相应表面凸起的表面，并且可以具有小平面。
在p型区域50P中具有硼掺杂的硅锗源极/漏极层82A的实施例中，可以在以下条件下外延生长源极/漏极层82A：温度在580℃至630℃的范围内；压力在17Torr至25Torr的范围内；二氯硅烷(DCS)气体的流速在30sccm至60sccm的范围内；GeH4气体的流速在400sccm至800sccm的范围内；并且B2H6气体的流速在40sccm至150sccm的范围内。源极/漏极外延层82A的掺杂剂浓度可以在1020cm-3至1021cm-3的范围内。在p型区域50P中具有硼掺杂的硅锗源极/漏极层82A的实施例中，源极/漏极外延层82A的硼浓度可以在1020cm-3至1021cm-3之间。
在图11A至图11D中，在外延层82A之上形成外部源极/漏极外延层82B。在一些实施例中，外部源极/漏极外延层82B是超重掺杂源极/漏极层82B，并且具有比层82A更高的掺杂剂浓度。外部源极/漏极外延层82B的掺杂剂浓度可以在1021cm-3至1022cm-3的范围内。在p型区域50P中具有硼掺杂的硅锗源极/漏极层82B的实施例中，外部源极/漏极外延层82B的硼浓度可以在1021cm-3至1022cm-3之间。在一些实施例中，外部源极/漏极外延层82B的硼浓度是源极/漏极外延层82A的二至十倍。在一些实施例中，可以在生长期间对源极/漏极区域层82A和82B进行原位掺杂。在一些实施例中，可以通过注入工艺来对源极/漏极区域层82A和82B进行掺杂。在原位掺杂和注入掺杂两者中，在该工艺之后可以进行退火工艺。
在一些实施例中，超重掺杂源极/漏极层82B可以生长为具有厚度T1。在一些实施例中，厚度T1在5nm至30nm的范围内。如果超重掺杂源极/漏极层82B的厚度大于30nm，则可能出现诸如结节之类的缺陷。这些缺陷可能影响后端环路，并劣化晶圆验收测试性能。如果超重掺杂源极/漏极层82B的厚度小于5nm，则由于源极/漏极区域82的电流会没有足够的传输空间，因此器件的性能会受到限制。如图10B和图11B所示，层82A和82B都与栅极间隔件86在物理上接触。在一些实施例中，层82B与栅极间隔件86接触，而层82A不与栅极间隔件86接触。
在p型区域50P中具有超重掺杂硼的硅锗源极/漏极层82A的实施例中，可以在以下条件下外延生长超重掺杂硅锗源极/漏极层82B：温度在580℃至630℃的范围内；压力在17Torr至25Torr的范围内；二氯硅烷(DCS)气体的流速在30sccm至60sccm的范围内；GeH4气体的流速在400sccm至800sccm的范围内；并且B2H6气体的流速在40sccm至150sccm的范围内。在一些实施例中，层82B的生长条件与层82A的条件相同，区别是超重掺杂硅锗源极/漏极层82B的生长工艺比高度掺杂的硅锗源极/漏极层82A的生长工艺短。例如，用于外部层82B的较短的工艺可能导致B2H6气体斜变速率(ramp rate)具有较大的斜变斜率，这可能导致较多的B2H6气体流入到生长室中并形成超重掺杂硅锗源极/漏极层82B。
在一些实施例中，p型区域50P中的源极/漏极区域82包括层82A和82B两者，而n型区域中的源极/漏极区域82不包括超重掺杂源极/漏极层82B。在一些实施例中，区域50P和50N两者在源极/漏极区域82中包括相同数量的层。
通过减小半导体器件的源极/漏极区域82的寄生电阻，上述形成源极/漏极区域82的方法可以改进FinFET器件的性能。在所公开的实施例中，源极/漏极区域82包括位于源极/漏极区域82外部的超重掺杂层82B，其可以减小源极/漏极区域82的寄生电阻。例如，对于诸如p型FinFET之类的p型MOSFET，源极/漏极区域82包括超重地掺杂有硼的外部层，以减小寄生电阻。通过包括超重掺杂层，降低了随后形成的导电接触件与源极/漏极区域82之间的界面处的肖特基势垒高度，因此，载流子可以更容易地隧穿该界面，从而降低了寄生电阻。寄生电阻的这种减小可以提高半导体器件的性能。具体地，发明人发现对于p型MOSFET，源极/漏极区域中的p型掺杂浓度极大地影响了半导体器件的总电阻，因为对于p型MOSFET，寄生电阻是总电阻的很大一部分。
作为用于在n型区域50N和p型区域50P中形成外延源极/漏极区域82的外延工艺的结果，外延源极/漏极区域的上表面具有横向向外扩展超过鳍52的侧壁的小平面。在一些实施例中，这些小平面使得同一FinFET的相邻的源极/漏极层82A合并，如图10C和图11C所示。在一些实施例中，这些小平面使得同一FinFET的相邻的源极/漏极层82B合并，而层82A不合并。在这些实施例中，外部层82B横跨在相邻的层82A之间。在其他实施例中，在外延工艺完成之后，相邻的源极/漏极区域82保持分离，如图10D和图11D所示。在图10C至图10D以及图11C至图11D所示的实施例中，栅极间隔件86被形成为覆盖鳍52的侧壁延伸得高于STI区域56的一部分，从而阻止外延生长。在一些其他实施例中，用于形成栅极间隔件86的间隔件蚀刻可以被调整以去除间隔件材料，从而允许外延生长区域延伸到STI区域56的表面。在一些实施例中，源极/漏极区域82具有在工艺变化内的平坦的顶表面(参见图10C至图10D以及图11C至图11D)。在一些实施例中，源极/漏极区域82包括有小平面的顶表面。
在图12A和图12B中，第一层间电介质(ILD)88被沉积在图11A和图11B所示的结构之上。第一ILD 88可以由电介质材料形成，并且可以通过任何合适的方法来沉积，例如CVD、等离子体增强CVD(PECVD)或FCVD。电介质材料可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、或未掺杂的硅酸盐玻璃(USG)等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在一些实施例中，接触蚀刻停止层(CESL)87被设置在第一ILD 88与外延源极/漏极区域82、掩模74和栅极间隔件86之间。CESL 87可以包括电介质材料(例如，氮化硅、氧化硅、氮氧化硅等)，其具有低于上覆的第一ILD 88的材料的蚀刻速率。
在图13A和图13B中，可以执行诸如CMP之类的平坦化工艺以使得第一ILD 88的顶表面与虚设栅极72或掩模74的顶表面齐平。平坦化工艺还可以去除虚设栅极72上的掩模74、以及栅极密封间隔件80和栅极间隔件86沿着掩模74的侧壁的部分。在平坦化工艺之后，虚设栅极72的顶表面、栅极密封间隔件80的顶表面、栅极间隔件86的顶表面以及第一ILD88的顶表面是齐平的。因此，虚设栅极72的顶表面通过第一ILD 88而暴露。在一些实施例中，掩模74可以保留，在这种情况下，平坦化工艺使第一ILD 88的顶表面与掩模74的顶表面齐平。
在图14A和图14B中，在(一个或多个)蚀刻步骤中去除虚设栅极72和掩模74(如果存在的话)，从而形成凹部90。还可以去除虚设电介质层60位于凹部90中的部分。在一些实施例中，仅去除虚设栅极72，而虚设电介质层60保留并且通过凹部90而被暴露。在一些实施例中，虚设电介质层60从管芯的第一区域(例如，核心逻辑区域)中的凹部90去除，并保留在管芯的第二区域(例如，输入/输出区域)中的凹部90中。在一些实施例中，通过各向异性干法蚀刻工艺来去除虚设栅极72。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体选择性地蚀刻虚设栅极72，而很少或不蚀刻第一ILD 88或栅极间隔件86。每个凹部90暴露和/或覆盖相应的鳍52的沟道区域58。每个沟道区域58设置在外延源极/漏极区域82的相邻对之间。在去除期间，虚设电介质层60在虚设栅极72被蚀刻时可以用作蚀刻停止层。然后，可以在去除虚设栅极72之后可选地去除虚设电介质层60。
在图15A和图15B中，栅极电介质层92和栅极电极94被形成用于替换栅极。图15C示出了图15B的区域89的详细视图。栅极电介质层92包括沉积在凹部90中的一个或多个层，例如沉积在鳍52的顶表面和侧壁上以及沉积在栅极密封间隔件80/栅极间隔件86的侧壁上。栅极电介质层92也可以形成在第一ILD 88顶表面上。在一些实施例中，栅极电介质层92包括一个或多个电介质层，例如，一个或多个层的氧化硅、氮化硅、金属氧化物、金属硅酸盐等。例如，在一些实施例中，栅极电介质层92包括通过热氧化或化学氧化而形成的氧化硅的界面层和上覆的高k电介质材料，例如，铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。栅极电介质层92可以包括k值大于约7.0的电介质层。栅极电介质层92的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。在虚设栅极电介质60的一些部分保留在凹部90中的实施例中，栅极电介质层92包括虚设栅极电介质60的材料(例如，SiO2)。
栅极电极94被分别沉积在栅极电介质层92之上，并且填充凹部90的剩余部分。栅极电极94可以包括含金属材料，例如，氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或其多层。例如，虽然图15B中示出了单层栅极电极94，但是栅极电极94可以包括任何数量的衬里层94A、任何数量的功函数调整层94B和填充材料94C，如图15C所示。在填充凹部90之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电介质层92和栅极电极94的材料的多余部分，这些多余部分位于ILD 88的顶表面之上。因此，栅极电极94和栅极电介质层92的材料的剩余部分形成所得FinFET的替换栅极。栅极电极94和栅极电介质层92可以统称为“栅极堆叠”。栅极和栅极堆叠可以沿着鳍52的沟道区域58的侧壁延伸。
在n型区域50N和p型区域50P中形成栅极电介质层92可以同时发生，使得每个区域中的栅极电介质层92由相同的材料形成，并且形成栅极电极94可以同时发生，使得每个区域中的栅极电极94由相同的材料形成。在一些实施例中，每个区域中的栅极电介质层92可以通过不同的工艺形成，使得栅极电介质层92可以是不同的材料，和/或每个区域中的栅极电极94可以通过不同的工艺形成，使得栅极电极94可以是不同的材料。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在图16A和图16B中，栅极掩模96被形成在栅极堆叠(包括栅极电介质层92和相应的栅极电极94)之上，并且栅极掩模可以被设置在栅极间隔件86的相对部分之间。在一些实施例中，形成栅极掩模96包括使栅极堆叠凹陷，从而直接在栅极堆叠之上并且在栅极间隔件86的相对部分之间形成凹部。在凹部中填充包括一层或多层电介质材料(例如，氮化硅或氮氧化硅等)的栅极掩模96，随后进行平坦化工艺以去除电介质材料在第一ILD 88之上延伸的多余部分。
还如图16A和图16B所示，第二ILD 108被沉积在第一ILD 88之上。在一些实施例中，第二ILD 108是通过可流动CVD方法形成的可流动膜。在一些实施例中，第二ILD 108是由诸如PSG、BSG、BPSG、USG之类的电介质材料形成的，并且可以通过诸如CVD和PECVD之类的任何合适的方法来沉积。随后形成的栅极接触件110(图17A和图17B)穿透第二ILD 108和栅极掩模96，以接触经凹陷的栅极电极94的顶表面。
在图17A和17B中，根据一些实施例，栅极接触件110和源极/漏极接触件112被成形为穿过第二ILD 108和第一ILD 88。用于源极/漏极接触件112的开口被形成为穿过第一ILD88和第二ILD 108，并且用于栅极接触件110的开口被形成为穿过第二ILD 108和栅极掩模96。可以使用可接受的光刻和蚀刻技术来形成这些开口。在开口中形成诸如扩散阻挡层、粘附层等的衬里(未示出)以及导电材料。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是铜、铜合金、银、金、钨、钴、铝、镍等。可以执行诸如CMP之类的平坦化工艺以从ILD 108的表面去除多余的材料。剩余的衬里和导电材料在开口中形成源极/漏极接触件112和栅极接触件110。可以执行退火工艺以在外延源极/漏极区域82和源极/漏极接触件112之间的界面处形成硅化物。源极/漏极接触件112物理地和电气地耦合到外延源极/漏极区域82，并且栅极接触件110物理地和电气地耦合到栅极电极106。源极/漏极接触件112和栅极接触件110可以以不同的工艺形成，或者可以以相同的工艺形成。尽管每个源极/漏极接触件112和栅极接触件110被示出为形成在相同的截面中，但是应当理解，每个源极/漏极接触件112和栅极接触件110可以被形成在不同的截面中，这可以避免接触件的短路。
在一些实施例中，源极/漏极接触件112与超重掺杂源极/漏极层82B物理地接触。在一些实施例中，源极/漏极接触件112与超重掺杂源极/漏极层82B的平坦顶表面(参见图11C至图11D)物理地接触(参见图18)。
图18是根据一些实施例的源极/漏极区域82的透视图。如上所述，通过包括超重掺杂源极/漏极层82B，降低了导电接触件112与源极/漏极区域82之间的界面处的肖特基势垒高度，因此，载流子可以更容易地隧穿该界面，从而降低了寄生电阻。图18通过示出电流120沿着层82B的所有部分(上部、中间和下部)流动来以图示方式说明了这种想法。这种载流能力降低了源极/漏极区域82的寄生电阻并改进了器件的性能。
图19是示出根据一些实施例的源极/漏极区域的掺杂剂浓度的曲线图。具体地，线130示出了超重外部源极/漏极层82B的掺杂浓度，并且线132示出了源极/漏极层82A的掺杂浓度。图19中示出的值是示例，而其他值也在本公开的范围内。如图19所示，层82B具有三个掺杂剂浓度峰值：在0nm至5nm之间的深度的第一峰值、在10nm至15nm之间的深度的第二峰值、以及在20nm至25nm之间的深度的第三峰值。在所示的实施例中，第一峰值和第三峰值大于第二峰值，但是其他配置也在本公开的范围内。
实施例可以实现优点。所公开的半导体器件及其形成方法通过减小半导体器件的源极/漏极区域的寄生电阻来改进FinFET器件的性能。在所公开的实施例中，源极/漏极区域包括位于源极/漏极区域外部的超重掺杂层，其可以减小源极/漏极区域的寄生电阻。例如，对于诸如p型FinFET之类的p型MOSFET，源极/漏极区域包括超重地掺杂有硼的外部层，以减小寄生电阻。通过包括超重掺杂层，降低了导电接触件与源极/漏极区域之间的界面处的肖特基势垒高度，因此，载流子可以更容易地隧穿该界面，从而降低了寄生电阻。寄生电阻的这种减小可以提高半导体器件的性能。具体地，发明人发现对于p型MOSFET，源极/漏极区域中的p型掺杂浓度极大地影响了半导体器件的总电阻，因为对于p型MOSFET，寄生电阻是总电阻的很大一部分。所公开的工艺和结构可以改进FinFET器件的性能和可靠性。
所公开的FinFET实施例还可以应用于纳米结构器件，例如，纳米结构(例如，纳米片、纳米线、栅极全环绕结构等)场效应晶体管(NSFET)。在NSFET实施例中，鳍被通过对沟道层和牺牲层的交替层的堆叠进行图案化而形成的纳米结构代替。虚设栅极堆叠和源极/漏极区域以与上述实施例类似的方式而形成。在虚设栅极堆叠被去除之后，牺牲层可以在沟道区域中被部分或全部去除。替换栅极结构以与上述实施例类似的方式形成，替换栅极结构可以部分或完全填充通过去除牺牲层而留下的开口，并且替换栅极结构可以部分或完全围绕NSFET器件的沟道区域中的沟道层。可以以与上述实施例类似的方式形成ILD以及与替换栅极结构和源极/漏极区域的接触件。纳米结构器件可以如美国专利申请公开No.2016/0365414中所公开的那样来形成，该专利公开通过引用整体并入本文。
在一种实施例中，一种器件包括从衬底延伸的第一鳍。该器件还包括位于第一鳍的侧壁之上并沿着第一鳍的侧壁的第一栅极堆叠。该器件还包括沿着第一栅极堆叠的侧壁设置的第一栅极间隔件。该器件还包括位于第一鳍中并与第一栅极间隔件相邻的第一源极/漏极区域，第一源极/漏极区域包括位于第一鳍上的第一外延层，第一外延层包括具有第一掺杂剂浓度的硼。该器件还包括位于第一外延层上的第二外延层，第二外延层包括具有第二掺杂剂浓度的硼，第二掺杂剂浓度大于第一掺杂剂浓度。
实施例可以包括以下特征中的一个或多个。在该器件中，第二外延层的厚度在5nm至30nm的范围内。第二外延层具有平坦的顶表面。该器件还包括：蚀刻停止层，该蚀刻停止层位于第一源极/漏极区域之上并且位于第一栅极间隔件的侧壁上；第一层间电介质，该第一层间电介质位于蚀刻停止层之上；第二层间电介质，该第二层间电介质位于第一层间电介质之上；以及第一导电接触件，该第一导电接触件延伸穿过第一层间电介质、第二层间电介质和蚀刻停止层，该第一导电接触件电气耦合到第一源极/漏极区域。第二外延层与第一栅极间隔件接触。第一外延层与第一栅极间隔件接触。该器件还包括：第二鳍，该第二鳍从衬底延伸；第二栅极堆叠，该第二栅极堆叠位于该第二鳍的侧壁之上并沿着该第二鳍的侧壁；第二栅极间隔件，该第二栅极间隔件沿着该第二栅极堆叠的侧壁设置；以及第二源极/漏极区域，该第二源极/漏极区域位于第二鳍中并与第二栅极间隔件相邻，该第二源极/漏极区域包括第三外延层，该第三外延层具有与第一外延层和第二外延层不同的材料组合物。第二掺杂剂浓度是第一掺杂剂浓度的二至十倍。
在一种实施例中，一种方法包括在第一鳍的侧壁之上并沿着第一鳍的侧壁沉积第一虚设栅极，该第一鳍从衬底延伸。该方法还包括沿着第一虚设栅极的侧壁形成第一栅极间隔件。该方法还包括与第一栅极间隔件相邻地在第一鳍中形成第一凹部。该方法还包括在第一凹部中形成第一源极/漏极区域，其中，形成第一源极/漏极区域包括在第一凹部中外延生长第一层，第一层在第一鳍的顶表面上方延伸，第一层包括具有第一掺杂剂浓度的第一掺杂剂。该方法还包括在第一层上外延生长第二层，第二层包括具有第一掺杂剂的第二掺杂剂浓度，第二掺杂剂浓度大于第一掺杂剂浓度。
实施例可以包括以下特征中的一个或多个。在该方法中，第一源极/漏极区域的第一层与第一栅极间隔件物理地接触。第一层以第一组生长条件外延生长第一时间段，并且其中，第二层以第一组生长条件外延生长第二时间段，第二时间段比第一时间段短。第一掺杂剂是硼。第二层的厚度在5nm至30nm的范围内。该方法还包括用设置在第一鳍的侧壁之上并沿着第一鳍的侧壁设置的功能栅极堆叠来替代第一虚设栅极。第二掺杂剂浓度是第一掺杂剂浓度的二至十倍。第二掺杂剂浓度在1021cm-3至1022cm-3之间的范围内。
在一个实施例中，一种方法包括在第一鳍的侧壁之上并沿着第一鳍的侧壁形成第一虚设栅极，第一鳍从衬底向上延伸。该方法还包括沿着第一虚设栅极的侧壁形成第一栅极间隔件。该方法还包括与第一栅极间隔件相邻地在第一鳍中蚀刻第一凹部。该方法还包括在第一凹部中形成第一源极/漏极区域，该第一源极/漏极区域包括第一外延层和第二外延层，第一外延层在第一凹部中从第一鳍生长，第二外延层从所述第一外延层生长，第二外延层具有比第一外延层大的硼浓度。该方法还包括用设置在第一鳍的侧壁之上并沿着第一鳍的侧壁设置的第一功能栅极堆叠来替代第一虚设栅极。
实施例可以包括以下特征中的一个或多个。在该方法中，第二外延层与第一栅极间隔件物理地接触。该方法还包括：在第二鳍的侧壁之上并沿着第二鳍的侧壁形成第二虚设栅极，第二鳍从衬底向上延伸；沿着第二虚设栅极的侧壁形成第二栅极间隔件；与第二栅极间隔件相邻地在第二鳍中蚀刻第二凹部；在第二凹部中形成第二源极/漏极区域，该第二源极/漏极区域包括第三外延层，该第三外延层的材料组合物与第一外延层和第二外延层不同；以及用设置在第一鳍的侧壁之上并沿着第一鳍的侧壁设置的第二功能栅极堆叠来替代第二虚设栅极。第二外延层的硼的浓度在1021cm-3至1022cm-3的范围内。
前述内容概述了若干个实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域的技术人员应该领会的是，他们可以容易地使用本公开作为基础，用于设计或者修改其他工艺和结构，以实现与这里引入的实施例相同的目的和/或达到与这里引入的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造并不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下进行各种改变、替代和变更。
示例
示例1.一种半导体器件，包括：第一鳍，所述第一鳍从衬底延伸；第一栅极堆叠，所述第一栅极堆叠位于所述第一鳍的侧壁之上并沿着所述第一鳍的侧壁；第一栅极间隔件，所述第一栅极间隔件沿着所述第一栅极堆叠的侧壁设置；以及第一源极/漏极区域，所述第一源极/漏极区域位于所述第一鳍中并与所述第一栅极间隔件相邻，所述第一源极/漏极区域包括：第一外延层，所述第一外延层位于所述第一鳍上，所述第一外延层包括具有第一掺杂剂浓度的硼；以及第二外延层，所述第二外延层位于所述第一外延层上，所述第二外延层包括具有第二掺杂剂浓度的硼，所述第二掺杂剂浓度大于所述第一掺杂剂浓度。
示例2.根据示例1所述的半导体器件，其中，所述第二外延层的厚度在5nm至30nm的范围内。
示例3.根据示例1所述的半导体器件，其中，所述第二外延层具有平坦的顶表面。
示例4.根据权利要求1所述的半导体器件，还包括：蚀刻停止层，所述蚀刻停止层位于所述第一源极/漏极区域之上并且位于所述第一栅极间隔件的侧壁上；第一层间电介质，所述第一层间电介质位于所述蚀刻停止层之上；第二层间电介质，所述第二层间电介质位于所述第一层间电介质之上；以及第一导电接触件，所述第一导电接触件延伸穿过所述第一层间电介质、所述第二层间电介质和所述蚀刻停止层，所述第一导电接触件电气地耦合到所述第一源极/漏极区域。
示例5.根据示例1所述的半导体器件，其中，所述第二外延层与所述第一栅极间隔件接触。
示例6.根据示例5所述的半导体器件，其中，所述第一外延层与所述第一栅极间隔件接触。
示例7.根据示例1所述的半导体器件，还包括：第二鳍，所述第二鳍从衬底延伸；第二栅极堆叠，所述第二栅极堆叠位于所述第二鳍的侧壁之上并沿着所述第二鳍的侧壁；第二栅极间隔件，所述第二栅极间隔件沿着所述第二栅极堆叠的侧壁设置；以及第二源极/漏极区域，所述第二源极/漏极区域位于所述第二鳍中并与所述第二栅极间隔件相邻，所述第二源极/漏极区域包括第三外延层，所述第三外延层具有与所述第一外延层和所述第二外延层不同的材料组合物。
示例8.根据示例1所述的半导体器件，其中，所述第二掺杂剂浓度是所述第一掺杂剂浓度的二至十倍。
示例9.一种用于形成半导体器件的方法，包括：在第一鳍的侧壁之上并沿着所述第一鳍的侧壁沉积第一虚设栅极，所述第一鳍从衬底延伸；沿着所述第一虚设栅极的侧壁形成第一栅极间隔件；在所述第一鳍中并与所述第一栅极间隔件相邻地形成第一凹部；以及在所述第一凹部中形成第一源极/漏极区域，其中，形成所述第一源极/漏极区域包括：在所述第一凹部中外延生长第一层，所述第一层延伸到所述第一鳍的顶表面上方，所述第一层包括具有第一掺杂剂浓度的第一掺杂剂；以及在所述第一层上外延生长第二层，所述第二层包括具有第二掺杂剂浓度的所述第一掺杂剂，所述第二掺杂剂浓度大于所述第一掺杂剂浓度。
示例10.根据示例9所述的方法，其中，所述第一源极/漏极区域的第一层与所述第一栅极间隔件物理地接触。
示例11.根据示例9所述的方法，其中，所述第一层以第一组生长条件外延生长第一时间段，并且其中，所述第二层以所述第一组生长条件外延生长第二时间段，所述第二时间段比所述第一时间段短。
示例12.根据示例9所述的方法，其中，所述第一掺杂剂是硼。
示例13.根据示例9所述的方法，其中，所述第二层的厚度在5nm至30nm的范围内。
示例14.根据示例9所述的方法，还包括：用设置在所述第一鳍的侧壁之上并沿着所述第一鳍的侧壁设置的功能栅极堆叠来替代所述第一虚设栅极。
示例15.根据示例9所述的方法，其中，所述第二掺杂剂浓度是所述第一掺杂剂浓度的二至十倍。
示例16.根据示例15所述的方法，其中，所述第二掺杂剂浓度在1021cm-3至1022cm-3的范围内。
示例17.一种用于形成半导体器件的方法，包括：在第一鳍的侧壁之上并沿着所述第一鳍的侧壁形成第一虚设栅极，所述第一鳍从衬底向上延伸；沿着所述第一虚设栅极的侧壁形成第一栅极间隔件；与所述第一栅极间隔件相邻地在所述第一鳍中蚀刻第一凹部；在所述第一凹部中形成第一源极/漏极区域，所述第一源极/漏极区域包括第一外延层和第二外延层，所述第一外延层在所述第一凹部中从所述第一鳍生长，所述第二外延层从所述第一外延层生长，所述第二外延层具有比所述第一外延层大的硼浓度；以及用设置在所述第一鳍的侧壁之上并沿着所述第一鳍的侧壁设置的第一功能栅极堆叠来替代所述第一虚设栅极。
示例18.根据示例17所述的方法，其中，所述第二外延层与所述第一栅极间隔件物理地接触。
示例19.根据示例17所述的方法，还包括：在第二鳍的侧壁之上并沿着所述第二鳍的侧壁形成第二虚设栅极，所述第二鳍从衬底向上延伸；沿着所述第二虚设栅极的侧壁形成第二栅极间隔件；与所述第二栅极间隔件相邻地在所述第二鳍中蚀刻第二凹部；在第二凹部中形成第二源极/漏极区域，所述第二源极/漏极区域包括第三外延层，所述第三外延层具有与所述第一外延层和所述第二外延层不同的材料组合物；以及用设置在所述第二鳍的侧壁之上并沿着所述第二鳍的侧壁设置的第二功能栅极堆叠来替代所述第二虚设栅极。
示例20.根据示例19所述的方法，其中，所述第二外延层的硼的浓度在1021cm-3至1022cm-3的范围内。

Claims (10)

1.一种半导体器件，包括：
第一鳍，所述第一鳍从衬底延伸；
第一栅极堆叠，所述第一栅极堆叠位于所述第一鳍的侧壁之上并沿着所述第一鳍的侧壁；
第一栅极间隔件，所述第一栅极间隔件沿着所述第一栅极堆叠的侧壁设置；以及
第一源极/漏极区域，所述第一源极/漏极区域位于所述第一鳍中并与所述第一栅极间隔件相邻，所述第一源极/漏极区域包括：
第一外延层，所述第一外延层位于所述第一鳍上，所述第一外延层包括具有第一掺杂剂浓度的硼；以及
第二外延层，所述第二外延层位于所述第一外延层上，所述第二外延层包括具有第二掺杂剂浓度的硼，所述第二掺杂剂浓度大于所述第一掺杂剂浓度。
2.根据权利要求1所述的半导体器件，其中，所述第二外延层的厚度在5nm至30nm的范围内。
3.根据权利要求1所述的半导体器件，其中，所述第二外延层具有平坦的顶表面。
4.根据权利要求1所述的半导体器件，还包括：
蚀刻停止层，所述蚀刻停止层位于所述第一源极/漏极区域之上并且位于所述第一栅极间隔件的侧壁上；
第一层间电介质，所述第一层间电介质位于所述蚀刻停止层之上；
第二层间电介质，所述第二层间电介质位于所述第一层间电介质之上；以及
第一导电接触件，所述第一导电接触件延伸穿过所述第一层间电介质、所述第二层间电介质和所述蚀刻停止层，所述第一导电接触件电气地耦合到所述第一源极/漏极区域。
5.根据权利要求1所述的半导体器件，其中，所述第二外延层与所述第一栅极间隔件接触。
6.根据权利要求5所述的半导体器件，其中，所述第一外延层与所述第一栅极间隔件接触。
7.根据权利要求1所述的半导体器件，还包括：
第二鳍，所述第二鳍从衬底延伸；
第二栅极堆叠，所述第二栅极堆叠位于所述第二鳍的侧壁之上并沿着所述第二鳍的侧壁；
第二栅极间隔件，所述第二栅极间隔件沿着所述第二栅极堆叠的侧壁设置；以及
第二源极/漏极区域，所述第二源极/漏极区域位于所述第二鳍中并与所述第二栅极间隔件相邻，所述第二源极/漏极区域包括第三外延层，所述第三外延层具有与所述第一外延层和所述第二外延层不同的材料组合物。
8.根据权利要求1所述的半导体器件，其中，所述第二掺杂剂浓度是所述第一掺杂剂浓度的二至十倍。
9.一种用于形成半导体器件的方法，包括：
在第一鳍的侧壁之上并沿着所述第一鳍的侧壁沉积第一虚设栅极，所述第一鳍从衬底延伸；
沿着所述第一虚设栅极的侧壁形成第一栅极间隔件；
在所述第一鳍中并与所述第一栅极间隔件相邻地形成第一凹部；以及
在所述第一凹部中形成第一源极/漏极区域，其中，形成所述第一源极/漏极区域包括：
在所述第一凹部中外延生长第一层，所述第一层延伸到所述第一鳍的顶表面上方，所述第一层包括具有第一掺杂剂浓度的第一掺杂剂；以及
在所述第一层上外延生长第二层，所述第二层包括具有第二掺杂剂浓度的所述第一掺杂剂，所述第二掺杂剂浓度大于所述第一掺杂剂浓度。
10.一种用于形成半导体器件的方法，包括：
在第一鳍的侧壁之上并沿着所述第一鳍的侧壁形成第一虚设栅极，所述第一鳍从衬底向上延伸；
沿着所述第一虚设栅极的侧壁形成第一栅极间隔件；
与所述第一栅极间隔件相邻地在所述第一鳍中蚀刻第一凹部；
在所述第一凹部中形成第一源极/漏极区域，所述第一源极/漏极区域包括第一外延层和第二外延层，所述第一外延层在所述第一凹部中从所述第一鳍生长，所述第二外延层从所述第一外延层生长，所述第二外延层具有比所述第一外延层大的硼浓度；以及
用设置在所述第一鳍的侧壁之上并沿着所述第一鳍的侧壁设置的第一功能栅极堆叠来替代所述第一虚设栅极。
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