KR20210148864A - 반도체 디바이스 및 제조 방법 - Google Patents

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KR20210148864A
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Abstract

반도체 디바이스와, 반도체 디바이스를 위해 게이트의 측벽 상에 스페이서가 제조되는 제조 방법이 제시된다. 실시예에서 스페이서는 제1 밀봉부, 제2 밀봉부, 및 접촉 에칭 정지층을 포함하고, 여기서 제1 밀봉부는 제1 벌크 물질과 함께 제1 쉘을 포함하고, 제2 밀봉부는 제2 벌크 물질을 갖는 제2 쉘을 포함하며, 접촉 에칭 정지층은 제3 벌크 물질 및 제2 유전체 물질을 포함한다.

Description

반도체 디바이스 및 제조 방법{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURE}
우선권 주장 및 상호 참조
본 출원은 2020년 5월 28일에 출원된 미국 특허 가출원 제63/031,076호의 이익을 주장하며, 그 출원은 참조로서 본 명세서에 병합된다.
반도체 디바이스는 예를 들면, 개인용 컴퓨터, 셀 폰, 디지털 카메라, 및 다른 전자 장비와 같은, 다양한 전자 응용들에서 사용된다. 반도체 디바이스는 통상적으로 반도체 기판 위에 물질의 절연 또는 유전체층, 전도성층, 및 반도체층을 순차적으로 성막(deposit)시키고, 이것들 상에 회로 컴포넌트와 요소를 형성하도록 리소그래피를 사용해서 다양한 물질층들을 패너닝함으로써 제조된다.
반도체 산업은 최소 피처 크기(minimum feature size)를 지속적으로 줄임으로써 다양한 전자 컴포넌트(예컨대, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 지속적으로 향상시켜 더 많은 컴포넌트가 주어진 영역에 집적될 수 있게 한다.
본 개시의 양상은 첨부한 도면들과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처는 실제크기대로 도시되지 않는 것을 주목된다. 실제로, 다양한 피처의 치수는 논의의 명료화를 위해 임의로 증가되거나 감소될 수 있다.
도 1은 일부 실시예에 따른 FinFET의 예를 3차원도(three-dimensional view)로 도시한다.
도 2, 3, 4, 5, 6, 7, 8a, 8b, 8c, 8d, 9a, 9b, 9c, 9d, 10a, 10b, 10c, 10d, 11a, 11b, 11c, 11d, 12a, 12b, 12c, 12d, 13a, 13b, 13c, 13d, 14a, 14b, 15a, 15b, 16a, 16b, 17a, 17b, 17c, 18a, 18b, 19a 및 19b는 일부 실시예에 따라 FinFET 제조의 중간 단계의 단면도이다.
하기의 개시는 본 발명의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예시는 본 개시를 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 도시되는 바와 같이 하나의 요소 또는 피처와 또 다른 요소(들) 또는 피처(들) 간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 방위로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들(descriptors)은 마찬가지로 상응하게 해석될 수 있다.
이제 적절한 유전 상수를 유지하면서 손상을 줄이는 데 도움을 주기 위해 밀봉 스페이서가 사용되는 아래에서 설명되는 특정 실시예를 참조하여 실시예가 이제 논의될 것이다. 그러나, 설명된 실시예는 여기에 제시된 아이디어를 제한하려는 의도가 아닌 특정 실시예이다. 오히려, 아이디어는 광범위한 실시예에서 사용될 수 있으며, 이러한 모든 실시예는 설명의 범위 내에 완전히 포함되도록 의도된다.
도 1은 일부 실시예에 따른 FinFET의 예를 3차원도(three-dimensional view)로 도시한다. FinFET은 기판(50)(예를 들어, 반도체 기판) 상에 핀(52)을 포함한다. 분리 영역(56)은 기판(50) 내에 배치되고, 핀(52)은 이웃하는 분리 영역들(56) 위로 그리고 그 사이로부터 돌출한다. 분리 영역(56)이 기판(50)으로부터 분리된 것으로 설명/도시되어 있지만, 본 명세서에서 사용되는 용어 "기판"은 단지 반도체 기판만을 또는 분리 영역을 포함하는 반도체 기판을 지칭하기 위해 사용될 수 있다. 또한, 핀(52)은 기판(50)과 단일 연속 물질로서 도시되어 있지만, 핀(52) 및/또는 기판(50)은 단일 물질 또는 복수의 물질들을 포함할 수 있다. 이와 관련하여, 핀(52)은 이웃하는 분리 영역들(56) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체층(92)은 측벽을 따라 그리고 핀(52)의 상단 표면 위에 있고, 게이트 전극(94)은 게이트 유전체(92) 위에 있다. 에피택셜 소스/드레인 영역(82)은 게이트 유전체층(92) 및 게이트 전극(94)에 대해 핀(52)의 양측에 배치된다. 또한, 도 1은 이후의 도면에 사용되는 참조 단면을 나타낸다. 단면 A-A는 게이트 전극(94)의 종축을 따라 그리고 예를 들어, FinFET의 에피택셜 소스/드레인 영역들(82) 사이의 전류 흐름 방향에 수직인 방향이다. 단면 B-B는 단면 A-A에 수직이고 핀(52)의 종축을 따라 그리고 예를 들면, FinFET의 소스/드레인 영역들(82) 사이의 전류 흐름 방향이다. 단면 C-C는 단면 A-A와 평행하며 FinFET의 소스/드레인 영역을 관통해 연장된다. 후속 도면은 명확성을 위해 이들 참조 단면들을 참조한다.
본 명세서에서 논의된 일부 실시예는 게이트 라스트 프로세스(gate-last process)를 사용하여 형성된 FinFET의 맥락에서 논의된다. 다른 실시예들에서, 게이트 퍼스트 프로세스(gate-first process)가 사용될 수 있다. 또한, 일부 실시예는 예를 들면, 평면 FET, 나노 구조물(예를 들어, 나노 시트, 나노 와이어, 게이트 올 어라운드 등) 전계 효과 트랜지스터(nanostructure field effect transistor; NSFET) 등과 같은 평면 디바이스에 사용되는 양상을 고려한다.
도 2 내지 19b는 일부 실시예에 따라 FinFET의 제조시 중간 단계의 단면도이다. 도 2 내지 7은 다수의 핀/FinFET을 제외하고 도 1에 도시되는 기준 단면 A-A를 도시한다. 도 8a, 9a, 10a, 11a, 12a, 13a, 14a, 15a, 16a, 17a, 18a 및 19a는 도 1에 도시된 기준 단면 A-A를 따라 도시되고, 도 8b, 9b, 10b, 11b, 12b, 13b, 14b, 15b, 16b, 17b, 18b 및 19b는 다수의 핀/FinFET를 제외하고는 도 1에 도시된 유사한 단면 B-B를 따라 도시되어있다. 도 8c, 8d, 9c, 9d, 10c, 10d, 11c, 11d, 12c, 12d, 13c 및 13d는 서로 다른 영역에 있는 다수의 핀/FinFET을 제외하고는 도 1에 도시된 참조 단면 C-C를 따라 도시되어 있다.
도 2에서, 기판(50)이 제공된다. 기판(50)은, (예컨대, p형 또는 n형 도펀트로) 도핑될 수 있거나 도핑되지 않을 수 있는, 예컨대, 벌크 반도체, 반도체-온-인슐레이터(semiconductor-on-insulator; SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 예를 들어, 실리콘 웨이퍼와 같은, 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 물질층이다. 절연체층은 예를 들면, 매립 산화물(buried oxide; BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 즉, 일반적으로 실리콘 또는 유리 기판 상에 제공된다. 다중층 또는 구배(gradient) 기판과 같은 다른 기판이 또한 사용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비화물 인화물을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 n형 영역(50N) 및 p형 영역(50P)을 갖는다. n형 영역(50N)은 예를 들면, NMOS 트랜지스터(예를 들면, n형 FinFET)와 같은 n형 디바이스를 형성하기 위한 것일 수 있다. p형 영역(50P)은 예를 들면, PMOS 트랜지스터(예를 들면, p형 FinFET)와 같은 p형 디바이스를 형성하기 위한 것일 수 있다. N형 영역(50N)은 p형 영역(50P)으로부터 물리적으로 분리될 수 있고(분할기(51)에 의해 도시된 바와 같음), 임의의 수의 디바이스 피처들(예를 들어, 다른 능동 디바이스, 도핑된 영역, 분리 구조물 등)이 n형 영역(50N)과 p형 영역(50P) 사이에 배치될 수 있다.
도 3에서, 핀(52)은 기판(50)에 형성된다. 핀(52)은 반도체 스트립이다. 일부 실시예에서, 핀(52)은 기판(50) 내의 트렌치를 에칭함으로써 기판(50) 내에 형성될 수 있다. 에칭은 예를 들면, 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등 또는 이들의 조합과 같은, 임의의 허용 가능한 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다.
핀은 임의의 적합한 방법에 의해 패터닝될 수 있다. 예를 들면, 핀(52)은 이중-패터닝 또는 다중-패터닝 프로세스를 포함하는, 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 프로세스 또는 다중 패터닝 프로세스는 포토리소그래피와 자기 정렬(self-aligned) 프로세스를 결합하여, 예를 들면, 그렇지 않은 경우 단일 직접 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 작은 피치를 갖는 패턴이 생성되게 할 수 있다. 예를 들면, 일 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서는 자기 정렬 프로세스를 사용하여 패터닝된 희생 층 옆에 형성된다. 그런 다음, 희생층이 제거되고, 그런 다음, 핀을 패터닝하기 위해 잔여 스페이서가 사용될 수 있다. 일부 실시예에서, 마스크(또는 다른 층)는 핀(52) 상에 남아 있을 수 있다.
도 4에서, 절연 물질(54)은 기판(50) 위에 그리고 인접한 핀들(52) 사이에 형성된다. 절연 물질(54)은 실리콘 산화물과 같은 산화물, 질화물 등 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학 증기 성막(high density plasma chemical vapor deposition; HDP-CVD), 유동성 CVD(flowable CVD; FCVD)(예를 들면, 원격 플라즈마 시스템에서의 CVD 기반 물질 성막 및 산화물과 같은 또 다른 물질로의 변환을 위한 사후 경화) 등 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 절연 물질이 사용될 수 있다. 도시된 실시예에서, 절연 물질(54)은 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 물질이 일단 형성되면 어닐링 프로세스가 수행될 수 있다. 실시예에서, 절연 물질(54)은 과잉 절연 물질(54)이 핀(52)을 덮도록 형성된다. 절연 물질(54)이 단일 층으로 예시되었지만, 일부 실시예는 다중 층을 사용할 수 있다. 예를 들어, 일부 실시예에서, 라이너(도시되지 않음)가 먼저 기판(50)의 표면 및 핀(52)을 따라 형성될 수 있다. 그 후에, 예를 들면, 위에서 논의된 것과 같은, 충전재가 라이너 위에 형성될 수 있다.
도 5에서, 핀(52) 위의 과잉 절연 물질(54)을 제거하기 위해 절연 물질에 제거 프로세스가 적용된다. 일부 실시예에서, 예를 들면, 화학 기계적 연마(chemical mechanical polish; CMP), 에칭백 프로세스, 이들의 조합 등과 같은, 평탄화 프로세스가 사용될 수 있다. 평탄화 프로세스는, 평탄화 프로세스가 완료된 후 핀(52) 및 절연 물질(54)의 상단 표면이 수평이 되도록 핀(52)을 노출시킨다. 마스크가 핀(52) 상에 남아있는 실시예에서, 평탄화 프로세스는 마스크를 노출하거나 마스크를 제거하여, 각각 마스크 또는 핀(52)의 상단 표면 및 절연 물질(54)이 평탄화 프로세스가 완료된 후 수평이 되도록 할 수 있다.
도 6에서, 절연 물질(54)은 STI(Shallow Trench Isolation) 영역(56)을 형성하도록 리세싱된다. n형 영역(50N) 및 p형 영역(50P)에서 핀(52)의 상부 부분이 이웃하는 STI 영역들(56) 사이로부터 돌출되도록 절연 물질(54)이 리세싱된다. 또한, STI 영역(56)의 상단 표면은, 도시된 바와 같이 평평한 표면, 볼록 표면, 오목 표면(예를 들면, 디싱(dishing)) 또는 이들의 조합을 가질 수 있다. STI 영역(56)의 상단 표면은 적절한 에칭에 의해 평평하고, 볼록하고, 그리고/또는 오목하게 형성될 수 있다. STI 영역(56)은, 절연 물질(54)의 물질에 대해 선택적인 (예를 들어, 핀(52)의 물질보다 빠른 속도로 절연 물질(54)의 물질을 에칭하는) 에칭 프로세스와 같은, 허용 가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, 희석된 불화수소(dHF) 산을 사용한 산화물 제거가 사용될 수 있다.
도 2 내지 6과 관련하여 설명된 프로세스는 핀(52)이 어떻게 형성될 수 있는지에 대한 하나의 예일 뿐이다. 일부 다른 실시예에서, 핀은 에피택셜 성장 프로세스에 의해 형성될 수 있다. 예를 들어, 유전체층이 기판(50)의 상단 표면 위에 형성될 수 있고, 트렌치가 유전체층을 관통해 에칭되어 하부 기판(50)을 노출시킬 수 있다. 호모에피택셜(homoepitaxial) 구조물은 트렌치에서 에피택셜하게 성장될 수 있고, 호모에피택셜 구조물이 유전체층으로부터 돌출되어 핀을 형성하도록 유전체층이 리세싱될 수 있다. 또한, 일부 실시예에서, 헤테로에피택셜(heteroepitaxial) 구조물이 핀(52)에 대해 사용될 수 있다. 예를 들어, 도 5의 핀(52)은 리세싱될 수 있고, 핀(52)과는 다른 물질이 리세싱된 핀(52) 위에 에피택셜하게 성장될 수 있다. 이러한 실시예에서, 핀(52)은 리세싱된 물질뿐만 아니라 리세싱된 물질 위에 배치된 에피택셜하게 성장된 물질을 포함한다. 또 다른 실시예에서, 유전체층이 기판(50)의 상단 표면 위에 형성될 수 있고, 트렌치가 유전체층을 관통해 에칭될 수 있다. 그런 다음, 헤테로에피택셜 구조물은 기판(50)과는 다른 물질을 사용하여 트렌치 내에서 에피택셜하게 성장될 수 있고, 헤테로에피택셜 구조물이 유전체층으로부터 돌출되어 핀(52)을 형성하도록 유전체층이 리세싱될 수 있다. 호모에피택셜 구조물 또는 헤테로에피택셜 구조물이 에피택셜하게 성장되는 일부 실시예에서, 에피택셜하게 성장되는 물질이 성장 동안에 인시츄 도핑될 수 있는데, 이는 인시츄 및 주입 도핑이 함께 사용될 수 있지만 사전 및 후속 주입을 배제할 수 있다.
또한, 헤테로 에피택셜 구조물이 요구되는 일부 실시예에서, 제2 반도체 물질(59)은 n형 영역(50N)의 물질과는 다른 p형 영역(50P)의 핀(52)의 일부로서 에피택셜 성장될 수 있다. 예를 들면, p형 영역(50P) 내의 핀(52)의 상부 부분은 실리콘-게르마늄(SixGe1-x, 여기서 x는 0 내지 1의 범위 내일 수 있음), 실리콘 탄화물, 순수 또는 실질적으로 순수 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등으로부터 형성될 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위한 사용 가능한 물질은 인듐 비화물, 알루미늄 비화물, 갈륨 비화물, 인듐 인화물, 갈륨 질화물, 인듐 갈륨 비화물, 인듐 알루미늄 비화물, 갈륨 안티몬화물, 알루미늄 안티몬화물, 알루미늄 인화물, 갈륨 인화물 등을 포함하지만 이에 한정되지 않는다. 하지만, 임의의 적절한 물질 및 임의의 적절한 프로세스가 사용될 수 있다.
또한, 도 6에 대해, 핀(52) 및/또는 기판(50) 내에 적절한 웰(도시되지 않음)이 형성될 수 있다. 일부 실시예에서, n형 영역(50N)에 P웰이 형성될 수 있고, p형 영역(50P)에 N웰이 형성될 수 있다. 일부 실시예에서, P웰 또는 N웰은 n형 영역(50N) 및 p형 영역(50P) 모두에 형성된다.
상이한 웰 유형들을 갖는 실시예에서, n형 영역(50N) 및 p형 영역(50P)에 대한 상이한 주입 단계들은 포토레지스트 또는 다른 마스크(도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, n형 영역(50N) 내의 핀(52) 및 STI 영역(56) 위에 포토레지스트가 형성될 수 있다. 포토레지스트는 기판(50)의 p형 영역(50p)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용함으로써 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n형 불순물 주입이 p형 영역(50P)에서 수행되고, 포토레지스트는 n형 불순물이 n형 영역(50N) 내로 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. n형 불순물은, 예컨대, 약 1016 cm-3 내지 약 1018 cm-3과 같이, 1018 cm-3 이하의 농도로 이 영역 내에 주입되는 인, 비소, 안티몬 등일 수 있다. 주입 후에, 포토레지스트는 예컨대, 허용 가능한 애싱 프로세스에 의해 제거된다.
p형 영역(50P)의 주입 후, p형 영역(50P) 내의 핀(52) 및 STI 영역(56) 위에 포토레지스트가 형성된다. 포토레지스트는 기판(50)의 n형 영역(50N)을 노출하도록 패터닝된다. 포토레지스트는 스핀-온 기법을 사용함으로써 형성될 수 있고, 허용 가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p형 불순물 주입이 n형 영역(50N)에서 수행될 수 있고, 포토레지스트는 p형 불순물이 p형 영역(50P) 내로 주입되는 것을 실질적으로 방지하는 마스크로서 작용할 수 있다. p형 불순물은, 예컨대, 약 1016 cm-3 내지 약 1018 cm-3과 같이, 1018 cm-3 이하의 농도로 이 영역 내에 주입되는 붕소, 붕소 황화물, 인듐 등일 수 있다. 주입 후에, 포토레지스트는 예컨대, 허용 가능한 애싱 프로세스에 의해 제거될 수 있다.
n형 영역(50N)과 p형 영역(50P)의 주입 후에, 주입 손상을 복구하고 주입된 p형 불순물 및/또는 n형 불순물을 활성화시키기 위해 어닐링이 수행될 수 있다. 일부 실시예에서, 인시츄 및 주입 도핑이 함께 사용될 수 있지만, 에피택셜 핀의 성장된 물질은 성장 동안에 인시츄 도핑될 수 있는데, 이는 주입을 배제할(obviate) 수 있다.
도 7에서, 핀(52) 상에 더미 유전체층이 형성된다. 더미 유전체층(60)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용 가능한 기술에 따라 성막되거나 열적으로(thermally) 성장될 수 있다. 더미 게이트층(62)은 더미 유전체층(60) 위에 형성되고, 마스크층(64)은 더미 게이트층(62) 위에 형성된다. 더미 게이트층(62)은 더미 유전체층(60) 위에 성막된 후, 예를 들어, CMP에 의해 평탄화될 수 있다. 마스크층(64)은 더미 게이트층(62) 위에 성막될 수 있다. 더미 게이트층(62)은 전도성 또는 비전도성 물질일 수 있고 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘 게르마늄(poly-SiGe), 금속성 질화물, 금속성 실리사이드, 금속성 산화물, 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트층(62)은 물리적 증기 성막(PVD), CVD, 스퍼터 성막, 또는 선택된 물질을 성막하기 위한 다른 기술에 의해 성막될 수 있다. 더미 게이트층(62)은 분리 영역, 예를 들어 STI 영역(56) 및/또는 더미 유전체층(60)의 에칭으로부터 높은 에칭 선택성을 갖는 다른 물질로 제조될 수 있다. 마스크층(64)은 예를 들어, 실리콘 질화물, 실리콘 산질화물 등의 하나 이상의 층을 포함할 수 있다. 이 예에서, 단일 더미 게이트층(62) 및 단일 마스크층(64)이 n형 영역(50N) 및 p형 영역(50P)에 걸쳐 형성된다. 더미 유전체층(60)은 단지 예시의 목적으로 핀(52)만을 덮는 것으로 도시되어 있다. 일부 실시예에서, 더미 유전체층(60)은, 더미 유전체층(60)이 STI 영역(56)을 덮도록 STI 영역 위에 그리고 더미 게이트층(62)과 STI 영역(56) 사이에서 연장되게 성막될 수 있다.
도 8a 내지 도 19b는 편의상 n형 영역(50N) 내의 단일 핀(52) 및 p형 영역(50P) 내의 단일 핀(52)만이 도시된 실시예 디바이스의 제조에서 다양한 추가 단계를 도시한다. 도 8a 및 8b에서, 마스크층(64)(도 7 참조)은 마스크(74)를 형성하기 위해 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝될 수 있다. 그 다음 마스크(74)의 패턴이 더미 게이트층(62)으로 전사되어 더미 게이트(72)를 형성할 수 있다. 일부 실시예(도시되지 않음)에서, 마스크(74)의 패턴은 또한, 더미 유전체층(60)으로 전사될 수 있다. 더미 게이트(72)는 핀(52)의 각각의 채널 영역(58)을 덮는다. 마스크(74)의 패턴은 더미 게이트(72) 각각을 인접한 더미 게이트로부터 물리적으로 분리하는데 사용될 수 있다. 더미 게이트(72)는 또한 각각의 에피택셜 핀(52)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
도 8c 및 8d는 라인 C-C(도 1 참조)를 따른 핀(52)의 단면도를 도시하고, 도 8c는 n형 영역(50N) 내에 위치한 뷰를 예시하고, 도 8d는 p형 영역(50P) 내에 위치한 뷰를 예시한다. 제조 프로세스의 이 시점에서 볼 수 있는 바와 같이, p형 영역(50P)에서 핀(52)의 반도체 물질의 상단 부분이 제2 반도체 물질(59)로 대체되었다. 추가로, 더미 게이트(72)의 패터닝 후에도(도 8a 내지 8b 참조), 마스크(74)의 일부는 여전히 핀(52)의 측벽을 따라 위치할 수 있다.
도 9a 내지 9d는 더미 게이트(72)가 패터닝되었으면, 제1 밀봉부(73)(또는 제1 스페이서)가 더미 게이트(72) 위에 성막될 수 있음을 도시한다. 실시예에서, 제1 밀봉부(73)는, 제1 밀봉부(73)가 에칭 손실을 감소시키는 것을 돕기 위해 더미 게이트(72)에 인접한 제1 외부 쉘(81)을 갖고, 또한 디바이스의 유효 커패시턴스(Ceff)를 줄여 디바이스의 전체 성능을 향상시키기 위해 제1 외부 쉘(81)에 인접한 제1 벌크 유전체 물질(83)을 갖도록 제조되는 SiCON과 같은 유전체 물질일 수 있다. 그러나, 임의의 구성에서 임의의 적절한 수의 층이 사용될 수 있다.
실시예에서, 제1 밀봉부(73)의 제1 외부 쉘(81)은 원자 층 성막과 같은 성막 프로세스를 사용하여 성막되지만, 화학적 증기 성막, 물리적 증기 성막 등과 같은 임의의 적절한 성막 프로세스가 또한 사용될 수 있다. 원자 층 성막을 사용하는 이러한 실시예에서, (다양한 전구체들 사이에 적절한 퍼지와 함께) 다수의 전구체가 구조물에 순차적으로 도입되고, 전구체는 각각 자기 제한 반응(self-limiting reaction)으로 반응하여 원하는 물질(예를 들어, SiCON)의 개별 층을 단일 층별로 주기적으로 구축한다.
원자 층 성막을 사용하여 제1 외부 쉘(81)이 SiCON으로 형성되는 매우 특정한 실시예에서, 제1 전구체는 예를 들면, 헥사클로로디실란과 같은 실리콘 함유 전구체일 수 있다. 이 실시예에서, 헥사클로로디실란은 구조물에 도입될 수 있으며, 여기서 헥사클로로디실란은 자기 제한 반응에서 구조물의 표면 상의 노출된 사이트(site)와 반응할 것이다. 이러한 실시예에서 헥사클로로디실란은 약 20초(+/-15초)의 시간 동안 약 0.2 slm 내지 약 1.0 slm의 유속으로 구조물에 도입될 수 있다. 추가적으로, 반응 동안 온도는 약 500 ℃ 내지 약 680 ℃의 온도로 유지될 수 있다. 그러나, 임의의 적절한 프로세스 파라미터가 사용될 수 있다.
제2 전구체는 프로판과 같은 탄소 함유 전구체일 수 있고, 제2 전구체는 제1 전구체의 도입 후 구조물에 도입될 수 있다. 도입시, 제2 전구체(예를 들어, 프로판)는 또 다른 자기 제한 반응에서 헥사클로로디실란 반응의 생성물과 반응할 것이다. 이러한 실시예에서 프로판은 약 90초(+/-30초)의 시간 동안 약 0.5 slm 내지 약 5.0 slm의 유속으로 도입될 수 있다. 추가적으로, 반응 동안 온도는 약 500 ℃ 내지 약 680 ℃의 온도로 유지될 수 있다. 그러나, 임의의 적절한 프로세스 파라미터가 사용될 수 있다. 그러나, 임의의 적절한 프로세스 파라미터가 사용될 수 있다.
제3 전구체는 예를 들면, 산소(O2)와 같은 산소 함유 전구체일 수 있고, 제3 전구체는 제2 전구체의 도입 후 구조물에 도입될 수 있다. 구조물에 도입시, 제3 전구체(예를 들어, 산소)는 또 다른 자기 제한 반응에서 이전 반응의 생성물과 반응할 것이다. 이러한 실시예에서 산소는 약 15초(+/-10초)의 시간 동안 약 1 slm 내지 약 5 slm의 유속으로 도입될 수 있다. 추가적으로, 반응 동안 온도는 약 500 ℃ 내지 약 680 ℃의 온도로 유지될 수 있다. 그러나, 임의의 적절한 프로세스 파라미터가 사용될 수 있다.
제4 전구체는 암모니아와 같은 질소 함유 전구체일 수 있고, 제3 전구체는 제3 전구체의 도입 후 구조물에 도입될 수 있다. 구조물에 도입시, 제4 전구체(예를 들어, 암모니아)는 또 다른 자기 제한 반응에서 이전 반응의 생성물과 반응할 것이다. 이러한 실시예에서 암모니아는 약 30초(+/-15초)의 시간 동안 약 0.5 slm 내지 약 5.0 slm의 유속으로 도입될 수 있다. 추가적으로, 반응 동안 온도는 약 500 ℃ 내지 약 680 ℃의 온도로 유지될 수 있다. 그러나, 임의의 적절한 프로세스 파라미터가 사용될 수 있다. 그러나, 임의의 적절한 프로세스 파라미터가 사용될 수 있다.
제4 전구체가 처음 도입되었으면 원자 층 성막 프로세스의 제1 사이클이 완료되었고, 원하는 물질의 제2 단층을 구축하기 위해 제2 사이클이 시작될 수 있다. 사이클은 예를 들면, 약 0.2 nm 내지 약 1 nm와 같은 원하는 두께로 제1 외부 쉘(81)을 형성하기 위해 원하는 만큼 자주 반복될 수 있다. 그러나, 임의의 적절한 두께가 사용될 수 있다.
설명된 바와 같이 제1 밀봉부(73)의 제1 외부 쉘(81)을 형성함으로써, 제1 외부 쉘은 후속 에칭 프로세스(후술됨)로 인한 손상에 더 강하도록 형성될 수 있다. 예를 들어, 제1 외부 쉘(81)은 약 2.5g/cm3 내지 약 2.7g/cm3의 밀도 및 약 5.1 내지 약 5.5의 유전 상수를 갖도록 최종 생성물 내에 형성될 수 있다. 추가적으로, 위에서 설명된 프로세스 조건에 따라, 제1 밀봉부(73)의 제1 외부 쉘(81)은, 약 5 원자 백분율(%-atomic) 내지 약 20 원자 백분율(예를 들어, 12 원자 백분율)의 탄소 농도와 약 24 원자 백분율 내지 약 45 원자 백분율(예를 들어, 25 원자 백분율)의 질소 농도로 탄소가 풍부하고 질소가 풍부하도록 형성될 수 있다. 추가로, 제1 외부 쉘(81)은 약 24 원자 백분율 내지 약 40 원자 백분율(예를 들어, 32 원자 백분율)의 산소 농도 및 약 27 원자 백분율 내지 약 37 원자 백분율(예를 들면, 32 원자 백분율)의 실리콘 농도를 가질 수 있다. 하지만, 임의의 적절한 특성이 사용될 수 있다.
제1 밀봉부(73)의 제1 외부 쉘(81)이 형성되면, 제1 벌크 유전체 물질(83)은 제1 외부 쉘(81)과 인시츄 성막될 수 있다. 실시예에서, 제1 벌크 유전체 물질(83)은 상이한 조성을 갖는 동일한 물질인 것과 같이 제1 외부 쉘(81)과 유사한 물질일 수 있다. 예를 들어, 제1 밀봉부(73)의 제1 외부 쉘(81)이 SiCON인 실시예에서, 제1 벌크 유전체 물질(83)은 또한 SiCON일 수 있지만, 제1 밀봉부(73)의 유전 상수를 낮추는 것을 돕기 위해 다른 조성을 가질 수 있다.
실시예에서, 제1 벌크 유전체 물질(83)은 제1 전구체(예를 들어, 헥사클로로디실란), 제2 전구체(예를 들어, 프로판), 제3 전구체(예를 들어, 산소) 및 제4 전구체(예를 들어, 암모니아)와 같은 유사한 전구체를 사용하는 원자층 성막과 같은 제1 외부 쉘(81)과 유사한 프로세스를 사용하여 성막될 수 있다. 그러나, 다른 조성을 갖기 위해, 각 전구체가 구조물과 접촉하도록 허용되는 시간의 양은 제1 세트의 노출 시간이 새로운 세트의 노출 시간과 상이하도록 수정된다. 추가로, 다른 실시예에서, 전구체의 순서도 변경될 수 있다.
제1 벌크 유전체 물질(83)을 형성하기 위한 하나의 특정 예에서, 제1 전구체는 약 0.2 slm 내지 약 1.0 slm의 유속으로 약 20초(+/- 8초) 동안 도입될 수 있는 반면, 제2 전구체는 약 90초(+/- 30초) 동안 약 0.5 slm 내지 약 5.0 slm의 유속으로 도입될 수 있다. 추가로, 제4 전구체(예를 들어, 질소)는 약 0.5 slm 내지 약 5.0 slm의 유속으로 약 9초(+/- 5초) 동안 제3 전구체(예를 들어, 산소)를 도입하기 전에 도입될 수 있다. 마지막으로, 제3 전구체(예를 들어, 산소)는 약 18초(+/- 10초) 동안 약 0.5 slm 내지 약 5.0 slm의 유속으로 제4 전구체(예를 들어, 질소) 후에 도입될 수 있다. 그러나, 임의의 적절한 유속 및 시간이 사용될 수 있다.
제4 전구체가 처음으로 도입되었으면 원자 층 성막 프로세스의 제1 사이클이 완료되었고, 원하는 물질의 제2 단층을 구축하기 위해 제2 사이클이 시작될 수 있다. 사이클은 예를 들면, 약 3 nm 내지 약 5 nm와 같은 원하는 두께로 제1 벌크 유전체 물질(83)을 형성하기 위해 원하는 만큼 자주 반복될 수 있다. 그러나, 임의의 적절한 두께가 사용될 수 있다.
이들 파라미터를 사용함으로써, 제1 벌크 유전체 물질(83)은 제1 외부 쉘(81)만큼 에칭 프로세스에 대한 저항성이 아니면서 유전 상수를 낮추는데 더 적합한 특성을 갖도록 형성될 수 있다. 예를 들어, 제1 벌크 유전체 물질(83)은 약 5.0 미만의 유전 상수를 갖도록 최종 생성물에 형성될 수 있다. 또한, 제1 벌크 유전체 물질(83)은 약 2.0 g/cm3 내지 약 2.4 g/cm3의 밀도로 형성될 수 있으며, 산소 농도가 약 40 원자 백분율 내지 약 65 원자 백분율(예를 들어, 제1 외부 쉘(81)의 산소 함량보다 큰 53 원자 백분율)의 산소-풍부 막(oxygen-rich film)일 수 있다. 마지막으로, 제1 벌크 유전체 물질(83)은 2 원자 백분율 미만의 탄소 농도(예를 들면, 제1 외부 쉘(81)의 탄소 함량보다 작은 1 원자 백분율), 약 5 원자 백분율 내지 약 14 원자 백분율(예를 들어, 12 원자 백분율)의 질소 농도, 및 약 24 원자 백분율 내지 약 40 원자 백분율(예를 들어, 32 원자 백분율)의 실리콘 농도를 가질 수 있다. 하지만, 임의의 적절한 특성이 사용될 수 있다.
제1 외부 쉘(81) 및 제1 벌크 유전체 물질(83)을 성막함으로써, 제1 밀봉부(73)는 제1 밀봉부(73)가 에칭 내성 부분(예를 들어, 제1 외부 쉘(81))을 가질 수 있고 또한 유전체 감소 부분(예를 들어, 제1 벌크 유전체 물질(83))을 가질 수 있게 하는 물질로 성막될 수 있다. 추가로, 제1 밀봉부(73)는 2개의 층이 약 0.5nm 내지 약 1nm의 서로 부분적으로 확산되는 구배 영역을 가질 수 있다. 이러한 배열은 전체적인 제1 밀봉부(73)가 더 낮은 유전 상수를 완전히 희생시키지 않으면서 에칭 손상에 대해 원하는 저항성을 가질 수 있게 하여, 제조 프로세스 동안 발생할 수 있는 더 적은 결함으로 이어진다.
제1 밀봉부(73)의 형성 후에, 경도핑된 소스/드레인(lightly doped source/drain; LDD) 영역(명시적으로 도시되지 않음)에 대한 주입이 수행될 수 있다. 상이한 디바이스 유형들을 갖는 실시예에서, 도 6에서 위에서 논의된 주입과 유사하게, p형 영역(50P)을 노출시키면서 예를 들면, 포토레지스트와 같은 마스크가 n형 영역(50N) 위에 형성될 수 있고, 적절한 유형(예를 들어, p형) 불순물이 p형 영역(50P)에서 노출된 핀(52) 내로 주입될 수 있다. 그런 다음, 마스크가 제거될 수 있다. 이어서, n형 영역(50N)을 노출시키면서 p형 영역(50P) 위에 예를 들면, 포토레지스트와 같은 마스크가 형성될 수 있고, n형 영역(50N)의 노출된 핀(52)에 적절한 유형의 불순물(예를 들어, n형)이 주입될 수 있다. 그런 다음, 마스크가 제거될 수 있다. n형 불순물은 전술한 n형 불순물 중 어느 하나일 수 있고, p형 불순물은 전술한 p형 불순물 중 어느 하나일 수 있다. 경도핑된 소스/드레인 영역은 약 1015 cm-3 내지 1019 cm-3의 불순물 농도를 가질 수 있다. 어닐링은 주입 손상을 복구하고 주입된 불순물을 활성화하는 데 사용될 수 있다.
LDD 영역이 형성된 후, 제2 밀봉부(75)가 제1 밀봉부(73) 위에 형성된다. 실시예에서, 제2 밀봉부(75)는 제1 밀봉부(73)과 유사한 프로세스를 사용하여 유사한 물질로 형성될 수 있다. 예를 들어, 제2 밀봉부(75)는 SiCON으로 형성될 수 있고, 또한 제2 벌크 유전체 물질(85) 및 제2 외부 쉘(87)을 포함할 수 있다. 그러나, 임의의 적절한 물질이 사용될 수 있다.
실시예에서, 제2 벌크 유전체 물질(85)은 유사한 물리적 특성을 얻기 위해 제1 벌크 유전체 물질(83)에 대해 전술한 바와 같이 인시츄 성막될 수 있다. 그러나, 제2 벌크 유전체 물질(85)은 제2 외부 쉘(87)의 성막 이전에 성막되어, 제2 벌크 유전체 물질(85)이 제1 벌크 유전체 물질(83)과 물리적으로 접촉한다.
예를 들어, 일부 실시예에서 제2 벌크 유전체 물질(85)은 약 3nm 내지 약 5nm의 두께로 최종 생성물에 형성될 수 있다. 추가로, 제2 벌크 유전체 물질(85)은 약 2.0 g/cm3 내지 약 2.4 g/cm3의 밀도로 형성될 수 있고 약 40% 내지 약 65%의 산소 농도를 갖는 산소-풍부 막일 수 있다. 마지막으로, 제2 벌크 유전체 물질(85)은 2% 미만의 탄소 농도 및 약 5% 내지 약 12%의 질소 농도를 가질 수 있다. 하지만, 임의의 적절한 조성이 사용될 수 있다.
제2 벌크 유전체 물질(85)이 제1 벌크 유전체 물질(83)과 물리적으로 접촉하여 형성되면, 후속 에칭 프로세스 동안 손상으로부터 제2 벌크 유전체 물질(85)을 보호하기 위해 제2 외부 쉘(87)이 성막될 수 있다. 실시예에서, 제2 벌크 유전체 물질(85)은 제1 외부 쉘(81)의 성막과 관련하여 전술한 바와 같이 성막될 수 있다.
예를 들어, 실시예에서, 제2 외부 쉘(87)은 에칭 손상에 저항성이 있도록 형성될 수 있다. 하나의 특정한 실시예에서, 제2 외부 쉘(87)은 최종 생성물에서 약 0.2 nm 내지 약 1 nm의 두께로 형성될 수 있고, 약 2.5 g/cm3 내지 약 2.7 g /cm3의 밀도를 갖도록 형성될 수 있다. 추가적으로, 위에서 설명된 프로세스 조건에 따라, 제2 외부 쉘(87)은, 약 5 원자 백분율 내지 약 20 원자 백분율(예를 들어, 12 원자 백분율)의 탄소 농도와 약 24 원자 백분율 내지 약 45 원자 백분율(예를 들어, 25 원자 백분율)의 질소 농도로 탄소가 풍부하고 질소가 풍부하도록 형성된다. 추가로, 제2 밀봉부(75)는 제2 외부 쉘(87)과 제2 벌크 유전체 물질(85) 사이의, 두 층이 약 0.5 nm 내지 약 1 nm의 서로 부분적으로 확산되는 구배 영역을 가질 수 있다. 하지만, 임의의 적절한 농도가 사용될 수 있다.
제2 외부 쉘(87) 및 제2 벌크 유전체 물질(85)을 성막함으로써, 제2 밀봉부(75)는 제2 밀봉부(75)가 에칭 내성 부분(예를 들어, 제2 외부 쉘(87))을 가질 수 있고 또한 유전체 감소 부분(예를 들어, 제3 벌크 유전체 물질(85))를 가질 수 있게 하는 물질로 성막될 수 있다. 이러한 특성 분포는 유전 상수를 낮게 유지하면서 후속 에칭에 저항하는 전반적인 능력을 증가시킨다.
추가로, 제1 밀봉부(73)가 형성되고, LDD 영역이 형성되고, 그 다음 제2 밀봉부(75)가 LDD 영역의 형성 후에 형성되는 특정 실시예가 위에서 설명되었지만, 이는 설명을 위한 것이며 제한하려는 의도가 아니다. 예를 들어, 다른 실시예에서, 제1 밀봉부(73) 및 제2 밀봉부(75)는 인시츄로 연속적으로(back to back) 형성되고, 제2 밀봉부(75)가 형성된 후에만 LDD 영역이 형성된다. 단계의 임의의 적절한 조합이 사용될 수 있으며, 이러한 모든 실시예는 실시예의 범위 내에 포함되도록 완전히 의도된다.
도 9a 내지 9d는 또한 제2 밀봉부(75)가 성막되었으면 마스크층(77)이 구조물 위에 성막되는 것을 도시한다. 실시예에서, 마스크층(77)은 원자 층 성막, 화학적 증기 성막, 스퍼터링, 이들의 조합 등과 같은 성막 프로세스를 사용하여 성막된 실리콘 질화물, 알루미늄 산화물과 같은 유전체층일 수 있다. 하지만, 임의의 적절한 물질 및 제조 프로세스가 사용될 수 있다.
도 10a 내지 10d에서 에피택셜 소스/드레인 영역(82)은 n형 FinFET의 핀(52)에 형성된다. 에피택셜 소스/드레인 영역(82)은, 각각의 더미 게이트(72)가 에피택셜 소스/드레인 영역(82)의 각각의 이웃하는 쌍들 사이에 배치되도록 핀(52) 내에 형성된다. 일부 실시예에서, 에피택셜 소스/드레인 영역(82)은 핀(52) 내로 연장될 수 있고 또한 핀(52)을 관통할 수 있다. 일부 실시예에서, 제1 밀봉부(73) 및 제2 밀봉부(75)는, 에피택셜 소스/드레인 영역(82)이 생성되는 FinFET의 후속적으로 형성된 게이트를 단락시키지 않도록, 적절한 측방향 거리만큼 더미 게이트(72)로부터 에피택셜 소스/드레인 영역(82)을 분리하는데 사용된다. 에피택셜 소스/드레인 영역(82)의 물질은 각각의 채널 영역(58)에 스트레스를 가하여 성능을 향상 시키도록 선택될 수 있다.
p형 영역(50P) 내의 에피택셜 소스/드레인 영역(82)은 n형 영역(50N), 및 p형 영역(50P) 내의 더미 게이트(72)를 마스킹하고 하부 핀(52)(예를 들어, 제2 반도체 물질(59))을 노출하도록 에칭함으로써 형성될 수 있다. 그 후, p형 영역(50P)의 에피택셜 소스/드레인 영역(82)은 리세스(52) 상에서 에피택셜 성장된다. 에피택셜 소스/드레인 영역(82)은 예를 들면, p형 FinFET에 적합한 것과 같은, 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 핀(52)이 실리콘 게르마늄인 경우, p형 영역(50P) 내의 에피택셜 소스/드레인 영역(82)은 예를 들어, 실리콘, 붕소 도핑된 실리콘 게르마늄, 실리콘-게르마늄, 게르마늄 주석 등과 같은, 채널 영역(58)에 변형을 가하는 물질을 포함할 수 있다. p형 영역(50N) 내의 에피택셜 소스/드레인 영역(82)은 핀(52)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯을 가질 수 있다.
일단 에피택셜 소스/드레인 영역(82)이 형성되면, 마스크층(77)의 임의의 나머지 부분은 (예를 들어, H3PO4와 같은 에천트를 사용해) 제거될 수 있다. 실시예에서 마스크층(77)의 잔여 부분은 예를 들어, 습식 에칭 프로세스와 같은 하나 이상의 에칭 프로세스를 사용하여 제거될 수 있다. 하지만, 임의의 적절한 방법이 사용될 수 있다. 일부 실시예에서, 다중 에칭 프로세스(예를 들어, 핀(52)을 제거하기 위한 에칭 및/또는 마스크층(77)을 제거하기 위한 에칭)는 제1 밀봉부(73) 및 제2 밀봉부(75)의 일부를 마스크(74)의 더 낮은 지점까지 더 제거할 수 있다.
도 11a 내지 11d는 일단 에피택셜 소스/드레인 영역(82)이 p형 영역(50P)에 형성되었으면, n형 영역(50N)에 에피택셜 소스/드레인 영역(84)을 형성하는 것을 시작하기 위해 제2 마스크층(79)이 형성됨을 도시한다. 실시예에서, 제2 마스크층(79)은 마스크층(77)과 유사한 프로세스 및 유사한 물질을 사용하여 형성될 수 있다. 그러나, 임의의 적절한 방법 및 물질이 사용될 수 있다.
도 12a 내지 12d는, 제2 마스크층(79)이 형성되면, n형 영역(50N)의 핀(52)이 노출되고, n형 영역(50N)의 에피택셜 소스/드레인 영역(84)이 핀(52) 상에서 에피택셜 성장되는 것을 도시한다. 에피택셜 소스/드레인 영역(84)은 예를 들면, n형 FinFET에 적합한 것과 같은, 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 핀(52)이 실리콘인 경우, n형 영역(50N) 내의 에피택셜 소스/드레인 영역(84)은 예를 들면, 실리콘, 실리콘 탄화물, 인으로 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은, 채널 영역(58)에 인장 변형을 가하는 물질을 포함할 수 있다. n형 영역(50N) 내의 에피택셜 소스/드레인 영역(84)은 핀(52)의 각각의 표면으로부터 상승된 표면을 가질 수 있고 패싯(facet)을 가질 수 있다.
에피택셜 소스/드레인 영역(84)이 형성되었으면, 제2 마스크층(79)의 임의의 나머지 부분이 제거될 수 있다. 실시예에서 제2 마스크층(79)의 잔여 부분은 예를 들어 습식 에칭 프로세스와 같은 하나 이상의 에칭 프로세스를 사용하여 제거될 수 있다. 하지만, 임의의 적절한 방법이 사용될 수 있다. 일부 실시예에서, 다중 에칭 프로세스(예를 들어, 핀(52)을 제거하기 위한 에칭, 마스크층(77)을 제거하기 위한 에칭)는 제1 밀봉부(73) 및 제2 밀봉부(75)의 일부를 마스크(74)의 더 낮은 지점까지 더 제거할 수 있다.
추가적으로, 에피택셜 소스/드레인 영역(84) 및 에피택셜 소스/드레인 영역(82)이 핀(52) 상에 형성되는 특정 실시예가 위에서 설명되지만, 이것은 예시를 위한 것이며 제한하려는 의도가 아니다. 오히려, 핀(52)을 노출시키고, 핀(52)을 리세싱한 다음, 리세스에서 에피택셜 소스/드레인 영역(84) 및 에피택셜 소스/드레인 영역(82)을 재성장시키는 것과 같은 임의의 적절한 프로세스가 사용될 수 있다. 이러한 모든 프로세스는 실시예 내에 완전히 포함되도록 의도된다.
에피택셜 소스/드레인 영역(84) 및/또는 핀(52)은 경도핑된 소스/드레인 영역을 형성하기 위해 앞서 논의된 프로세스와 유사하게 소스/드레인 영역을 형성하기 위해 도펀트를 사용해 주입될 수 있고, 이어서 어닐링이 수행될 수 있다. 소스/드레인 영역은 약 1019 cm-3 내지 약 1021 cm-3의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n형 및/또는 p형 불순물은 전술한 불순물 중 임의의 불순물일 수 있다. 일부 실시예에서, 에피택셜 소스/드레인 영역(84)은 성장 중에 인시츄 도핑될 수 있다.
p형 영역(50P)에서 에피택셜 소스/드레인 영역(82)을 그리고 n형 영역(50N)에서 에피택셜 소스/드레인 영역(84)을 형성하는데 사용된 에피택시 프로세스의 결과로서, 에피택셜 소스/드레인 영역의 상부 표면은 핀(52)의 측벽을 넘어 측방향으로 외부로 확장되는 패싯을 갖는다. 일부 실시예에서, 이러한 패싯은 동일한 FinFET의 인접한 소스/드레인 영역이 병합되게 할 수 있다. 다른 실시예에서, 인접한 에피택셜 소스/드레인 영역은 에피택시 프로세스가 완료된 후에 분리된 상태를 유지한다.
LDD 영역뿐만 아니라 에피택셜 소스/드레인 영역(82) 및 에피택셜 소스/드레인 영역(84)을 형성하기 위해 핀(52)을 노출 및/또는 리세싱하는 데 사용되는 모든 에칭 프로세스 동안, 제1 밀봉부(73) 및 제2 밀봉부(75)의 쉘들은 제1 밀봉부(73) 및 제2 밀봉부(75)의 내부 부분(적어도 최종 생성물에 남아 있을 부분)을 보호하도록 작용한다. 예를 들어, 황산(H2SO4), 과산화물(H2O2), 희석된 불화수소산(dHF) 및 산소 플라즈마와 같은 에천트가 구조물의 일부를 에칭, 애싱, 또는 그렇지 않으면 제거하는 데 사용될 수 있는 한편, 제1 외부 쉘(81) 및 제2 외부 쉘(87)은 제1 벌크 유전체 물질(83) 및 제2 벌크 유전체 물질(85)을 개재하고(sandwich) 이 물질들을 이들 에천트로부터 보호하도록 작용할 것이다. 추가적으로, 그러나, 제2 외부 쉘(87)이 에칭 프로세스 동안 내부 물질을 보호하도록 작용하는 동안, 제2 외부 쉘(87)의 일부는 에칭 프로세스 동안 그 자신이 에칭되고 그리고/또는 손상될 수 있다.
이와 같이, 도 13a 내지 13d는 제2 밀봉부(75)의 외부층이 콘택 에칭 정지층(contact etch stop layer; CESL)(97)을 사용하여 보충될 수 있는 프로세스를 도시한다. 이 실시예에서, 일단 에피택셜 소스/드레인 영역(82) 및 에피택셜 소스/드레인 영역(84)이 형성되었고 (예를 들어, 60초 동안 1:100으로) 희석된 불화수소산을 사용하는 선택적 사전 세정이 수행되었으면, 접촉 에칭 정지층(CESL)(97)은 구조물 위에 성막되고 제2 밀봉부(75)의 제2 외부 쉘(87)과 물리적으로 접촉한다. 실시예에서 CESL(97)은 제2 밀봉부(75)에 인접하게 성막된 제3 벌크 유전체 물질(91) 및 제3 벌크 유전체 물질(91)에 인접한 제3 외부 쉘(93)을 갖는 것과 같이 제1 밀봉부(73) 및 제2 밀봉부(75)와 유사할 수 있다.
실시예에서, 제3 벌크 유전체 물질(91)은 유사한 물리적 특성을 얻기 위해 제1 벌크 유전체 물질(83) 및 제2 벌크 유전체 물질(85)에 대해 전술한 바와 같이 형성될 수 있다. 예를 들어, 제3 벌크 유전체 물질(91)은 약 1.0 nm 내지 약 3.5 nm의 두께로 최종 생성물에 형성될 수 있다. 추가로, 제3 벌크 유전체 물질(91)은 약 2.0 g/cm3 내지 약 2.4g/cm3의 밀도로 형성될 수 있고 약 40 원자 백분율 내지 약 65 원자 백분율의 산소 농도를 갖는 산소-풍부 막일 수 있다. 마지막으로, 제3 벌크 유전체 물질(91)은 2 원자 백분율 미만의 탄소 농도 및 약 5 원자 백분율 내지 약 12 원자 백분율의 질소 농도를 가질 수 있다. 하지만, 임의의 조성이 사용될 수 있다.
제3 벌크 유전체 물질(91)이 형성되었으면, 제3 외부 쉘(93)은 제3 벌크 유전체 물질(91) 위에 성막될 수 있다. 실시예에서, 제3 외부 쉘(93)은 후속 에칭 프로세스로부터 하부 층(예를 들어, 제3 벌크 유전체 물질(91))을 보호하는 데 도움이 되게 사용될 수 있는 유전체 물질로서 성막될 수 있다. 이와 같이, 특정 실시예에서, 제3 외부 쉘(93)은 원자 층 성막, 화학적 증기 성막, 물리적 증기 성막, 이들의 조합 등과 같은 성막 프로세스를 사용하는 실리콘 질화물과 같은 유전체 물질일 수 있다. 추가적으로, 제3 유전체 물질(91)은 약 1.5 nm 내지 약 4.0 nm의 두께로 형성될 수 있다. 하지만, 임의의 적절한 유전체 물질 및 두께가 사용될 수 있다.
제3 외부 쉘(93) 및 제3 벌크 유전체 물질(91)을 성막함으로써, CESL(97)은 CESL(97)이 에칭 내성 부분(예를 들어, 제3 외부 쉘(93))을 가질 수 있고 또한 유전체 감소 부분(예를 들어, 제3 벌크 유전체 물질(91))을 가질 수 있게 하는 물질로 성막될 수 있다. 추가적으로, CESL(97)은 약 0.5 nm 내지 약 2.0 nm의 성막 프로세스 동안 사이클링(cycling)에 의해 야기되는 구배 영역을 가질 수 있다.
제1 밀봉부(73), 제2 밀봉부(75) 및 CESL(97)을 형성함으로써, 제1 밀봉부(73), 제2 밀봉부(75) 및 CESL(97)을 포함하는 다중층 스페이서(95)는 약 4.5nm 내지 약 8.0 nm의 두께로 형성될 수 있다. 또한, 다중층 스페이서(95)는, 적절한 유전 상수를 여전히 유지하면서 큰 스페이서 적합도(예를 들어, 20보다 큰 종횡비에 대해 95% 이하의 내부 스페이서 적합도)를 가지면서, (특히 플라즈마 O2 애쉬(ash), 황산, 과산화수소, 희석 불산 및 인산과 같은 에천트에 대해) 향상된 에칭 내성을 제공한다. 일부 실시예에서 스페이서의 전체 유전 상수는 약 4.2 내지 약 5.5일 수 있다. 또한, 전술한 바와 같이 층들을 서로 인시츄 형성함으로써, 층간 산화물막이 상이한 막들 사이에 형성되지 않는다. 설명된 바와 같이 층을 형성함으로써, 전체 Ceff(RO%)는 약 1% 내지 약 2%에서 증가될 수 있다.
도 14a 내지 14b에서, 제1 층간 유전체(ILD)(88)는 도 13a 및 13b에 예시된 구조물 위에 성막된다. 제1 ILD(88)는 유전체 물질로 형성될 수 있고, 예를 들면, CVD, 플라즈마 강화 CVD(plasma-enhanced CVD; PECVD), 또는 FCVD와 같은, 임의의 적합한 방법에 의해 성막될 수 있다. 유전체 물질은 PSG(phospho-silicate glass), BSG(boro-silicate glass), BPSG(boron-doped phospho-silicate glass), USG(undoped silicate glass) 등을 포함할 수 있다. 임의의 허용 가능한 프로세스에 의해 형성된 다른 절연 물질이 사용될 수 있다.
제1 ILD(88)가 성막되면, 제1 ILD(88)의 물질을 고밀도화하기 위해 어닐링 프로세스가 사용될 수 있다. 실시예에서, 어닐링 프로세스는 약 0.5시간 내지 약 3시간의 시간 동안 약 400 ℃ 내지 약 600 ℃의 온도에서 제1 ILD(88)가 수분 함유 환경에서 가열된 후 약 0.5시간 내지 약 3시간의 시간 동안 약 500 ℃ 내지 약 700 ℃의 온도에서 건조되는 습식 어닐링일 수 있다. 하지만, 임의의 적절한 시간 및 온도가 사용될 수 있다.
도 15a 및 15b에서, 제1 ILD 층(88)의 상단 표면을 더미 게이트(72) 또는 마스크(74)의 상단 표면과 수평이 되게 하기 위해 예를 들면, CMP와 같은, 평탄화 프로세스가 수행될 수 있다. 평탄화 프로세스는 또한 더미 게이트(72) 상의 마스크(74)와, 마스크(74)의 측벽을 따라 제1 밀봉부(73), 제2 밀봉부(75), 및 CESL(97)의 일부를 제거할 수 있다. 평탄화 프로세스 후, 더미 게이트(72), 제1 밀봉부(73), 제2 밀봉부(75), CESL(97), 및 제1 ILD(88)의 상단 표면들이 수평이다. 따라서, 더미 게이트(72)의 상단 표면은 제1 ILD(88)를 관통해 노출된다. 일부 실시예에서, 마스크(74)는 유지될 수 있으며, 이 경우 평탄화 프로세스는 제1 ILD(88)의 상단 표면을 마스크(74)의 상단 표면과 수평이 되게 한다.
도 16a 및 16b에서, 더미 게이트(72), 및 존재한다면, 마스크(74)는 에칭 단계(들)에서 제거되어 리세스(90)가 형성된다. 리세스(90) 내의 더미 게이트 유전체층(60)의 부분이 또한 제거될 수 있다. 일부 실시예에서, 더미 게이트(72)만이 제거되고 더미 게이트 유전체층(60)은 남아 있고 리세스(90)에 의해 노출된다. 일부 실시예에서, 더미 게이트 유전체층(60)은 다이의 제1 영역(예를 들어, 코어 로직 영역)의 리세스(90)로부터 제거되고 다이의 제2 영역(예를 들어, 입출력 영역)의 리세스(90)에 남아 있다. 일부 실시예에서, 더미 게이트(72)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(88) 또는 다중층 스페이서(95)의 에칭이 거의 없거나 전혀 없이 더미 게이트(72)를 선택적으로 에칭하는 암모니아(NH3) 및 불산(HF)과 같은 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 리세스(90)는 각각의 핀(52)의 채널 영역(58)을 노출하고 그리고/또는 그 위에 놓인다. 각각의 채널 영역(58)은 에피택셜 소스/드레인 영역(82) 또는 에피택셜 소스/드레인 영역(84)의 이웃하는 쌍들 사이에 배치된다. 제거 동안, 더미 유전체층(60)은, 더미 게이트(72)가 에칭될 때 에칭 정지층으로서 사용될 수 있다. 그런 다음, 더미 게이트 유전체층(60)은 더미 게이트(72)의 제거 후에 선택적으로 제거될 수 있다.
그러나, 리세스(90)가 형성됨에 따라, 에칭 내성 제1 외부 쉘(81)의 존재는 다중층 스페이서(95)의 나머지에 대해 손상을 감소시키는 데 도움이 된다. 예를 들어, 제1 외부 쉘(81)은 제1 벌크 유전체 물질(83)의 물질(최대 40Å까지 손실될 수 있음)을 여전히 보호하면서 더미 유전체층(60)을 제거하는 동안 14Å 미만의 물질을 손실할 수 있다(반면에 다른 물질은 14Å보다 많이 손실될 수 있음). 다중층 스페이서(95)의 이러한 보호는 또한 LDD 영역에 대한 손실을 최소화하는 추가 이점을 가지며, 이는 9Å 이하의 손실만을 보게될 것이다.
도 17a 및 17b에서, 게이트 유전체층(92) 및 게이트 전극(94)은 대체 게이트를 위해 형성된다. 도 17c는 도 17b의 영역(89)의 상세도를 예시한다. 게이트 유전체층(92)은 예를 들면, 핀(52)의 상단 표면 및 측벽 상에 그리고 다중층 스페이서(95)의 측벽 상에와 같이, 리세스(90)에 성막된 하나 이상의 층이다. 게이트 유전체층(92)은 또한 제1 ILD(88)의 상단 표면 상에 형성될 수 있다. 일부 실시예에서, 게이트 유전체층(92)은 실리콘 산화물, 실리콘 질화물, 금속 산화물, 금속 실리케이트 등의 하나 이상의 층과 같은 하나 이상의 유전체층을 포함한다. 예를 들어, 일부 실시예에서, 게이트 유전체층(92)은 열적 또는 화학적 산화에 의해 형성된 실리콘 산화물의 계면 층과, 예를 들어, 금속 산화물 또는 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티타늄, 납 및 이들의 조합의 실리케이트와 같은 상부 하이-k 유전체 물질을 포함한다. 게이트 유전체층(92)은 약 7.0보다 큰 k 값을 갖는 유전체층을 포함할 수 있다. 게이트 유전체층(92)의 형성 방법은 분자 빔 성막(molecular-beam deposition; MBD), ALD, PECVD 등을 포함할 수 있다. 더미 유전체층(60)의 일부가 리세스(90) 내에 남아있는 실시예에서, 게이트 유전체층(92)은 더미 유전체층(60)의 물질(예를 들어, SiO2)을 포함한다.
게이트 전극(94)은 각각 게이트 유전체층(92) 위에 성막되고, 리세스(90)의 잔여 부분을 채운다. 게이트 전극(94)은 티타늄 질화물, 티타늄 산화물, 탄탈 질화물, 탄탈 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 이들의 조합, 또는 이들의 다중층과 같은 금속 함유 물질을 포함할 수 있다. 예를 들어, 단일 층 게이트 전극(94)이 도 17b에 도시되어 있지만, 게이트 전극(94)은 도 17c에 도시된 바와 같이 임의의 수의 라이너 층(94A), 임의의 수의 일함수 조정층(94B) 및 충전재(94C)를 포함할 수 있다. 리세스(90)의 충전 후에, 게이트 유전체층(92)의 과잉 부분 및 게이트 전극(94)의 물질을 제거하기 위해 예를 들면, CMP와 같은, 평탄화 프로세스가 수행될 수 있으며, 이 과잉 부분은 ILD 층(88)의 상단 표면 위에 있다. 따라서, 게이트 전극(94) 및 게이트 유전체층(92)의 물질의 잔여 부분은 생성되는 FinFET의 대체 게이트를 형성한다. 게이트 전극(94) 및 게이트 유전체층(92)은 집합적으로 "게이트 스택"으로 지칭될 수 있고, 게이트 스택은 약 10 nm 내지 약 20 nm의 게이트 높이를 가질 수 있으며, 게이트 전극(94)은 약 14.5 nm 내지 약 17 nm의 게이트 길이(Lg)를 가질 수 있다. 게이트 및 게이트 스택은 핀(52)의 채널 영역(58)의 측벽을 따라 연장될 수 있다.
n형 영역(50N) 및 p형 영역(50P)에서 게이트 유전체층(92)의 형성은, 각각의 영역에서 게이트 유전체층(92)이 동일한 물질로부터 형성되도록 동시에 발생할 수 있고, 게이트 전극(94)의 형성은, 각 영역 내의 게이트 전극(94)이 동일한 물질로부터 형성되도록 동시에 발생할 수 있다. 일부 실시예에서, 각 영역의 게이트 유전체층(92)은 별개의 프로세스들에 의해 형성될 수 있어서 게이트 유전체층(92)이 상이한 물질들일 수 있고, 그리고/또는 각 영역 내의 게이트 전극(94)은 별개의 프로세스들에 의해 형성될 수 있어서 게이트 전극(94)이 상이한 물질들일 수 있다. 별개의 프로세스들을 사용할 때 적절한 영역을 마스킹하고 노출시키기 위해 다양한 마스킹 단계들이 사용될 수 있다.
도 18a 및 18b에서, 게이트 마스크(96)는 게이트 스택(게이트 유전체층(92) 및 대응하는 게이트 전극(94)을 포함함) 위에 형성되고, 게이트 마스크는 다중층 스페이서(95)의 대향 부분들 사이에 배치될 수 있다. 일부 실시예에서, 게이트 마스크(96)를 형성하는 것은 게이트 스택을 리세싱하는 것을 포함하여, 리세스가 게이트 스택 바로 위에 그리고 다중층 스페이서(95)의 대향 부분들 사이에 형성되도록 한다. 실리콘 질화물, 실리콘 산질화물 등과 같은, 하나 이상의 유전체 물질층을 포함하는 게이트 마스크(96)가 리세스 내에 채워지고, 제1 ILD(88) 위로 연장되는 유전체 물질의 과잉 부분을 제거하기 위한 평탄화 프로세스가 이어진다.
도 18a 및 18b에 또한 도시된 바와 같이, 제2 ILD(108)는 제1 ILD(88) 위에 성막된다. 일부 실시예에서, 제2 ILD 층(108)은 유동성(flowable) CVD 방법에 의해 형성된 유동성 막이다. 일부 실시예에서, 제2 ILD(108)는 예를 들면, PSG, BSG, BPSG, USG 등과 같은, 유전체 물질로 형성되고, 예를 들면, CVD 및 PECVD와 같은, 임의의 적절한 방법에 의해 성막될 수 있다. 이후에 형성된 게이트 콘택(110)(도 19a 및 19b)은 제2 ILD(108) 및 게이트 마스크(96)를 관통하여 리세싱된 게이트 전극(94)의 상단 표면과 접촉한다.
도 19a 및 19b에서, 일부 실시예들에 따라, 게이트 콘택(110) 및 소스/드레인 콘택(112)은 제2 ILD(108) 및 제1 ILD(88)를 통해 형성된다. 소스/드레인 콘택(112)을 위한 개구는 제1 ILD(88) 및 제2 ILD(108)를 관통해 형성되고, 게이트 콘택(110)을 위한 개구는 제2 ILD(108) 및 게이트 마스크(96)를 통해 형성된다. 개구는 허용 가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 개구에는 예를 들어, 확산 장벽층, 접착층 등과 같은 라이너(미도시됨), 및 전도성 물질이 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈, 탄탈 질화물 등을 포함할 수 있다. 전도성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(108)의 표면으로부터 과잉 물질을 제거하기 위해, CMP와 같은 평탄화 프로세스가 수행될 수 있다. 잔여 라이너 및 전도성 물질은 개구에서 소스/드레인 콘택(112) 및 게이트 콘택(110)을 형성한다. 에피택셜 소스/드레인 영역(82)과 에피택셜 소스/드레인 영역(84) 사이의 계면에 실리사이드를 형성하기 위해 어닐링 프로세스가 수행될 수 있다. 소스/드레인 콘택(112)은 에피택셜 소스/드레인 콘택(82) 및 에피택셜 소스/드레인 영역(84)에 물리적으로 그리고 전기적으로 결합되고, 게이트 콘택(110)은 게이트 전극(94)에 물리적으로 그리고 전기적으로 결합된다. 소스/드레인 콘택(112) 및 게이트 콘택(110)은 상이한 프로세스들에서 형성될 수 있거나, 동일한 프로세스에서 형성될 수 있다. 동일한 단면으로 형성되는 것으로 도시되어 있지만, 소스/드레인 콘택(112) 및 게이트 콘택(110) 각각은 콘택의 단락을 방지할 수 있는 상이한 단면들로 형성될 수 있다는 것을 이해해야 한다.
본 명세서에 기술된 바와 같이 다중층 스페이서(95)를 형성함으로써, 이점을 얻을 수 있다. 특히, 각 층이 쉘 부분과 벌크 부분을 모두 포함하는 다중 층을 사용함으로써, 전체 유전 상수를 과도하게 증가시키지 않고 에칭 저항성이 증가될 수 있다. 따라서 손상이 적게 발생하고 디바이스의 전체 성능이 증가될 수 있다.
실시예에서, 반도체 디바이스는, 2개의 외부층들 사이에 배치된 내부층을 포함하는 제1 스페이서층 - 내부층 및 2개의 외부층은 각각 제1 물질을 포함하고, 2개의 외부층의 탄소 함량은 내부층의 탄소 함량보다 크며, 2개의 외부층의 산소 함량은 내부층의 산소 함량보다 작음 -; 및 제1 층 및 제2 층을 포함하는 제2 스페이서층을 포함하고, 제1 층은 제1 물질이고 2개의 외부층 중 하나와 직접 접촉한다. 실시예에서, 제1 물질은 SiOCN을 포함한다. 실시예에서, 제2 층은 실리콘 질화물을 포함한다. 실시예에서, 제2 스페이서층의 제1 층의 탄소 함량은 약 2% 미만이다. 실시예에서, 2개의 외부층 중 하나는 약 2.5g/cm3 내지 약 2.7g/cm3의 밀도를 갖는다. 실시예에서, 내부층은 약 5% 내지 약 12%의 질소 농도를 갖는다. 실시예에서, 2개의 외부층 중 하나는 약 25% 내지 약 45%의 질소 농도를 갖는다.
또 다른 실시예에서, 반도체 디바이스는, 게이트 스택에 인접한 제1 밀봉부 - 제1 밀봉부는, 제1 조성을 갖는 제1 물질의 제1 쉘; 및 제1 조성과는 상이한 제2 조성을 갖는 제1 물질의 제1 벌크 물질을 포함함 -; 제1 밀봉부와 물리적으로 접촉하는 제2 밀봉부 - 제2 밀봉부는, 제3 조성을 갖는 제1 물질의 제2 쉘; 및 제3 조성과는 상이한 제4 조성을 갖는 제1 물질의 제2 벌크 물질을 포함함 -; 및 제2 밀봉부와 물리적으로 접촉하는 접촉 에칭 정지층을 포함하고, 접촉 에칭 정지층은, 제5 조성을 갖는 제1 물질의 제3 벌크 물질; 및 제1 물질과는 상이한 제2 물질의 제3 쉘을 포함한다. 실시예에서, 제1 물질은 실리콘 탄소 산질화물을 포함한다. 실시예에서, 제1 조성은 제2 조성보다 더 작은 산소 농도를 갖는다. 실시예에서, 제1 조성은 제2 조성보다 더 큰 질소 농도를 갖는다. 실시예에서, 제1 조성은 제2 조성보다 더 큰 탄소 농도를 갖는다. 실시예에서 제2 물질은 실리콘 질화물을 포함한다. 실시예에서, 제1 조성은 약 5% 내지 약 20%의 탄소 농도를 갖는다.
또 다른 실시예에서, 반도체 디바이스를 제조하는 방법은, 반도체 핀 위에 더미 게이트 전극을 패터닝하는 단계; 제1 쉘층을 형성하기 위해 제1 세트의 노출 시간을 사용하여 제1 세트의 전구체를 더미 게이트 전극에 순차적으로 도입하는 단계; 제1 벌크 유전체 물질을 형성하기 위해 제1 세트의 노출 시간과는 상이한 제2 세트의 노출 시간을 사용하여 제1 세트의 전구체를 더미 게이트 전극에 순차적으로 도입하는 단계; 제2 벌크 유전체 물질을 형성하기 위해 제3 세트의 노출 시간을 사용하여 제1 세트의 전구체를 더미 게이트 전극에 순차적으로 도입하는 단계; 제2 쉘층을 형성하기 위해 제1 세트의 노출 시간과는 상이한 제4 세트의 노출 시간을 사용하여 제1 세트의 전구체를 더미 게이트 전극에 순차적으로 도입하는 단계; 제3 벌크 유전체 물질을 형성하기 위해 제5 세트의 노출 시간을 사용하여 제1 세트의 전구체를 더미 게이트 전극에 순차적으로 도입하는 단계; 및 제5 세트의 노출 시간을 사용하여 제1 세트의 전구체를 더미 게이트 전극에 순차적으로 도입한 후에 유전체 물질을 성막하는 단계를 포함한다. 실시예에서, 제1 쉘층은 실리콘 탄소 산질화물이다. 실시예에서 유전체 물질은 실리콘 질화물이다. 실시예에서, 제3 세트의 노출 시간을 사용하여 제1 세트의 전구체를 더미 게이트 전극에 순차적으로 도입하는 단계는 경도핑된 소스/드레인 영역의 형성 이후에 발생한다. 실시예에서, 제3 세트의 노출 시간을 사용하여 제1 세트의 전구체를 더미 게이트 전극에 순차적으로 도입하는 단계는 경도핑된 소스/드레인 영역의 형성 이전에 발생한다. 실시예에서, 제1 쉘층은 제1 벌크 유전체 물질보다 더 높은 농도의 질소를 갖는다.
전술된 설명은, 당업자가 본 개시의 양상을 더 잘 이해할 수 있도록 여러 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스와 구조물을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 이러한 등가의 구성이 본 개시의 취지 및 범위를 벗어나지 않으며, 본 개시의 취지 및 범위를 벗어나지 않으면서 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
[실시예 1]
반도체 디바이스에 있어서,
2개의 외부층 사이에 배치된 내부층을 포함하는 제1 스페이서층 - 상기 내부층 및 상기 2개의 외부층은 각각 제1 물질을 포함하고, 상기 2개의 외부층의 탄소 함량은 상기 내부층의 탄소 함량보다 크며, 상기 2개의 외부층의 산소 함량은 상기 내부층의 산소 함량보다 작음 -; 및
제1 층 및 제2 층을 포함하는 제2 스페이서층
을 포함하고, 상기 제1 층은 제1 물질이고 상기 2개의 외부층 중 하나와 직접 접촉하는 것인, 반도체 디바이스.
[실시예 2]
실시예 1에 있어서,
상기 제1 물질은 SiOCN을 포함하는 것인, 반도체 디바이스.
[실시예 3]
실시예 1에 있어서,
상기 제2 층은 실리콘 질화물을 포함하는 것인, 반도체 디바이스.
[실시예 4]
실시예 1에 있어서,
상기 제2 스페이서층의 상기 제1 층의 탄소 함량은 약 2% 미만인 것인, 반도체 디바이스.
[실시예 5]
실시예 1에 있어서,
상기 2개의 외부층 중 하나는 약 2.5g/cm3 내지 약 2.7g/cm3의 밀도를 갖는 것인, 반도체 디바이스.
[실시예 6]
실시예 1에 있어서,
상기 내부층은 약 5% 내지 약 12%의 질소 농도를 갖는 것인, 반도체 디바이스.
[실시예 7]
실시예 1에 있어서,
상기 2개의 외부층 중 하나는 약 25% 내지 약 45%의 질소 농도를 갖는 것인, 반도체 디바이스.
[실시예 8]
반도체 디바이스에 있어서,
게이트 스택에 인접한 제1 밀봉부 - 상기 제1 밀봉부는,
제1 조성을 갖는 제1 물질의 제1 쉘(shell); 및
상기 제1 조성과는 상이한 제2 조성을 갖는 상기 제1 물질의 제1 벌크 물질을 포함함 -;
상기 제1 밀봉부와 물리적으로 접촉하는 제2 밀봉부 - 상기 제2 밀봉부는,
제3 조성을 갖는 상기 제1 물질의 제2 쉘; 및
상기 제3 조성과는 상이한 제4 조성을 갖는 상기 제1 물질의 제2 벌크 물질을 포함함 -; 및
상기 제2 밀봉부와 물리적으로 접촉하는 접촉 에칭 정지층 - 상기 접촉 에칭 정지층은,
제5 조성을 갖는 상기 제1 물질의 제3 벌크 물질; 및
상기 제1 물질과는 상이한 제2 물질의 제3 쉘을 포함함 -
을 포함하는, 반도체 디바이스.
[실시예 9]
실시예 8에 있어서,
상기 제1 물질은 실리콘 탄소 산질화물을 포함하는 것인, 반도체 디바이스.
[실시예 10]
실시예 8에 있어서,
상기 제1 조성은 상기 제2 조성보다 작은 산소 농도를 갖는 것인, 반도체 디바이스.
[실시예 11]
실시예 10에 있어서,
상기 제1 조성은 상기 제2 조성보다 더 큰 질소 농도를 갖는 것인, 반도체 디바이스.
[실시예 12]
실시예 11에 있어서,
상기 제1 조성은 상기 제2 조성보다 큰 탄소 농도를 갖는 것인, 반도체 디바이스.
[실시예 13]
실시예 12에 있어서,
상기 제2 물질은 실리콘 질화물을 포함하는 것인, 반도체 디바이스.
[실시예 14]
실시예 8에 있어서,
상기 제1 조성은 약 5% 내지 약 20%의 탄소 농도를 갖는 것인, 반도체 디바이스.
[실시예 15]
반도체 디바이스를 제조하는 방법에 있어서,
반도체 핀 위에 더미 게이트 전극을 패터닝하는 단계;
제1 쉘층을 형성하기 위해 제1 세트의 노출 시간을 사용하여 제1 세트의 전구체를 상기 더미 게이트 전극에 순차적으로 도입하는 단계;
제1 벌크 유전체 물질을 형성하기 위해 상기 제1 세트의 노출 시간과는 상이한 제2 세트의 노출 시간을 사용하여 상기 제1 세트의 전구체를 상기 더미 게이트 전극에 순차적으로 도입하는 단계;
제2 벌크 유전체 물질을 형성하기 위해 제3 세트의 노출 시간을 사용하여 상기 제1 세트의 전구체를 상기 더미 게이트 전극에 순차적으로 도입하는 단계;
제2 쉘층을 형성하기 위해 상기 제1 세트의 노출 시간과는 상이한 제4 세트의 노출 시간을 사용하여 상기 제1 세트의 전구체를 상기 더미 게이트 전극에 순차적으로 도입하는 단계;
제3 벌크 유전체 물질을 형성하기 위해 제5 세트의 노출 시간을 사용하여 상기 제1 세트의 전구체를 상기 더미 게이트 전극에 순차적으로 도입하는 단계; 및
상기 제5 세트의 노출 시간을 사용하여 상기 제1 세트의 전구체를 상기 더미 게이트 전극에 순차적으로 도입한 후에 유전체 물질을 성막하는 단계
를 포함하는, 반도체 디바이스를 제조하는 방법.
[실시예 16]
실시예 15에 있어서,
상기 제1 쉘층은 실리콘 탄소 산질화물인 것인, 반도체 디바이스를 제조하는 방법.
[실시예 17]
실시예 16에 있어서,
상기 유전체 물질은 실리콘 질화물인 것인, 반도체 디바이스를 제조하는 방법.
[실시예 18]
실시예 15에 있어서,
상기 제3 세트의 노출 시간을 사용하여 상기 제1 세트의 전구체를 상기 더미 게이트 전극에 순차적으로 도입하는 단계는 경도핑된(lightly doped) 소스/드레인 영역의 형성 이후에 발생하는 것인, 반도체 디바이스를 제조하는 방법.
[실시예 19]
실시예 15에 있어서,
상기 제3 세트의 노출 시간을 사용하여 상기 제1 세트의 전구체를 상기 더미 게이트 전극에 순차적으로 도입하는 단계는 경도핑된 소스/드레인 영역의 형성 이전에 발생하는 것인, 반도체 디바이스를 제조하는 방법.
[실시예 20]
실시예 15에 있어서,
상기 제1 쉘층은 상기 제1 벌크 유전체 물질보다 더 높은 농도의 질소를 갖는 것인, 반도체 디바이스를 제조하는 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    2개의 외부층 사이에 배치된 내부층을 포함하는 제1 스페이서층 - 상기 내부층 및 상기 2개의 외부층은 각각 제1 물질을 포함하고, 상기 2개의 외부층의 탄소 함량은 상기 내부층의 탄소 함량보다 크며, 상기 2개의 외부층의 산소 함량은 상기 내부층의 산소 함량보다 작음 -; 및
    제1 층 및 제2 층을 포함하는 제2 스페이서층
    을 포함하고, 상기 제1 층은 제1 물질이고 상기 2개의 외부층 중 하나와 직접 접촉하는 것인, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 물질은 SiOCN을 포함하는 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 제2 층은 실리콘 질화물을 포함하는 것인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 제2 스페이서층의 상기 제1 층의 탄소 함량은 2% 미만인 것인, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 2개의 외부층 중 하나는 2.5g/cm3 내지 2.7g/cm3의 밀도를 갖는 것인, 반도체 디바이스.
  6. 제1항에 있어서,
    상기 내부층은 5% 내지 12%의 질소 농도를 갖는 것인, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 2개의 외부층 중 하나는 25% 내지 45%의 질소 농도를 갖는 것인, 반도체 디바이스.
  8. 반도체 디바이스에 있어서,
    게이트 스택에 인접한 제1 밀봉부 - 상기 제1 밀봉부는,
    제1 조성을 갖는 제1 물질의 제1 쉘(shell); 및
    상기 제1 조성과는 상이한 제2 조성을 갖는 상기 제1 물질의 제1 벌크 물질을 포함함 -;
    상기 제1 밀봉부와 물리적으로 접촉하는 제2 밀봉부 - 상기 제2 밀봉부는,
    제3 조성을 갖는 상기 제1 물질의 제2 쉘; 및
    상기 제3 조성과는 상이한 제4 조성을 갖는 상기 제1 물질의 제2 벌크 물질을 포함함 -; 및
    상기 제2 밀봉부와 물리적으로 접촉하는 접촉 에칭 정지층 - 상기 접촉 에칭 정지층은,
    제5 조성을 갖는 상기 제1 물질의 제3 벌크 물질; 및
    상기 제1 물질과는 상이한 제2 물질의 제3 쉘을 포함함 -
    을 포함하는, 반도체 디바이스.
  9. 제8항에 있어서,
    상기 제1 조성은 상기 제2 조성보다 작은 산소 농도를 갖는 것인, 반도체 디바이스.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 핀 위에 더미 게이트 전극을 패터닝하는 단계;
    제1 쉘층을 형성하기 위해 제1 세트의 노출 시간을 사용하여 제1 세트의 전구체를 상기 더미 게이트 전극에 순차적으로 도입하는 단계;
    제1 벌크 유전체 물질을 형성하기 위해 상기 제1 세트의 노출 시간과는 상이한 제2 세트의 노출 시간을 사용하여 상기 제1 세트의 전구체를 상기 더미 게이트 전극에 순차적으로 도입하는 단계;
    제2 벌크 유전체 물질을 형성하기 위해 제3 세트의 노출 시간을 사용하여 상기 제1 세트의 전구체를 상기 더미 게이트 전극에 순차적으로 도입하는 단계;
    제2 쉘층을 형성하기 위해 상기 제1 세트의 노출 시간과는 상이한 제4 세트의 노출 시간을 사용하여 상기 제1 세트의 전구체를 상기 더미 게이트 전극에 순차적으로 도입하는 단계;
    제3 벌크 유전체 물질을 형성하기 위해 제5 세트의 노출 시간을 사용하여 상기 제1 세트의 전구체를 상기 더미 게이트 전극에 순차적으로 도입하는 단계; 및
    상기 제5 세트의 노출 시간을 사용하여 상기 제1 세트의 전구체를 상기 더미 게이트 전극에 순차적으로 도입한 후에 유전체 물질을 성막하는 단계
    를 포함하는, 반도체 디바이스를 제조하는 방법.
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