TWI801923B - 半導體元件及其製造方法 - Google Patents

半導體元件及其製造方法 Download PDF

Info

Publication number
TWI801923B
TWI801923B TW110124941A TW110124941A TWI801923B TW I801923 B TWI801923 B TW I801923B TW 110124941 A TW110124941 A TW 110124941A TW 110124941 A TW110124941 A TW 110124941A TW I801923 B TWI801923 B TW I801923B
Authority
TW
Taiwan
Prior art keywords
region
source
dielectric material
dielectric layer
dielectric
Prior art date
Application number
TW110124941A
Other languages
English (en)
Other versions
TW202230528A (zh
Inventor
簡薇庭
劉書豪
陳亮吟
張惠政
育佳 楊
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202230528A publication Critical patent/TW202230528A/zh
Application granted granted Critical
Publication of TWI801923B publication Critical patent/TWI801923B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7856—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66803—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with a step of doping the vertical sidewall, e.g. using tilted or multi-angled implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Bipolar Transistors (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

形成源極/汲極接觸藉由暴露源極/汲極區域通過第一介電層與第二介電層。第二介電層凹陷於第一介電層之下，並且在源極/汲極區域上形成矽化物區域，其中矽化物區域具有擴大寬度。

Description

半導體元件及其製造方法
本揭露之一些實施方式是有關於一種半導體元件與製造半導體元件之方法。
半導體元件用於各種電子應用，例如個人計算機、手機、數位相機與其他的電子設備。半導體元件的製造通常藉由在半導體基板上順序沉積絕緣或介電層、導電層與半導體材料層，並使用光刻對各種材料層進行圖案化，以在其上形成電路組件與元件。
半導體工業藉由不斷減少最小特徵尺寸來繼續提高各種電子組件(例如，電晶體、二極體、電阻器、電容器等)的積體密度，允許將更多元件積體到給定區域。
根據一些實施方式，一種製造半導體之方法包括暴 露源極/汲極區域通過第一介電層與第二介電層，源極/汲極區域至少部分地位於半導體鰭內。佈植摻雜劑至第二介電層中。在佈植摻雜劑之後，凹陷第二介電層於第一介電層之下。形成矽化物區域於源極/汲極區域上，其中在形成矽化物區域之後，矽化物區域沿著垂直於半導體鰭的方向設置於源極/汲極區域與第一介電層之間。
根據一些實施方式，一種製造半導體之方法包括蝕刻第一介電材料，以形成第一開口。蝕刻第二介電材料，以延伸第一開口通過第二介電材料，其中第一開口具有通過第一介電材料的第一寬度與小於第一寬度且通過第二介電材料的第二寬度。從第一介電材料的側壁凹陷第二介電材料，以形成凹陷。形成矽化物於凹陷與第一開口內。填充導電材料於第一開口的剩餘內。
根據一些實施方式，一種半導體元件包括源極/汲極區域、第一介電材料、接觸蝕刻停止層以及導電接觸。源極/汲極區域設置於半導體鰭內。第一介電材料位於半導體鰭上。接觸蝕刻停止層設置於第一介電材料與半導體鰭之間。導電接觸延伸通過第一介電材料以物理接觸源極/汲極區域上的矽化物區域，其中矽化物區域具有第一寬度且導電接觸具有鄰接矽化物區域且小於第一寬度的第二寬度。
50:基板
50N:n型區域
50P:p型區域
51:分隔
52:鰭
54:絕緣材料
56:隔離區域(STI區域)
58:通道區域
60:虛設介電層
62:虛設閘極層
64:遮罩層
72:虛設閘極
74:遮罩
80:閘極密封間隔
82:源極/汲極區域
86:閘極間隔
87:接觸蝕刻停止層
88:層間介電
89:區域
90:凹陷
92:閘極介電層
94:閘極電極
94A:襯墊層
94B:功函數調整層
94C:填充材料
96:閘極遮罩
108:層間介電
110:閘極接觸
111:虛線
112:源極/汲極接觸
113:源極/汲極接觸
114:源極/汲極接觸開口
116:硬遮罩
118:延伸部分
122:佈植製程
124:第一佈植區域
125:虛線框
126:第二佈植區域
128:第三佈植區域
129:清洗製程
133:矽化物區域
141:第一反應步驟
143:第二反應步驟
145:第三反應步驟
147:第四反應步驟
D1:第一距離
D2:第二距離
W1:第一寬度
W2:第二寬度
W3:第三寬度
W4:第四寬度
W5:第五寬度
A-A:剖面
B-B:剖面
C-C:剖面
本揭露之一些實施方式的態樣在與隨附圖式一起 研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中之標準慣例，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減少。
第1圖繪示根據一些實施方式的鰭式場效電晶體(FinFET)之三維示意圖。
第2、3、4、5、6、7、8A、8B、9A、9B、10A、10B、10C、10D、11A、11B、12A、12B、13A、13B、14A、14B、14C、15A、15B、16A、16B、17A、17B、17C、18A、18B、18C、18D、19A、19B、20A與20B圖繪示根據一些實施方式在各中間階段製造鰭式場效電晶體的剖面圖。
以下揭露提供用於實施本揭露之一些實施方式或實例之不同特徵。下文描述組件及配置之特定實例以簡化本揭露之一些實施方式。當然，此等組件及配置僅為實例且並非意欲為限制性的。例如，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施方式，且亦可包括附加特徵可形成在第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施方式。此外，本揭露之一些實施方式在各種實例中可重複參考符號及/或字母。此重複係出於簡單及清楚之目的，且本身並不指明所論述之各種實施方式及/或組態之間的關係。
進一步地，為方便描述可在本揭露之一些實施方式中使用空間上相對之術語，諸如「在......之下(beneath)」、「在......下方(below)」、「下面的(lower)」、「在......上方(above)」、「上面的(upper)」及其類似物來描述如在諸圖中所描述之一個元件或特徵與另外之(諸等)元件或(諸等)特徵的關係。該等空間上相對之術語意欲除諸圖中所描述之方位外，涵蓋處於使用或操作中之元件之不同方位。元件可另外定位(經90度旋轉或在其它方位)且據此解釋本揭露之一些實施方式所用之該等空間上相對之描述詞。
現在將關於特定的實施例來描述實施方式，其中源極/汲極接觸形成於鰭式場效電晶體(fin field effect transistor；FinFET)。然而，實施方式不限於此精確地描述，因為本揭露之一些實施方式所提出的思想可應用於多種的實施方式中，所有這些實施方式完全意指於被包含在實施方式的範圍內。
第1圖繪示根據一些實施方式的鰭式場效電晶體(FinFET)之三維示意圖。FinFET包含基板50(例如，半導體基板)上的鰭52。隔離區域56設置於基板50中，並且鰭52從相鄰的隔離區域56上方與之間凸出。雖然隔離區域56被描述/繪示為與基板50分隔，但是如本揭露之一些實施方式所用，術語「基板」可以用於僅指半導體基板或包含隔離區域的半導體基板。此外，雖然鰭52被繪示為與基板50一樣的單一且連續的材料，但是鰭52及/ 或基板50可包含單一材料或多種材料。在這種情況下，鰭52是指在鄰接隔離區域56之間延伸的部分。
閘極介電層92沿著鰭52的側壁且位於鰭52的頂面上，以及閘極電極94位於閘極介電層92上。源極/汲極區域82設置於鰭52的相對側，相對於閘極介電層92與閘極電極94。第1圖更繪示在後面的圖式中使用的參考剖面。剖面A-A沿著閘極電極94的縱軸，並且在例如垂直於FinFET的源極/汲極區域82之間的電流方向之方向上。剖面B-B垂直於剖面A-A，並且沿著鰭52的縱軸，且在例如FinFET的源極/汲極區域82之間的電流之方向上。剖面C-C平行於剖面A-A，並且延伸通過FinFET的源極/汲極區域。為了清楚起見，隨後的圖式可參考這些參考剖面。
本揭露之一些實施方式是在使用閘極後(gate-last)製程形成的FinFET之上下文中討論的。在其他的實施方式中，可以使用閘極先(gate-first)製程。此外，一些實施方式考慮在平面元件中使用的方面，例如平面FET、奈米結構(例如，奈米片、奈米線、環形閘極等)場效電晶體(nanostructure field effect transistors；NSFETs)等。
第2圖至第20B圖繪示根據一些實施方式在各中間階段製造鰭式場效電晶體的剖面圖。第2圖至第7圖繪示沿著如第1圖所示的參考剖面A-A，但多個鰭/場效電晶體除外。第8A、9A、10A、11A、12A、13A、14A、 15A圖繪示沿著如第1圖所示的參考剖面A-A，第8B、9B、10B、11B、12B、13B、14B、14C、15B、16A、16B、17A、17B、17C、18A、18B、19A、19B、20A及20B圖繪示沿著如第1圖所示的參考剖面B-B，但多個鰭/場效電晶體除外。第10C圖與第10D圖繪示如第1圖所示的參考剖面C-C，但多個鰭/場效電晶體除外。
在第2圖中，提供基板50。基板50可以是半導體基板，例如體半導體、絕緣體上半導體(SOI)基板等，其可以被摻雜(例如，具有p型或n型摻雜劑)或未摻雜。基板50可以是晶圓，例如矽晶圓。一般來說，SOI基板是形成在絕緣體層上的一層半導體材料。絕緣體層可以是例如掩埋氧化物(BOX)層、氧化矽層等。絕緣體層設置於基板上，通常為矽或玻璃基板。也可以使用其他基板，例如多層或梯度基板。在一些實施方式中，基板50的半導體材料可以包括矽或鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；一種合金半導體，包括矽鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷化砷化鎵銦，或其組合。
基板50具有n型區域50N與p型區域50P。n型區域50N可用於形成n型元件，例如NMOS電晶體，如n型FinFET。p型區域50P可用於形成p型元件，例如PMOS電晶體，如p型FinFET。n型區域50N可以與p型區域50P物理分離/分隔(如分隔51所示)，並且可以設置任意數量的元件特徵(例如，其他主動元件、摻 雜區域、隔離結構等)於n型區域50N與p型區域50P之間。
在第3圖中，鰭52形成於基板50中。鰭52是半導體條(semiconductor strips)。在一些實施方式中，鰭52可以藉由在基板50中蝕刻溝槽，而在基板50中形成。蝕刻可以是任何可接受的蝕刻製程，例如反應離子蝕刻(reactive ion etch；RIE)、中性束蝕刻(neutral beam etch；NBE)、類似蝕刻，或其組合。蝕刻可以是各向異性的(anisotropic)。
鰭52可藉由任何合適的方法圖案化。舉例來說，鰭52可以使用一種或多種光刻製程被圖案化，包含雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合光刻與自對準製程，從而允許創建具有例如比使用單個直接光刻製程可獲得的間距更小間距的圖案。舉例來說，在一實施方式中，犧牲層形成於基板上，並且使用光刻製程圖案化。使用自對準製程在已圖案化的犧牲層旁邊形成間隔。然後移除犧牲層，而後可以使用剩餘的間隔來圖案化鰭。在一些實施方式中，遮罩(或其他層)可以保留在鰭52上。
在第4圖中，絕緣材料54形成於基板50上以及相鄰鰭52之間。絕緣材料54可以是氧化物(例如氧化矽)、氮化物、類似物，或其組合，並且可以由高密度電漿化學氣相沉積(high density plasma chemical vapor deposition；HDP-CVD)、可流動化學氣相沉積(FCVD) (例如，在遠程電漿系統中進行基於CVD的材料沉積並且進行後固化，使其轉化為另一種材料，例如氧化物)、類似的方法，或其組合來形成。可以使用通過任何可接受的製程形成的其他絕緣材料。在所示的實施方式中，絕緣材料54是藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，就可以執行退火製程。在一實施方式中，絕緣材料54形成，使得多餘的絕緣材料54覆蓋鰭52。雖然絕緣材料54繪示為單層，但是一些實施方式可以利用多層。例如，在一些實施方式中，可以首先沿著基板50與鰭52的表面形成襯墊(未繪示)。此後，可以在襯墊上形成如上所述的填充材料。
在第5圖中，對絕緣材料54施加移除製程，以移除鰭52上的多餘絕緣材料54。在一些實施方式中，可以利用平坦化製程，例如化學機械研磨(CMP)、回蝕製程、以上之組合，或其類似方法。平坦化製程暴露鰭52，使得在平坦化製程完成之後，鰭52的頂面與絕緣材料54是齊平的。在鰭52上保留遮罩的實施方式中，平坦化製程可以暴露遮罩或移除遮罩，使得在平坦化製程完成之後，遮罩或鰭52的頂面分別與絕緣材料54是齊平的。
在第6圖中，凹陷絕緣材料54，以形成淺溝槽隔離(STI)區域56。凹陷絕緣材料54，使得n型區域50N與p型區域50P中的鰭52的上部從相鄰的STI區域56之間凸出。此外，STI區域56的頂面可具有如圖所示的平坦表面、凸面、凹面(例如凹陷)，或其組合。STI區域 56的頂面可以通過合適的蝕刻形成為平坦的、凸的及/或凹的。凹陷STI區域56可以使用可接受的蝕刻製程，例如對絕緣材料54的材料有選擇性的製程(例如，以比蝕刻鰭52的材料更快的速率蝕刻絕緣材料54的材料)。例如，移除氧化物，可例如使用稀釋氫氟(dilute hydrofluoric；dHF)酸。
關於第2圖至第6圖描述的製程僅是如何形成鰭52的一個示例。在一些實施方式中，鰭52可以藉由磊晶生長製程形成。例如，可以在基板50的頂面上形成介電層，並且可以藉由蝕刻通過介電層形成溝槽，以暴露下面的基板50。可以在溝槽中磊晶生長同質磊晶結構，並且凹陷介電層，使得同質磊晶結構從介電層凸出，以形成鰭52。此外，在一些實施方式中，異質磊晶結構可用於鰭52。例如，凹陷第5圖中的鰭52，並且不同於鰭52的材料可在凹陷的鰭52上方磊晶生長。在此實施方式中，鰭52包含凹陷材料以及設置在凹陷材料上的磊晶生長材料。在更進一步的實施方式中，可以在基板50的頂面上形成介電層，並且可以蝕刻通過介電層的溝槽。然後可使用不同於基板50的材料在溝槽中磊晶生長異質磊晶結構，並且可以凹陷介電層，使得異質磊晶結構從介電層凸出，以形成鰭52。在同質磊晶結構或異質磊晶結構磊晶生長之一些實施方式中，磊晶生長的材料可以在生長期間原位摻雜，儘管原位摻雜與佈植摻雜可以一起使用，但是這可以避免之前和隨後的佈植。
再者，在n型區域50N(例如NMOS區域)中磊晶生長與p型區域50P(例如PMOS區域)中的材料不同的材料可能是有利的。在各種實施方式中，鰭52的上部可以由矽鍺(SixGe1-x，其中x可以在0到1的範圍內)、碳化矽、純或實質上純的鍺、III-V族化合物半導體、II-VI族化合物半導體或其他類似物形成。例如，可用於形成III-V族化合物半導體的材料包含但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵等。
進一步在第6圖中，可以在鰭52及/或基板50中形成合適的井(未繪示)。在一些實施方式中，P井(P well)可形成於n型區域50N中，並且N井(N well)可形成於p型區域50P中。在一些實施方式中，P井或N井可形成於n型區域50N與p型區域50P兩者中。
在一些具有不同井類型的實施方式中，n型區域50N與p型區域50P的不同佈植步驟可以使用光阻及/或其他遮罩(未繪示)來實現。例如，可以在n型區域50N中的鰭52與STI區域56上形成光阻。光阻被圖案化以暴露基板50的p型區域50P。光阻可以通過使用旋塗技術形成，並且可以使用可接受的光刻技術被圖案化。一旦光阻被圖案化，則在p型區域50P中執行n型不純物佈植，並且光阻可以作為遮罩，以實質上防止n型不純物佈植到n型區域50N中。n型不純物可以是佈植該區域中的磷、砷、銻等，其濃度等於或小於1018cm-3，例如在約1016cm-3 與約1018cm-3之間。在佈植之後，移除光阻，例如藉由可接受的灰化(ashing)製程。
在佈植p型區域50P之後，可以在p型區域50P中的鰭52與STI區域56上形成光阻。光阻被圖案化以暴露基板50的n型區域50N。光阻可以通過使用旋塗技術形成，並且可以使用可接受的光刻技術被圖案化。一旦光阻被圖案化，則在n型區域50N中執行n型不純物佈植，並且光阻可以作為遮罩，以實質上防止p型不純物佈植到p型區域50P中。p型不純物可以是佈植該區域中的磷、砷、銻等，其濃度等於或小於1018cm-3，例如在約1016cm-3與約1018cm-3之間。在佈植之後，移除光阻，例如藉由可接受的灰化製程。
在n型區域50N與p型區域50P佈植之後，可以執行退火，以修復佈植損傷並且激活佈植的p型及/或n型不純物。在一些實施方式中，可以在生長期間原位摻雜磊晶鰭的生長材料，這可以避免佈植，儘管原位摻雜與佈植摻雜可以一起使用。
在第7圖中，形成虛設介電層60於鰭52上。虛設介電層60可以是例如氧化矽、氮化矽，上述組合，或類似物，並且可以根據可接受的技術沉積或熱生長。形成虛設閘極層62於虛設介電層60上，形成遮罩層64於虛設閘極層62上。虛設閘極層62可以沉積在虛設介電層60上，然後平坦化，例如藉由CMP。遮罩層64可以沉積在虛設閘極層62上。虛設閘極層62可以是導電或非導電材 料，並且可以選自包括非晶矽、多晶矽(polysilicon)、多晶矽-鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物以及金屬。可以藉由物理氣相沉積(PVD)、化學氣象沉積(CVD)、濺射沉積或用於沉積所選材料的其他技術來沉積虛設閘極層62。虛設閘極層62可以由對隔離區域(例如STI區域56及/或虛設介電層60)的蝕刻具有高蝕刻選擇性的其他材料製成。遮罩層64可包含一層或多層，例如氮化矽、氧氮化矽，或類似物。在示例中，跨越n型區域50N與p型區域50P形成單個虛設閘極層62與單個遮罩層64。應注意到，僅出於說明之目的，繪示虛設介電層60僅覆蓋鰭52。在一些實施方式中，可以沉積虛設介電層60，使得虛設介電層60覆蓋STI區域56，在STI區域56上延伸並且在虛設閘極層62與STI區域56之間延伸。
第8A圖至第20B圖繪示根據一些實施方式之製造元件的各種附加步驟。第8A圖至第20B圖繪示n型區域50N與p型區域50P中的任一個中的特徵。例如，第8A圖至第20B圖中所示的結構可適用於n型區域50N與p型區域50P。n型區域50N與p型區域50P的結構的差異(如果有的話)將在每圖所附的文字中描述。
在第8A圖與第8B圖中，遮罩層64(參見第7圖)可以使用可接受的光刻與蝕刻技術圖案化，以形成遮罩74。然後可以將遮罩74的圖案轉移到虛設閘極層62。在一些實施方式(未繪示)中，圖案也可以藉由可接受的 蝕刻技術將遮罩74的圖案轉移到虛設介電層60，以形成虛設閘極72。虛設閘極72覆蓋鰭52的對應通道區域58。遮罩74的圖案可以用於物理上地分隔每個虛設閘極72與相鄰的虛設閘極72。虛設閘極72更可以具有實質上垂直於對應磊晶鰭52的長度方向之長度方向。
進一步在第8A圖與第8B圖中，閘極密封間隔80可以形成在虛設閘極72、遮罩74及/或鰭52的暴露表面上。在各向異性蝕刻後的熱氧化或沉積可以形成閘極密封間隔80。閘極密封間隔80可以由氧化矽、氮化矽、氧氮化矽或類似物形成。
在形成閘極密封間隔80之後，可以執行輕摻雜源極/汲極(lightly doped source/drain；LDD)區域(未明確繪示)之佈植。在具有不同元件類型的實施方式中，類似於上面在第6圖中討論的佈植，可以在n型區域50N上形成諸如光阻的遮罩，同時暴露p型區域50P，並且適當類型(例如，p型)的不純物可以被佈植到在p型區域50P中暴露的鰭52中。然後可以移除遮罩。隨後，在暴露n型區域50N的同時，在p型區域50P上形成遮罩，例如光阻，並且可以將適當類型的不純物(例如，n型)佈植到在n型區域50N中暴露的鰭52中。然後可以移除遮罩。n型不純物可以是之前討論的任何n型不純物，並且p型不純物可以是之前討論的任何p型不純物。輕摻雜源極/汲極區域可具有約1015cm-3至約1019cm-3的不純物濃度。退火可用於修復佈植損傷，並且激活佈植的不純物。
在第9A圖與第9B圖中，閘極間隔86沿著虛設閘極72與遮罩74的側壁形成在閘極密封間隔80上。形成閘極間隔86可以藉由共形地沉積絕緣材料並且隨後各向異性地蝕刻絕緣材料。閘極間隔86的絕緣材料可以是氧化矽、氮化矽、氮氧化矽、碳氮化矽或其組合等。
應注意到，以上揭露的內容概括地描述形成間隔與LDD區域的製程。使用其他的製程與順序也是可以的。舉例來說，可以使用更少或額外的間隔，可以使用不同順序的步驟(例如，在形成閘極間隔86之前可以不蝕刻閘極密封間隔80，產生「L形」閘極密封間隔，間隔可以形成及/或移除等)。此外，可以使用不同的結構與步驟來形成n型和p型元件。例如，用於n型元件的LDD區域可以在形成閘極密封間隔80之前形成，而用於p型元件的LDD區域可以在形成閘極密封間隔80之後形成。
在第10A圖與第10B圖中，磊晶源極/汲極區域82形成於鰭52中。磊晶源極/汲極區域82形成於鰭52中，使得每個虛設閘極72設置於對應的相鄰磊晶源極/汲極區域82的對(pairs)之間。在一些實施方式中，磊晶源極/汲極區域82可以延伸且也可以通過鰭52。在一些實施方式中，閘極間隔86用於分隔磊晶源極/汲極區域82與鰭52。虛設閘極72藉由適當的側向距離，使得磊晶源極/汲極區域82不會使所得的FinFET的隨後形成的閘極短路。可以選擇磊晶源極/汲極區域82的材料以在各個通道區域58中施加應力，從而提高性能。
形成n型區域50N中的磊晶源極/汲極區域82可以藉由遮罩(masking)p型區域50P並蝕刻n型區域50N中的鰭52的源極/汲極區域，以在鰭52中形成凹陷。然後，在凹陷中磊晶生長n型區域50N中的磊晶源極/汲極區域82。磊晶源極/汲極區域82可包含任何可接受的材料，例如適用於n型FinFET。例如，若鰭52是矽，則n型區域50N中的磊晶源極/汲極區域82可包含在通道區域58中施加拉伸應變的材料，例如矽、碳化矽、磷摻雜的碳化矽、磷化矽，或類似物。n型區域50N中的磊晶源極/汲極區域82可以具有從鰭52的對應表面凸起的表面，並且可以具有小平面(facets)。
形成p型區域50P中的磊晶源極/汲極區域82可以藉由遮罩n型區域50N並蝕刻p型區域50P中的鰭52的源極/汲極區域，以在鰭52中形成凹陷。然後，在凹陷中磊晶生長p型區域50P中的磊晶源極/汲極區域82。磊晶源極/汲極區域82可包含任何可接受的材料，例如適用於p型FinFET。例如，若鰭52是矽，則p型區域50P中的磊晶源極/汲極區域82可包含在通道區域58中施加壓縮應變的材料，例如矽鍺(silicon-germanium)、硼摻雜的矽-鍺、鍺、鍺錫，或類似物。p型區域50P中的磊晶源極/汲極區域82可以具有從鰭52的對應表面凸起的表面，並且可以具有小平面。
磊晶源極/汲極區域82及/或鰭52可以佈植摻雜劑，以形成源極/汲極區域，類似於先前討論的用於形成輕 摻雜源極/汲極區域的製程，然後執行退火。源極/汲極區域可具有介於約1019cm-3與約1021cm-3之間的不純物濃度。源極/汲極區域的n型及/或p型不純物可以是先前討論的任何不純物。在一些實施方式中，磊晶源極/汲極區域82可以在生長期間原位摻雜。
由於用於在n型區域50N與p型區域50P中形成磊晶源極/汲極區域82的磊晶製程，磊晶源極/汲極區域82的上表面具有側向向外擴展的小平面，小平面超出鰭52的側壁。在一些實施方式中，這些小平面導致相同FinFET的相鄰源極/汲極區域82合併，如第10C圖所示。在其他的實施方式中，如第10D圖所示，在完成磊晶製程之後，相鄰的源極/汲極區域82保持分隔。在第10C圖與第10D圖所示的實施方式中，形成閘極間隔86以覆蓋延伸到STI區域56上的鰭52的側壁的一部分，從而阻止磊晶生長。在一些其他的實施方式中，可以調整用於形成閘極間隔86的間隔蝕刻，以移除間隔材料，以允許磊晶生長區域延伸至STI區域56的表面。
在第11A圖與第11B圖中，在第10A圖與第10B圖所示的結構上沉積第一層間介電(interlay dielectric；ILD)88。第一層間介電88可以由介電材料形成，並且可以藉由任何合適的方法沉積，例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(plasma-enhanced；PECVD)或可流動化學氣相沉積(FCVD)。介電材料可包含氧化矽、磷矽酸鹽玻璃 (phosphor-silicate glass；PSG)、硼矽酸鹽玻璃(boro-silicate glass；BSG)、摻硼磷矽酸鹽玻璃(boron-doped phosphor-silicate glass；BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass；USG)或類似物。絕緣材料可以藉由使用任何可接受的製程形成。在一些實施方式中，接觸蝕刻停止層(contact etch stop layer；CESL)87設置於第一層間介電88與磊晶源極/汲極區域82、遮罩74與閘極間隔86之間。接觸蝕刻停止層87可包含具有比上面的第一層間介電88的材料更低的蝕刻速率之介電材料，例如氮化矽、氧化矽、氧氮化矽或類似物。
在第12A圖與第12B圖中，可以執行平坦化製程，例如化學機械研磨(CMP)，以將第一層間介電88的頂面與虛設閘極72或遮罩74的頂面齊平。平坦化製程更可以移除虛設閘極72上的遮罩74以及沿著遮罩74的側壁的閘極密封間隔80與閘極間隔86的部分。在平坦化製程之後，虛設閘極72、閘極密封間隔80、閘極間隔86與第一層間介電88的頂面是齊平的。因此，虛設閘極72的頂面通過第一層間介電88暴露。在一些實施方式中，可以保留遮罩74，在這種情況下，平坦化製程將第一層間介電88的頂面與遮罩74的頂面齊平。
在第13A圖與第13B圖中，在蝕刻步驟中移除虛設閘極72與遮罩74(如果存在)，從而形成凹陷90。在凹陷90中的虛設介電層60之部分也可以被移除。在一些 實施方式中，僅移除虛設閘極72而虛設介電層60保留並且被凹陷90暴露。在一些實施方式中，在晶粒的第一區域(例如，核心邏輯區域)之虛設介電層60從凹陷90被移除，而在晶粒的第二區域(例如，輸入/輸出區域)被保留且被凹陷90暴露。在一些實施方式中，藉由各向異性乾式蝕刻製程移除虛設閘極72。例如，蝕刻製程可包含使用反應氣體的乾式蝕刻製程，前述的反應氣體選擇性地蝕刻虛設閘極72而很少或不蝕刻第一層間介電88或閘極間隔86。每個凹陷90暴露及/或重疊於對應的鰭52的通道區域58。每個通道區域58設置於磊晶源極/汲極區域82的相鄰的對(pairs)之間。在移除期間，當移除虛設閘極72時，虛設介電層60可用作蝕刻停止層。在移除虛設閘極72之後，虛設介電層60可選擇地移除。
在第14A圖與第14B圖中，形成閘極介電層92與閘極電極94，用於替代閘極。第14C圖繪示第14B圖的區域89的詳細視圖。閘極介電層92在凹陷90中沉積一層或多層，例如在鰭52的頂面與側壁上以及在閘極密封間隔80/閘極間隔86的側壁上。閘極介電層92也可以形成於第一層間介電88的頂面上。在一些實施方式中，閘極介電層92包含一個或多個介電層，例如氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽或類似物之一個或多個層。例如，在一些實施方式中，閘極介電層92包含藉由熱或化學氧化形成的氧化矽界面層以及上面的(overlying)高k(高介電常數)介電材料，例如鉿、鋁、鋯、鑭、錳、鋇、鈦、 鉛及其組合之金屬氧化物或矽酸鹽。閘極介電層92可包含k值大於約7.0的介電層。閘極介電層92的形成方法可包含分子束沉積(Molecular-Beam Deposition；MBD)、ALD、PECVD等。在虛設介電層60之部分保留於凹陷90的實施方式中，閘極介電層92包含虛設介電層60的材料(例如，SiO2)。
閘極電極94分別沉積於閘極介電層92上，並填充凹陷90的剩餘部分。閘極電極94可包含含有金屬(metal-containing)材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢，及其組合，或其多層。例如，雖然第14B圖中繪示單層閘極電極94，但是閘極電極94可包含任意數量的襯墊層94A、任意數量的功函數調整層94B與填充材料94C，如第14C圖所示。在填充凹陷90之後，可以執行平坦化製程，例如化學機械研磨(CMP)，以移除閘極介電層92的多餘部分與閘極電極94的材料，這些多餘部分位於第一層間介電88的頂面上方。閘極電極94與閘極介電層92的材料的剩餘部分因此形成所得FinFET的替代閘極。閘極電極94與閘極介電層92可視為「閘極堆疊」。閘極與閘極堆疊可以沿著鰭52的通道區域58的側壁延伸。
n型區域50N與p型區域50P中的閘極介電層92的形成可以同時發生，使得每個區域中的閘極介電層92由相同的材料形成，並且形成閘極電極94可以同時出現，使得每個區域中的閘極電極94由相同的材料形成。在一些 實施方式中，每個區域中的閘極介電層92可以藉由不同的製程形成，使得閘極介電層92可以是不同的材料，及/或每個區域中的閘極電極94可以藉由不同的製程形成，使得閘極電極94可以是不同的材料。當使用不同的製程時，可以使用各種遮罩步驟來遮罩與暴露適當的區域。
在第15A圖與第15B圖中，在閘極堆疊(包含閘極介電層92與對應的閘極電極94)上形成閘極遮罩96，並且閘極遮罩96也可以設置於閘極間隔86的相對部分之間。在一些實施方式中，形成閘極遮罩96包含凹陷閘極堆疊，使得凹陷形成於閘極堆疊的正上與閘極間隔86的相對部分之間。閘極遮罩96包含一層或多層介電材料，例如氮化矽、氮氧化矽或類似物，填充在凹陷中，然後執行平面化製程，以移除延伸在第一層間介電88上的介電材料之多餘部分。
在第16A圖與第16B圖中，並且更仔細地觀察第15A圖的結構，根據一些實施方式，通過第一層間介電88與接觸蝕刻停止層87形成源極/汲極接觸112(在下面的第19A圖與第19B圖中以完整形式可見)，第16B圖繪示第16A圖中虛線111內區域的特寫視圖。在一些實施方式中，形成源極/汲極接觸112之製程可以藉由先形成源極/汲極接觸開口114，以暴露源極/汲極區域82。在一些實施方式中，形成源極/汲極接觸開口114之製程可以藉由先將硬遮罩116放置於第一層間介電88之上。硬遮罩116可以是諸如氮化矽、氧化矽、上述組合或類似物的硬遮罩 材料，並且可以沉積到大約20奈米(nm)與100奈米之間的厚度。然而，可以使用任何合適的材料和任何合適的厚度。
一旦沉積硬遮罩116，即可圖案化硬遮罩116。在一實施方式中，硬遮罩116可以使用光刻遮罩與蝕刻製程來圖案化，由此放置、曝光與顯影光敏材料，然後在各向異性蝕刻製程期間利用顯影的光敏材料作為遮罩，以圖案化硬遮罩。在源極/汲極接觸開口114的期望圖案中使用硬遮罩116。然後可以移除光敏材料，例如使用灰化及/或剝離製程。
在對硬遮罩116執行圖案化之後，可以利用硬遮罩116來形成通過第一層間介電88的源極/汲極接觸開口114。在一實施方式中，可以使用各向異性蝕刻製程來形成源極/汲極接觸開口114，例如使用對第一層間介電88的材料具有選擇性的蝕刻劑之反應離子蝕刻製程，以蝕刻第一層間介電88的材料，直到蝕刻製程被接觸蝕刻停止層87停止。然而，任何合適的蝕刻製程都可以被利用。
一旦暴露接觸蝕刻停止層87，即可執行另一個蝕刻製程，以擊穿(punch)接觸蝕刻停止層87，並且暴露下面的源極/汲極區域82。在一實施方式中，可以使用另一個各向異性蝕刻製程執行擊穿，例如使用對接觸蝕刻停止層87的材料具有選擇性的蝕刻劑之反應離子蝕刻製程，以蝕刻接觸蝕刻停止層87的材料，直到暴露源極/汲極區域82。然而，可以使用任何合適的蝕刻製程。
在通過接觸蝕刻停止層87以延伸源極/汲極接觸開口114的擊穿製程結束時，由於不同蝕刻製程期間的不同蝕刻製程與不同選擇性，源極/汲極接觸開口114可以具有多種寬度。例如，當源極/汲極接觸開口114延伸通過第一層間介電88時，源極/汲極接觸開口114具有介於約20奈米與約45奈米之間的第一寬度W1。此外，源極/汲極接觸開口114可具有通過接觸蝕刻停止層87的第二寬度W2，第二寬度W2小於第一寬度W1，例如第二寬度W2介於約16奈米與約40奈米之間。然而，可以使用任何合適的寬度。
假設源極/汲極接觸開口114在它們延伸通過接觸蝕刻停止層87時具有與通過第一層間介電88不同(例如，更小)的寬度，則接觸蝕刻停止層87可以具有延伸部分118，延伸部分118超出第一層間介電88的側壁，也可以稱為「凸出與剩餘的底部側壁介電膜」或「底部基腳(bottom footing)介電膜」。在一些實施方式中，接觸蝕刻停止層87的延伸部分118可以具有第三寬度W3，第三寬度W3介於約4奈米與約8奈米之間。然而，可以使用任何合適的寬度。
第17A圖至第17C圖繪示第一佈植製程122，其可用於幫助修改接觸蝕刻停止層87的蝕刻選擇性，使得後續蝕刻製程(例如，以下關於第18A圖與第18B圖描述的後續清洗製程129)移除延伸部分118。在一些實施方式中，可以通過施加然後移除NF3/NH3(NSPE)與 HF/NH3(HPP)的混合物來執行可選的前置清洗(pre-clean)。然而，可以使用任何合適的清洗製程。
在一實施方式中，執行第一佈植製程122，以佈植第一摻雜劑至接觸蝕刻停止層87的延伸部分118中。在一實施方式中，第一摻雜劑可以是會損壞接觸蝕刻停止層87的延伸部分118的材料之摻雜劑，且不會顯著改變材料的其他性質。因此，在一實施方式中，第一摻雜劑可以是鍺(Ge)、硼(B)、砷(As)、磷(P)及其組合，或類似物。然而，可以使用任何合適的摻雜劑或摻雜劑的組合。
在一實施方式中，可以使用諸如第一佈植製程(在第17B圖中以箭頭標示為第一佈植製程122)的製程佈植第一摻雜劑至接觸蝕刻停止層87的延伸部分118中，由此加速期望的第一摻雜劑的離子，並且指向接觸蝕刻停止層87的延伸部分118。離子佈植製程可以利用加速器系統，以第一劑量濃度加速期望的第一摻雜劑的離子。因此，雖然所使用的精確劑量濃度將至少部分取決於接觸蝕刻停止層87的延伸部分118與所使用的第一摻雜劑，但在一實施方式中，加速器系統可以使用介於約500eV與約10keV之間的能量(例如，5.2keV或5.0keV)以及約1x1013原子/平方公分(atoms/cm2)至約2x1014原子/cm2的劑量濃度，例如約8.5x1013原子/cm2。
此外，第一摻雜劑可以垂直於源極/汲極區域82佈植，或者以例如與接觸蝕刻停止層87的延伸部分118之垂直線呈約0度與約60度之間的角度佈植，並且可以在 約100℃與約500℃之間的溫度下佈植。此外，在一實施方式中，第一摻雜劑可以約1E13原子/cm2與約5E14原子/cm2之間的濃度佈植於接觸蝕刻停止層87的延伸部分118內。然而，可以使用任何合適的參數。
可以通過任何合適數量的佈植來執行第一佈植製程122。例如，在一實施方式中，可以執行兩次單獨的佈植，以佈植第一摻雜劑到每個延伸部分118中，或者可以使用多於兩次的佈植。在一些其他的實施方式中，可以執行單次佈植，例如，在單次佈植期間旋轉基板50。任何合適數量的佈植物(implants)可以被使用，並且所有這樣的佈植物可完全旨在被包含於實施方式的範圍內。
藉由佈植第一摻雜劑到接觸蝕刻停止層87的延伸部分118中，對接觸蝕刻停止層87的延伸部分118造成的損壞將有助於在後續蝕刻製程期間增加蝕刻速率。特別地，第一佈植製程122造成的損壞允許後續蝕刻溶液滲透到接觸蝕刻停止層87中，而不是僅保留在接觸蝕刻停止層87的表面上。因此，由於具有更大的接觸表面積，與不執行第一佈植製程122的情況相比，蝕刻溶液將以更大的速率移除接觸蝕刻停止層87的材料。
此外，因為在一些實施方式中，第一佈植製程122以一定角度執行，第一摻雜劑將實際影響接觸蝕刻停止層87的延伸部分118，然後行進到實際在第一層間介電88下方的位置。如此一來，第一佈植製程122將在接觸蝕刻停止層87的延伸部分118內產生第一佈植區域124，第 一佈植區域124具有介於約4奈米與約8奈米之間的第四寬度W4，而第一佈植區域124在第一層間介電88下方延伸第一距離D1，第一距離D1介於約1奈米與約3奈米之間。然而，可以使用任何合適的寬度和距離。
然而，除了簡單地佈植第一摻雜劑到接觸蝕刻停止層87的延伸部分118中之外，第一佈植製程122更進一步佈植第一摻雜劑到第一層間介電88的側壁中。因此，第二佈植區域126可以沿著第一層間介電88的側壁形成，並且第二佈植區域126可以具有介於約1奈米與約3奈米之間的第五寬度W5，並且可以具有介於約1E20原子/cm2與約1E21原子/cm2之間的第一摻雜劑的濃度。然而，可以使用任何合適的寬度與任何合適的濃度。
在第一層間介電88是諸如氧化矽的氧化物材料之實施方式中，第一佈植製程122將另外導致氧化物內的一些氧原子從第一層間介電88移出。一旦移出並存在於周圍環境中，氧原子可隨後與接觸蝕刻停止層87的暴露部分反應，從而氧化接觸蝕刻停止層87的材料(例如，氮化矽)的一部分。這種氧化可以進一步提高後續加工製程中的反應速率。
最後，在第一佈植製程122期間，可以間接佈植一些第一摻雜劑至源極/汲極區域82中。例如，在第一佈植製程122採用傾斜佈植執行的實施方式中，雖然可能沒有直接佈植至源極/汲極區域82中，周圍環境中的一些第一摻雜劑可以通過例如間接佈植製程擴散到源極/汲極區 域82中。如此一來，在源極/汲極區域82內可存在第三佈植區域128。然而，由於這是間接佈植而非直接佈植，因此第三佈植區域128之深度與濃度小於第一佈植區域124或第二佈植區域126之深度與濃度。
第17C圖繪示第17B中的虛線框125的特寫視圖，第17C圖繪示在第一佈植製程122已經完成之後，接觸蝕刻停止層87的延伸部分118，以及延伸部分118內的鍺濃度的第一圖表以及說明第二佈植區域126內的鍺濃度的第二圖表。可以看出，第一佈植製程122佈植第一摻雜劑(例如，鍺)到接觸蝕刻停止層87的延伸部分118中，使得延伸部分118具有鍺的濃度梯度，其中鍺的濃度從接觸蝕刻停止層87的延伸部分118的頂面增加。然而，可以利用任何合適的濃度梯度。
第18A圖與第18B圖繪示可以在第一佈植製程122之後使用的清洗製程(在第18A圖與第18B圖中以「X」標示清洗製程129)以移除任何剩餘材料，並且準備源極/汲極接觸開口114以用於填充。在一實施方式中，清洗製程129可以是使用諸如稀釋氫氟酸、NH3、NF3、前述組合，或類似物之溼式蝕刻溶液的溼式蝕刻製程。然而，可以使用任何合適的蝕刻劑。
在一實施方式中，溼式蝕刻溶液可以被放置為接觸第一層間介電88與接觸蝕刻停止層87。在一實施方式中，溼式蝕刻溶液可以使用浸漬法(dip method)、噴塗法(spray method)、覆液法(puddle method)、前述之 組合，或類似方法。在蝕刻製程期間，溼式蝕刻溶液可以保持在介於約25℃與約200℃之間的溫度下，持續在介於約0.5分鐘與約5分鐘之間的時間。然而，可以使用任何合適的製程條件。
在清洗製程129期間，溼式蝕刻溶液將優先與接觸蝕刻停止層87的材料反應，並且蝕刻第一層間介電88的材料。此外，由於第一摻雜劑(例如，鍺)的佈植造成的損壞，清洗製程129相對於接觸蝕刻停止層87的蝕刻速率也將增加，例如蝕刻速率增加大於三倍，相對於如果不執行第一佈植製程122將存在的蝕刻速率而言。例如，在接觸蝕刻停止層87為氮化矽且溼式蝕刻劑為稀釋氫氟酸的實施方式中，沒有第一佈植製程122的蝕刻速率可為約5.5埃(Å)，而使用第一佈植製程122可增加反應速率(蝕刻速率)至約15.9埃(也不會顯著影響各向異性蝕刻製程的反應速率)。
如此一來，除了簡單地移除碎屑或任何從先前蝕刻製程剩餘的材料之外，清洗製程129將額外地凹陷在第一層間介電88之下的接觸蝕刻停止層87的材料。在一些實施方式中，接觸蝕刻停止層87的材料可凹陷約0.5奈米與約3奈米之間的第二距離D2。因此，來自接觸蝕刻停止層87的剩餘材料總量從約8.3奈米減少至約2.4奈米，或甚至減少至1.9奈米。然而，可以利用任何合適的距離。
此外，雖然在一些實施方式中第一佈植區域124可以被完全移除，但這意在說明性而非意在限制性。特別 地，在其他的實施方式中，第一佈植區域124的一部分可以在清洗製程129已經完成之後保留。在此實施方式中，接觸蝕刻停止層87內的第一佈植區域124的剩餘部分可具有在約3×1020離子/平方公分(ions/cm2)與約5×1020離子/cm2之間的鍺濃度。然而，可以使用任何合適的濃度。
第18C圖繪示當在清洗製程129期間使用稀釋氫氟酸且接觸蝕刻停止層87的材料是氮化矽時，接觸蝕刻停止層87的材料與溼式蝕刻溶液之間的一種可能的化學反應機制。在此實施方式中，存在第一反應步驟141，例如初始質子化(protonation)步驟，其中氟原子與氫原子攻擊並且移除氮化矽內的一個氮原子。一旦氮原子中的一個被移除，則發生第二反應步驟143，例如單分子(unimolecular)、取代、親核反應(例如，SN1反應)，由此氟原子取代先前移除的氮原子。在第三反應步驟145中，發生另一個質子化反應，以及在第四反應步驟147中，發生雙分子取代親核反應(例如SN2反應)，導致氮化矽的移除。
第18D圖繪示第一層間介電88的材料(例如，氧化矽)與溼式蝕刻溶液(例如，稀釋氫氟酸)之間的一種可能的化學反應機制。在此實施方式中，具有自由孤對電子的氧化矽與氫氟酸的二聚體形式(例如，F-H-F)反應，而沒有自由孤對電子的質子化形式的氮化矽不會與二聚體形式的氫氟酸反應。如此一來，第一層間介電88的材 料將以比接觸蝕刻停止層87的材料更慢的速率反應。
藉由在清洗製程129的溼式蝕刻之前進行第一佈植製程122，第一佈植製程122造成的損壞有助於提高清洗製程129期間的蝕刻效率。特別是對材料的損壞允許蝕刻化學劑侵入被蝕刻的材料，增加與蝕刻劑接觸的表面積。因此，清洗製程129不僅可用於移除多餘的碎屑，更可用於擴大開口為後續的步驟做準備。
第19A圖與第19B圖繪示矽化物區域133的形成以及用導電材料填充開口，第19B圖繪示第19A圖中的虛線111的特寫視圖。在一些實施方式中，矽化物區域133藉由先在磊晶源極/汲極區域82的暴露部分上沉積能夠與下面的磊晶源極/汲極區域82的半導體材料(例如，矽、矽鍺、鍺)反應的金屬(未示出)以形成矽化物或鍺化物，例如鈦、鎳、鈷、鉭、鉑、鎢、其他貴金屬、其他耐火金屬、稀土金屬或其合金，然後執行熱退火製程，以形成矽化物區域133。而後移除沉積金屬的未反應部分，例如藉由蝕刻製程。儘管矽化物區域133被視為矽化物區域，但矽化物區域133也可以是鍺化物區域或鍺化矽區域(例如，包含矽化物與鍺化物的區域)。
在特定的實施方式中，矽化物區域133包含鈦矽化物(titanium silicide)。此外，在以5.2keV的功率執行第一佈植製程122並且源極/汲極接觸開口114具有約42.94奈米的寬度之實施方式中，可以形成具有介於約3.9奈米與5.4奈米之間(例如約4.8奈米)的厚度的矽 化鈦。此外，在以5.0keV的功率執行第一佈植製程122且源極/汲極接觸開口114具有約40.22奈米的寬度之實施方式中，可形成具有介於約3.8奈米與約6.7奈米之間(例如約5.3奈米)的厚度的矽化鈦。然而，可以使用任何合適的尺寸。
此外，然而，因為接觸蝕刻停止層87已經凹陷，以暴露位於第一層間介電88下的源極/汲極區域82的額外部分，所以矽化物區域133具有增加的寬度，例如約43.2奈米(以約5.2keV的功率)或約43.1奈米(以約5.0keV的功率)，使得在源極/汲極區域82與第一層間介電88之間額外形成矽化物區域133。例如，在矽化物區域133可以在第一層間介電88下延伸第二距離D2之實施方式中，也可以在第一層間介電88的第二佈植區域126下，並且接觸蝕刻停止層87與矽化物區域133之間的界面可以從第一層間介電88的第二佈植區域126到源極/汲極區域82下方垂直延伸。然而，可以利用任何合適的距離和佈置。
藉由凹陷接觸蝕刻停止層87並且在第一層間介電88下形成矽化物區域133，與沒有凹陷接觸蝕刻停止層87的情況相比，矽化物區域133將具有更大的寬度。此外，藉由增加矽化物區域133的寬度，也可增加矽化物區域133與下面的源極/汲極區域82之間的界面。因此，藉由清洗製程129可以擴大矽化物區域133與源極/汲極區域82之間的整體接觸面積，並且可以改善元件的寄生電阻 (parasitic resistance；Rp)性能。
一旦已經形成矽化物區域133，源極/汲極接觸開口114即可被襯墊(未示出)與導電材料填充。襯墊可以包含鈦、氮化鈦、鉭、氮化鉭，或類似材料。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳，或類似材料。可以執行諸如CMP的平坦化製程，以從第一層間介電88的表面移除多餘的材料。剩餘的襯墊與導電材料形成源極/汲極接觸開口114形狀的開口中的源極/汲極接觸112，使得源極/汲極接觸112的寬度小於矽化物區域133的寬度。
第20A圖與第20B圖繪示沉積於第一層間介電88上的第二層間介電108的形成。在一些實施方式中，第二層間介電108是通過可流動化學氣相沉積(FCVD)方法形成的可流動膜(flowable film)。在一些實施方式中，第二層間介電108由諸如PSG、BSG、BPSG、USG等的介電材料形成，並且可以藉由諸如CVD與PECVD的任何合適的方法來沉積。
第20A圖與第20B圖另外繪示根據一些實施方式之通過第二層間介電108形成的閘極接觸110與第二源極/汲極接觸113。通過第二層間介電108，以形成用於第二源極/汲極接觸113的開口，通過第二層間介電108與閘極遮罩96，以形成用於閘極接觸110的開口。可以使用可接受的光刻與蝕刻技術來形成開口。在開口中可形成襯墊(未示出)，例如擴散阻擋層、黏著層，或類似物，以 及導電材料。襯墊可以包括鈦、氮化鈦、鉭、氮化鉭，或類似材料。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳，或類似材料。可以執行諸如CMP的平坦化製程，以從第二層間介電108的表面移除多餘的材料。剩餘的襯墊與導電材料在開口中形成第二源極/汲極接觸113與閘極接觸110。第二源極/汲極接觸113與閘極接觸110可以在不同的製程中形成，或者可以在相同的製程中形成。儘管繪示為形成在相同的剖面中，但是應當理解，第二源極/汲極接觸113與閘極接觸110的每一個可以形成在不同的剖面中，這可以避免接觸的短路。
藉由在清洗製程129之前使用佈植製程來損壞接觸蝕刻停止層87的材料，可以在清洗製程129期間移除接觸蝕刻停止層87的材料的一部分而無需額外的遮罩或蝕刻製程。如此一來，接觸蝕刻停止層87的材料甚至可以在第一層間介電88的側壁下方凹陷，使得隨後形成的矽化物區域133可以比其他方式所形成的寬度更大。因此，增加的界面可以導致較低的電阻，從而提高元件的性能。
所揭露的FinFET實施方式還可以應用於奈米結構元件，例如奈米結構(例如，奈米片、奈米線、環形閘極等)場效電晶體(NSFET)。在NSFET之實施方式中，鰭由藉由圖案化通道層與犧牲層的交替層的堆疊所形成的奈米結構代替。虛設閘極堆疊與源極/汲極區域的形成方式與上述的實施方式類似。移除虛設閘極堆疊後，可以部分或全部移除通道區域的犧牲層。替代閘極結構的形成方式 與上述的實施方式類似，替代閘極結構可以部分或完全填充移除犧牲層留下的開口，替代閘極結構可以部分或完全包圍NSFET元件的通道區域中的通道層。層間介電以及替代閘極結構與源極/汲極區域的接觸的形成方式與上述的實施方式類似。形成奈米結構元件可以如美國專利申請公開號2016/0365414所述，並藉由引用整體併入。
根據一實施方式，一種製造半導體之方法包括通過第一介電層與第二介電層來暴露源極/汲極區域，源極/汲極區域至少部分地位於半導體鰭內。佈植摻雜劑至第二介電層中。在佈植摻雜劑之後，凹陷第二介電層於第一介電層之下。形成矽化物區域於源極/汲極區域上，其中在形成矽化物區域之後，矽化物區域沿著垂直於半導體鰭的方向設置於源極/汲極區域與第一介電層之間。在一些實施方式中，凹陷第二介電層係使用溼式蝕刻製程。在一些實施方式中，溼式蝕刻製程使用氫氟酸。在一些實施方式中，佈植摻雜劑至第二介電層中更佈植摻雜劑至第一介電層中。在一些實施方式中，佈植摻雜劑係作為傾斜佈植執行。在一些實施方式中，佈植摻雜劑係佈植鍺。在一些實施方式中，第二介電層具有延伸部分，延伸部分凸出於第一介電層的側壁。
根據另一實施方式，一種製造半導體之方法包括蝕刻第一介電材料，以形成第一開口。蝕刻第二介電材料，以延伸第一開口通過第二介電材料，其中第一開口具有通過第一介電材料的第一寬度與小於第一寬度且通過第二介 電材料的第二寬度。從第一介電材料的側壁凹陷第二介電材料，以形成凹陷。形成矽化物於凹陷與第一開口內。填充導電材料於第一開口的剩餘內。在一些實施方式中，凹陷第二介電材料包括佈植第一摻雜劑至第二介電材料中。在一些實施方式中，第一摻雜劑包括鍺。在一些實施方式中，凹陷第二介電材料更包括在佈植第一摻雜劑之後，對第二介電材料施加溼式蝕刻劑。在一些實施方式中，溼式蝕刻劑包括氫氟酸。在一些實施方式中，佈植第一摻雜劑更佈植第一摻雜劑至第一介電層中。在一些實施方式中，佈植第一摻雜劑係作為傾斜佈植執行。
根據另一實施方式，一種半導體元件包括源極/汲極區域、第一介電材料、接觸蝕刻停止層以及導電接觸。源極/汲極區域設置於半導體鰭內。第一介電材料位於半導體鰭上。接觸蝕刻停止層設置於第一介電材料與半導體鰭之間。導電接觸延伸通過第一介電材料以物理接觸源極/汲極區域上的矽化物區域，其中矽化物區域具有第一寬度且導電接觸具有鄰接矽化物區域且小於第一寬度的第二寬度。在一些實施方式中，第一介電材料具有第一佈植區域。第一佈植區域沿著鄰接導電接觸的第一介電材料的側壁設置。在一些實施方式中，接觸蝕刻停止層具有第二佈植區域。第二佈植區域沿著接觸蝕刻停止層的側壁設置。在一些實施方式中，半導體元件更包括第三佈植區域。第三佈植區域設置於源極/汲極區域內，且第三佈植區域、第二佈植區域與第一佈植區域包括相同的摻雜劑。在一些實施方式中， 矽化物區域在第一介電材料下方延伸約0.5奈米至約3奈米的距離。在一些實施方式中，第二寬度介於約20奈米與約45之間。
前述內容概述若干實施方式之特徵，使得熟習此項技術者可更佳地理解本揭露之一些實施方式之態樣。熟習此項技術者應瞭解，其可易於使用本揭露之一些實施方式作為用於設計或修改用於實施本揭露之一些實施方式中引入之實施方式之相同目的及/或達成相同優勢之其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭露之一些實施方式之精神及範疇，且此類等效構造可在本揭露之一些實施方式中進行各種改變、取代及替代而不偏離本揭露之一些實施方式的精神及範疇。
50:基板
52:鰭
58:通道區域
82:源極/汲極區域
88:層間介電
108:層間介電
110:閘極接觸
112:源極/汲極接觸
113:源極/汲極接觸
133:矽化物區域

Claims (10)

  1. 一種製造半導體元件之方法，包含：暴露一源極/汲極區域通過一第一介電層與一第二介電層，該源極/汲極區域至少部分地位於一半導體鰭內；佈植摻雜劑至該第二介電層中；在佈植該些摻雜劑之後，凹陷該第二介電層於該第一介電層之下；以及形成一矽化物區域於該源極/汲極區域上，其中在形成該矽化物區域之後，該矽化物區域沿垂直於該半導體鰭的一方向設置於該源極/汲極區域與該第一介電層之間。
  2. 如請求項1所述之方法，其中佈植該些摻雜劑至該第二介電層中更佈植該些摻雜劑至該第一介電層中。
  3. 如請求項1所述之方法，其中該第二介電層具有一延伸部分，該延伸部分凸出於該第一介電層的一側壁。
  4. 一種製造半導體元件之方法，包含：蝕刻一第一介電材料，以形成一第一開口：蝕刻一第二介電材料，以延伸該第一開口通過該第二介電材料，其中該第一開口具有通過該第一介電材料的一第一寬度與小於該第一寬度且通過該第二介電材料的一第二 寬度；從該第一介電材料的一側壁凹陷該第二介電材料，以形成一凹陷；形成一矽化物於該凹陷與該第一開口內；以及填充一導電材料於該第一開口的一剩餘內。
  5. 如請求項4所述之方法，其中凹陷該第二介電材料包含佈植一第一摻雜劑至該第二介電材料中。
  6. 如請求項5所述之方法，其中佈植該第一摻雜劑更佈植該第一摻雜劑至該第一介電層中。
  7. 一種半導體元件，包含：一源極/汲極區域，設置於一半導體鰭內；一第一介電材料，位於該半導體鰭上；一接觸蝕刻停止層，設置於該第一介電材料與該半導體鰭之間；以及一導電接觸，延伸通過該第一介電材料以物理接觸該源極/汲極區域上的一矽化物區域，其中該矽化物區域具有一第一寬度且該導電接觸具有鄰接該矽化物區域且小於該第一寬度的一第二寬度，其中該第一介電材料具有一第一佈植區域，該第一佈植區域沿鄰接該導電接觸的該第一介電材料的一側壁設置，且該矽化物區域接觸該第一介電材料的該第一佈植區域的一底面。
  8. 如請求項7所述之半導體元件，其中該矽化物區域在該第一介電材料下方延伸約0.5奈米至約3奈米的一距離。
  9. 如請求項7所述之半導體元件，其中該接觸蝕刻停止層具有一第二佈植區域，該第二佈植區域沿該接觸蝕刻停止層的一側壁設置。
  10. 如請求項9所述之半導體元件，更包含一第三佈植區域，該第三佈植區域設置於該源極/汲極區域內，且該第三佈植區域、該第二佈植區域與該第一佈植區域包含相同的摻雜劑。
TW110124941A 2020-08-21 2021-07-07 半導體元件及其製造方法 TWI801923B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063068474P 2020-08-21 2020-08-21
US63/068,474 2020-08-21
US17/223,600 US11646377B2 (en) 2020-08-21 2021-04-06 Semiconductor device and method of manufacture
US17/223,600 2021-04-06

Publications (2)

Publication Number Publication Date
TW202230528A TW202230528A (zh) 2022-08-01
TWI801923B true TWI801923B (zh) 2023-05-11

Family

ID=78787413

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110124941A TWI801923B (zh) 2020-08-21 2021-07-07 半導體元件及其製造方法

Country Status (5)

Country Link
US (2) US11646377B2 (zh)
KR (1) KR102647993B1 (zh)
CN (1) CN113764351B (zh)
DE (1) DE102021108858A1 (zh)
TW (1) TWI801923B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11646377B2 (en) * 2020-08-21 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201924062A (zh) * 2017-11-17 2019-06-16 台灣積體電路製造股份有限公司 半導體結構
TW201942977A (zh) * 2018-03-29 2019-11-01 台灣積體電路製造股份有限公司 半導體結構
TW202002012A (zh) * 2018-06-27 2020-01-01 台灣積體電路製造股份有限公司 半導體結構及其製造方法
US20200135546A1 (en) * 2018-10-31 2020-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Shrinking Openings in Forming Integrated Circuits
US20200135476A1 (en) * 2016-11-29 2020-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET Device and Method of Forming

Family Cites Families (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7863169B2 (en) 2007-11-30 2011-01-04 International Business Machines Corporation Lithography for printing constant line width features
US8975672B2 (en) * 2011-11-09 2015-03-10 United Microelectronics Corp. Metal oxide semiconductor transistor and manufacturing method thereof
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9397098B2 (en) * 2012-03-08 2016-07-19 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET-based ESD devices and methods for forming the same
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US8878300B1 (en) * 2013-09-18 2014-11-04 Stmicroelectronics, Inc. Semiconductor device including outwardly extending source and drain silicide contact regions and related methods
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9831183B2 (en) * 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
KR102290538B1 (ko) * 2015-04-16 2021-08-19 삼성전자주식회사 반도체 소자 및 이의 제조 방법
CN106158857B (zh) * 2015-04-21 2020-12-22 联华电子股份有限公司 半导体元件及其制作方法
US9647071B2 (en) 2015-06-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. FINFET structures and methods of forming the same
US9698225B2 (en) * 2015-07-07 2017-07-04 International Business Machines Corporation Localized and self-aligned punch through stopper doping for finFET
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9871042B2 (en) * 2015-12-03 2018-01-16 Samsung Electronics Co., Ltd. Semiconductor device having fin-type patterns
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
CN107275210B (zh) * 2016-04-06 2023-05-02 联华电子股份有限公司 半导体元件及其制作方法
CN107968118B (zh) * 2016-10-19 2020-10-09 中芯国际集成电路制造(上海)有限公司 鳍式场效应管及其形成方法
US9985023B1 (en) 2017-02-21 2018-05-29 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
KR102471158B1 (ko) * 2017-03-06 2022-11-25 삼성전자주식회사 집적회로 소자
US10453935B2 (en) * 2017-04-20 2019-10-22 International Business Machines Corporation Thermally stable salicide formation for salicide first contacts
US10847413B2 (en) * 2017-11-30 2020-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming contact plugs for semiconductor device
US10388770B1 (en) * 2018-03-19 2019-08-20 Globalfoundries Inc. Gate and source/drain contact structures positioned above an active region of a transistor device
KR102456669B1 (ko) * 2018-07-16 2022-10-20 삼성전자주식회사 반도체 소자
US10847373B2 (en) * 2018-10-23 2020-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming silicide contact in field-effect transistors
US11043558B2 (en) * 2018-10-31 2021-06-22 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain metal contact and formation thereof
US11107690B2 (en) * 2018-11-30 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method of forming the same
CN111354641B (zh) * 2018-12-21 2023-10-20 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11646377B2 (en) * 2020-08-21 2023-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200135476A1 (en) * 2016-11-29 2020-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET Device and Method of Forming
TW201924062A (zh) * 2017-11-17 2019-06-16 台灣積體電路製造股份有限公司 半導體結構
TW201942977A (zh) * 2018-03-29 2019-11-01 台灣積體電路製造股份有限公司 半導體結構
TW202002012A (zh) * 2018-06-27 2020-01-01 台灣積體電路製造股份有限公司 半導體結構及其製造方法
US20200135546A1 (en) * 2018-10-31 2020-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for Shrinking Openings in Forming Integrated Circuits

Also Published As

Publication number Publication date
KR20220023689A (ko) 2022-03-02
TW202230528A (zh) 2022-08-01
DE102021108858A1 (de) 2022-02-24
US20230268442A1 (en) 2023-08-24
CN113764351B (zh) 2024-04-12
US20220059700A1 (en) 2022-02-24
US11646377B2 (en) 2023-05-09
CN113764351A (zh) 2021-12-07
KR102647993B1 (ko) 2024-03-14

Similar Documents

Publication Publication Date Title
TWI801743B (zh) 半導體裝置及其製造方法
KR102447653B1 (ko) 트랜지스터의 게이트 구조와 그 형성 방법
US11302793B2 (en) Transistor gates and method of forming
TW202133327A (zh) 半導體裝置
CN113284850A (zh) 半导体器件和形成半导体器件的方法
KR20230158405A (ko) 언더 에피택시 격리 구조체
TWI807431B (zh) 半導體結構及其製造方法
US20240177996A1 (en) Fluorine incorporation method for nanosheet
US11532628B2 (en) Semiconductor device and method
US20230268442A1 (en) Semiconductor Device and Method of Manufacture
US20220328319A1 (en) Transistor Gate Structure and Method of Forming
US12087775B2 (en) Gate structures in transistor devices and methods of forming same
KR20220154598A (ko) 반도체 디바이스 및 제조 방법
TW202217972A (zh) 半導體裝置的形成方法
TW202118067A (zh) 半導體裝置
CN113113408A (zh) 半导体装置
CN114551578A (zh) 半导体装置和其形成方法
TWI843997B (zh) 半導體裝置、電晶體及形成半導體裝置的方法
TWI795774B (zh) 填充結構及其製造方法
US12021116B2 (en) Semiconductor gates and methods of forming the same
TWI854640B (zh) 奈米結構場效電晶體及其製造方法
TWI789779B (zh) 電晶體及形成源極/汲極區域的方法
TW202324753A (zh) 半導體裝置及其製造方法
CN115832047A (zh) 半导体器件及其形成方法
CN114093868A (zh) 半导体器件及其形成方法