TW202217972A - 半導體裝置的形成方法 - Google Patents

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gate
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layer
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王寶明
邱哲夫
聶俊峰
張惠政
育佳 楊
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台灣積體電路製造股份有限公司
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Abstract

一種半導體裝置的形成方法包括：佈植第一導電類型的複數個摻質到半導體基底中，以形成第一井，磊晶成長通道層於上述半導體基底上，以及形成閘極結構於上述鰭片的通道區域之上。上述半導體基底包括第一半導體材料。佈植上述摻質的步驟是在150℃至500℃的範圍內的溫度下進行。上述通道層包括第二半導體材料。上述通道層受到上述第一導電類型的上述摻質所摻雜。

Description

半導體裝置的形成方法
本發明實施例係有關於一種半導體裝置及其形成方法，特別是有關於可控制觸發電壓的鰭式場效電晶體及其形成方法。
半導體裝置使用於各種電子應用中，例如，個人電腦、行動電話、數位相機及其他電子設備。半導體裝置通常藉由以下方式而製造，包括在半導體基底上依序沉積絕緣或介電層、導電層及半導體層，並且使用微影製程將上述各材料層圖案化，藉以在此半導體基底上形成電路組件及元件。
半導體產業藉由不斷降低最小部件尺寸以持續提高各種電子組件(例如，電晶體、二極體、電阻、電容等)的積體密度，這允許將更多的部件集積到特定區域中。
在本發明實施例的一實施形態中，提供一種半導體裝置的形成方法。此半導體裝置的形成方法包括：佈植第一導電類型的複數個摻質到半導體基底中，以形成第一井，其中上述半導體基底包括第一半導體材料，佈植上述第一導電類型的上述摻質的步驟是在150℃至500℃的範圍內的溫度下進行；磊晶成長通道層於上述半導體基底上，其中上述通道層包括第二半導體材料，上述通道層受到上述第一導電類型的上述摻質所摻雜；從上述第二半導體材料形成鰭片；以及形成閘極結構於上述鰭片的通道區域之上，並且形成複數個源極/汲極區域於上述該通道區域的相對兩側上的上述鰭片之上，其中上述源極/汲極區域受到第二導電類型的複數個摻質所摻雜。
在本發明實施例的另一實施形態中，提供一種半導體裝置的形成方法。此半導體裝置的形成方法包括：形成第一罩幕於基底的第一區域及第二區域之上；形成第二罩幕於上述基底的上述第一區域中的上述第一罩幕之上；在上述第二區域中以1.5×10 14cm -2至3.0×10 14cm -2的劑量佈植第一摻質，以形成第一井，上述佈植是在170℃至500℃的範圍內的溫度下進行，其中上述佈植是藉由驅動上述第一摻質穿過上述第一罩幕而進行；移除上述第二罩幕；移除上述第一罩幕；以及形成第一鰭片於上述第一區域中，且形成第二鰭片於上述第二區域中。
在本發明實施例的又一實施形態中，提供一種半導體裝置。此半導體裝置包括：半導體基底，上述半導體基底包括第一井，其中上述第一井包括第一摻質，其中上述第一摻質具有濃度在10 17原子/cm 3至10 19原子/cm 3範圍內，上述第一井具有複數個基底缺陷，其中上述基底缺陷具有面積密度在1.0×10 7cm -2至5.0×10 7cm -2的範圍內；第一鰭片，從上述第一井延伸，其中上述第一摻質的上述濃度以每奈米8×10 17原子/cm 3至每奈米2×10 18原子/cm 3的範圍內的速率改變而跨越上述第一井與上述第一鰭片之間的一邊界；第一源極/汲極區及第二源極/汲極區，其中上述第一源極/汲極區及上述第二源極/汲極區從上述第一鰭片延伸；以及第一閘極電極，位於上述第一鰭片之上。
以下揭露提供了許多不同的實施例或範例，用於實施本發明實施例中的不同部件。組件與配置的具體範例描述如下，以簡化本發明實施例的說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，當以下敘述中提及第一部件形成於第二部件之上或上方，可能包含上述第一部件與上述第二部件直接接觸的實施例，也可能包含有額外的部件形成於上述第一部件與上述第二部件之間，使得上述第一部件與上述第二部件不直接接觸的實施例。此外，本發明實施例可能在各種示範例中重複參考標號以及/或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及/或配置之間的關係。
再者，在此可使用空間相對用詞，例如「在……下方」、「在……下」、「下方的」、「在……上」、「上方的」及類似的用詞以助於描述圖中所示之其中一個元件或部件相對於另一(些)元件或部件之間的關係。除了在圖式中繪示的方位外，這些空間相對用詞意欲包含使用中或操作中之裝置的不同方位。裝置能夠以其他方式定向(旋轉90度或其他方向)，並且可與其相應地解釋在此使用之空間相對的描述。
在本文所揭露的實施例提供在升高的溫度下進行的井佈植，因而減少間隙缺陷(interstitial defect)。可以在較高的劑量條件下進行雜質的佈植而形成井區域，以減小井電阻(well resistance)及隔離漏電流(isolation leakage current)，例如，從高摻雜源極/汲極區域到井區域的漏電流，藉此實現後續形成的電晶體(例如，金屬氧化物半導體場效電晶體(MOSFET))的大於約1.7 V的觸發電壓(trigger voltage；V trigger)。在高溫(例如，高於約150℃)下進行諸如此類的雜質佈植，如此可有利於降低半導體基底內產生的點缺陷(point defect)的密度，其中這些點缺陷是因為佈植摻質的重型物種(heavy species，例如，砷及磷)而產生的。藉由在高於約150℃的高溫下進行雜質佈植，可以產生更少的基底間隙，如此可以減少基底廣延缺陷(extended defect)，例如，在後續熱處理製程期間的疊差 (stacking fault)及差排(dislocation)，因而提高裝置性能。
依據一些實施例，第1圖以三維立體示意圖繪示鰭式場效電晶體(FinFET)的示範例。鰭式場效電晶體包括位於基底50 (例如，半導體基底)上的鰭片52。隔離區域56設置於基底50之中，並且鰭片52在相鄰的隔離區域56之間朝向上方突出。雖然將隔離區域56描述/繪示為與基底50分離，但是，如本文所使用，技術用語「基底」可用於僅指稱半導體基底，或是用於指稱包括隔離區域的半導體基底。此外，雖然鰭片52被繪示為與基底50相同的單一連續材料，但是，鰭片52及/或基底50可包括單一材料或複數種材料。在此上下文中，鰭片52是指在相鄰的隔離區域56之間延伸的部分。
閘極介電層92沿著側壁並且位在鰭片52的頂表面上方，且閘極電極94位在閘極介電層92之上。源極/汲極區域82設置在相對於閘極介電層92和閘極電極94的鰭片52的兩側。第1圖進一步繪示在後續的圖式中所使用的參考剖面。剖面A-A沿著閘極電極94的縱軸，並且在，例如，垂直於鰭式場效電晶體的源極/汲極區域82之間的電流流動方向的方向上。剖面B-B垂直於剖面A-A，且沿著鰭片52的縱軸，並且在，例如，鰭式場效電晶體的源極/汲極區域82之間的電流流動的方向上。剖面C-C平行於剖面A-A，並且延伸穿過鰭式場效電晶體的源極/汲極區域。為了清楚起見，後續的圖式將參考這些參考剖面。
本文所討論的一些實施例是在使用閘極後製製程(gate-last process)形成的鰭式場效電晶體的背景下討論的。在其他實施例中，可以使用閘極先製製程(gate-first process)。而且，一些實施例考慮了使用在平面裝置中的方面，例如，平面場效電晶體(planar FET)、奈米結構(例如，奈米片、奈米線、全繞式閘極(gate-all-around)等)場效電晶體(nanostructure field effect transistor；NSFET)或其他類似物。
第2圖到第8圖及第10圖到第22B圖是依據一些實施例之製造鰭式場效電晶體的中間階段的剖面示意圖。第2圖到第8圖及第10圖到第13圖繪示了第1圖所繪示的參考剖面A-A，除了複數個鰭片/鰭式場效電晶體之外。第14A圖、第15A圖、第16A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖及第22A圖是沿著第1圖所繪示的參考剖面A-A所繪示。第14B圖、第15B圖、第16B圖、第17B圖、第18B圖、第19B圖、第20B圖、第20C圖、第21B及第22B圖是沿著第1圖所繪示的參考剖面B-B所繪示，除了複數個鰭片/鰭式場效電晶體之外。第16C圖及第16D圖是沿著第1圖所繪示的參考剖面C-C所繪示，除了複數個鰭片/鰭式場效電晶體之外。
在第2圖中，提供基底50。基底50可以是半導體基底，例如，塊材(bulk)半導體、絕緣體上覆半導體(semiconductor-on-insulator；SOI)基底或其他類似物，其可以被摻雜(例如，使用P型摻質或N型摻質)或是未經摻雜。基底50可以是晶圓，例如，矽晶圓。通常，絕緣體上覆半導體基底是形成在絕緣體層上的一層半導體材料。絕緣體層可以是，例如，埋藏氧化物(buried oxide；BOX)層、氧化矽層或其他類似物。絕緣層設置在通常為矽或玻璃基底的基底上。也可使用其他基底，例如，多層(multi-layered)基底或漸變(gradient)基底。在一些實施例中，基底50的半導體材料可包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦(indium antimonide)；合金半導體，包括矽鍺(silicon-germanium)、磷砷化鎵(gallium arsenide phosphide)、砷化銦鋁(aluminum indium arsenide)、砷化鎵鋁(aluminum gallium arsenide)、砷化銦鎵(gallium indium arsenide)、磷化銦鎵(gallium indium phosphide)及/或磷砷化銦鎵(gallium indium arsenide phosphide)；或上述之組合。
基底50具有N型區域50N和P型區域50P。N型區域50N可用於形成N型裝置，例如，N型金屬氧化物半導體(NMOS)電晶體，例如，N型鰭式場效電晶體。P型區域50P可用於形成P型裝置，例如，P型金屬氧化物半導體(PMOS)電晶體，例如，P型鰭式場效電晶體。N型區域50N可與P型區域50P物理性地分開(如分隔線51所示)，並且可在N型區域50N及P型區域50P與半導體裝置之間設置任何數量的裝置部件(例如，其他主動裝置、摻雜區域、隔離結構等)。
在第3圖至第5圖中，可以在鰭片52及/或基底50中形成適當的井區域。在一些實施例中，可形成P型井於N型區域50N中，並且可形成N型井於P型區域50P中。在一些實施例中，形成P型井或N型井於N型區域50N及P型區域50P的兩者中。依據一些實施例，第3圖至第5圖繪示出先在P型區域50P中形成的N型井，以及後續在N型區域50N中形成的P型井。在其他實施例中，可以先在N型區域50N中形成P型井，後續在P型區域50P中形成N型井。如將在下文更詳細地討論，P型區域50P中的N型井將形成一個井區域，且在其上形成用於P型裝置的通道層，並且N型區域50N中的P型井將形成一個井區域，且在其上形成用於N型裝置的通道層。
首先請參照第3圖，可以形成第一罩幕150 (也稱為罩幕層150)於基底50之上。第一罩幕150是視需要而選用的罩幕，其可用於減少基底中或基底上的殘留物，其中這些殘留物是來自後續形成的光阻，例如，第二罩幕154及第三罩幕152  (請參照以下第4圖及第5圖)的脫氣(outgassing)及/或移除製程。在一些實施例中，第一罩幕150包括墊氧化物(pad oxide)層、墊氮化物(pad nitride)層、其他類似物或上述之組合。墊氧化物層可以是包含氧化矽及/或二氧化矽(SiO 2)的薄膜，其可藉由，例如，使用熱氧化製程或沉積製程而形成，其中沉積製程包括，例如，化學氣相沉積(chemical vapor deposition；CVD)、低壓化學氣相沉積(low pressure chemical vapor deposition；LPCVD)或電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)。然而，可以使用任何合適的方法而形成墊氧化物層。墊氮化物層可以由氮化矽(SiN)所形成，例如，使用化學氣相沉積、低壓化學氣相沉積或電漿輔助化學氣相沉積。但是，可以使用任何合適的方法而形成墊氮化物層。在一些實施例中，例如，在低於約170℃的溫度下進行後續離子佈植(請參照以下第4圖及第5圖)的實施例中，可以省略第一罩幕150。
在第4圖中，利用N型雜質熱佈植200在P型區域50P中形成N型井604，如此可有利於減少基底缺陷。第二罩幕154 (例如，光阻)形成於基底50之上並且被圖案化，以暴露基底50的P型區域50P，或者，如果存在的話，暴露位於基底的P型區域50P之上的第一罩幕150。可以藉由使用旋轉塗佈(spin-on)技術而形成第二罩幕154，並且可以使用可接受的光學微影(photolithography)技術而將第二罩幕154圖案化。一旦第二罩幕154被圖案化及顯影，就可以在P型區域50P中進行N型雜質熱佈植200。第二罩幕154可以作為罩幕，以實質上防止N型雜質被佈植到N型區域50N中。在其中存在第一罩幕150的一些實施例中，N型雜質熱佈植200驅動N型雜質穿過第一罩幕150進入基底50的P型區域50P中。N型雜質可以是磷、砷、銻或其他類似物。
N型雜質熱佈植200可以是合適的製程，例如，離子佈植，並且可以以大約1.5×10 14cm -2至大約3.0×10 14cm -2的範圍內的劑量或摻雜濃度而進行，如此可有利於藉由減小井電阻及隔離漏電流，例如，從N+高摻雜源極/汲極區域到N型井604的漏電流(N+NW漏電流)，而實現後續形成的電晶體(例如，金屬氧化物半導體場效電晶體)的大於約1.7 V的觸發電壓。以小於約1.5×10 14cm -2的劑量進行N型雜質熱佈植200可能是不利的，因為會造成較高的井電阻及N+NW漏電流，如此將導致小於約1.7 V的觸發電壓。以大於約3.0×10 14cm -2的劑量進行N型雜質熱佈植200可能是不利的，因為如此會產生很多的點缺陷，這些點缺陷會在後續的退火製程中形成廣延缺陷(extended defect)。可以以大約5 keV至大約150 keV的範圍內的能量進行離子佈植，持續時間可以在大約2秒至大約10秒的範圍內。在N型雜質熱佈植200期間的腔室壓力可以在大約1×10 -5torr至大約6×10 -5torr的範圍內。可以將N型摻質佈植到N型井604中大約20 nm至大約600 nm的深度。在進行N型雜質熱佈植200之後，N型井604的N型摻質的體積濃度可以在大約1×10 17原子/cm 3至大約1×10 19原子/cm 3的範圍內。
在大約150℃至大約500℃的溫度範圍內，例如，大約170℃至大約300℃，進行N型雜質熱佈植200，如此可有利於防止/減少點缺陷的形成，其中這些點缺陷是因為佈植摻質的重型物種，例如，砷及磷，而在基底50內所產生的。舉例而言，在約150℃至約500℃的範圍內的溫度下進行N型雜質熱佈植200可導致基底缺陷區域密度小於約5×10 7cm -2，例如，在約1×10 7cm -2至約5×10 7cm -2的範圍內。如此可以減少在後續熱處理期間的基底廣延缺陷，因而提高裝置性能。在小於約150℃的溫度下以約1.5×10 14cm -2至約3.0×10 14cm -2的劑量佈植摻質的重型物種，可能會在基底50 (例如，矽基底)中引起間隙缺陷，並且可能會導致基底缺陷密度大於約5×10 7cm -2。如此可能會導致廣延缺陷的形成，例如，在後續熱處理製程期間的疊差及差排。這些廣延缺陷可能會導致後續形成的磊晶通道區域(請參照以下第7圖)的遷移率下降。在大於約500℃的溫度下進行N型雜質熱佈植200可能是不利的，因為如此可能會導致不匹配的摻質分佈以較差的粒子性能。
舉例而言，在一些實施例中，在約150℃下使用摻質的重型物種進行N型雜質熱佈植200，可以將所形成的基底缺陷的數量減少到比藉由在室溫下使用摻質的重型物種進行N型雜質佈植所形成的基底缺陷的數量少約10倍，例如，基底缺陷區域的密度在約5×10 8cm -2至約1×10 10cm -2的範圍內。作為另一示範例，在約300℃下使用摻質的重型物種進行N型雜質熱佈植200可以將所形成的基底缺陷的數量減少到比藉由在室溫下使用摻質的重型物種進行N型雜質佈植所形成的基底缺陷的數量少約12倍。
在一些實施例中，在約150℃至約170℃的溫度範圍內進行N型雜質熱佈植200。對於在約150℃至約170℃範圍內的溫度，可以省略如以上關於第3圖所描述的第一罩幕150的形成，這是因為較低的溫度會導致來自光阻(例如，第二罩幕154)的脫氣較少，以及來自第二罩幕154的移除所留下的殘留物較少。如此可有利於有效地避免流量積分(flow integration)的問題。在N型雜質熱佈植200是在大於約170℃的溫度下進行的一些實施例中，為了減少基底50之中或基底50之上的殘留物，第一罩幕150的形成可能是有需要的，其中殘留物是來自光阻(例如，第二罩幕154)的脫氣及/或移除製程。
在第5圖中，利用P型雜質佈植300在N型區域50N中形成P型井602。第三罩幕152 (例如，光阻)形成於基底50之上。將第三罩幕152圖案化，以在基底的N型區域50N上方暴露基底50的N型區域50N或者，如果存在的話，暴露位於基底的N型區域50N之上的第一罩幕150。可以藉由使用旋轉塗佈技術而形成第三罩幕152，並且可以使用可接受的光學微影技術而將第三罩幕152圖案化。一旦第三罩幕152被圖案化及顯影，就可以在N型區域50N中進行P型雜質佈植300，並且第三罩幕152可以作為罩幕，以實質上防止P型雜質被佈植到P型區域50P中。在其中存在第一罩幕150的一些實施例中，P型雜質佈植300驅動P型雜質穿過第一罩幕150進入基底50的N型區域50N中。P型雜質可以是硼、硼氟化物(例如，二氟化硼(BF 2))、銦或其他類似物。
P型雜質佈植300可以是合適的製程，例如，離子佈植，並且可以以大約1.5×10 14cm -2至大約3.0×10 14cm -2的範圍內的劑量或摻雜濃度而進行，如此可有利於藉由減小井電阻及隔離漏電流，例如，從P+高摻雜源極/汲極區域到P型井602的漏電流(P+PW漏電流)，而實現後續形成的電晶體(例如，金屬氧化物半導體場效電晶體)的大於約1.7 V的觸發電壓。觸發電壓可以約略相等於電晶體的P-N接面(P-N junction)的崩潰電壓(breakdown voltage)。當兩個雙極接面電晶體(bipolar junction transistor；BJT，例如，金屬氧化物半導體場效電晶體)並聯時，連接到汲極端點V DD的直流電源大於觸發電壓可能會觸發兩個並聯的雙極接面電晶體的正回饋(positive feedback)，如此可能會導致漏電流耗盡。以小於約1.5×10 14cm -2的劑量進行P型雜質佈植300可能是不利的，因為會造成較高的井電阻及P+PW漏電流，如此將導致小於約1.7 V的觸發電壓。以大於約3.0×10 14cm -2的劑量進行P型雜質佈植300可能是不利的，因為如此會產生很多的點缺陷，這些點缺陷會在後續的退火製程中形成廣延缺陷。
P型雜質佈植300可以是在大約5 keV至大約60 keV的範圍內的離子佈植能量下，在大約3秒至大約10秒的範圍內並且在室溫下進行的離子佈植製程。在P型雜質佈植300期間的腔室壓力可以在大約1×10 -5torr至大約6×10 -5torr的範圍內。可以將P型摻質佈植到P型井602中大約20 nm至大約600 nm的深度。在一些實施例中，可以以例如約10 16cm -3至約10 19cm -3的範圍內的濃度，將P型雜質佈植到此區域中。在佈植之後，例如，可以藉由可接受的灰化(ashing)製程而移除第三罩幕152。
在一些實施例中，也可以使用與如以上關於第4圖所描述的N型雜質熱佈植200相似的方法，在大約150℃至大約500℃的範圍內(例如，大約170℃至大約300℃)的溫度下進行如以上關於第5圖所描述的P型雜質佈植300而作為熱佈植。當所佈植的P型雜質是例如二氟化硼(BF 2)等相對較重的物種時，如此可有利於減少在形成P型井602期間基底缺陷的形成。
在第6圖中，例如，可以藉由可接受的灰化製程而移除第三罩幕152。在其中存在第一罩幕150的實施例中，例如，可以藉由可接受的蝕刻製程例如，乾式蝕刻或濕式蝕刻，而移除第一罩幕150。在N型區域50N及P型區域50P的佈植之後，可以進行退火，以修復佈植損傷並且活化所佈植的P型雜質及/或N型雜質。
在第7圖中，藉由合適的製程，例如，磊晶成長，形成半導體層158於基底50之上。半導體層158可以被使用於在後續形成的鰭片52的頂部分中形成通道區域58 (請參照下文，第8圖)。在各種實施例中，半導體層158可以由矽或由其他材料所形成，例如，矽鍺(Si xGe 1-x，其中x可以在0-1的範圍內)、碳化矽、純的或實質上純的鍺、III-V族化合物半導體、II-VI族化合物半導體或其他類似物。舉例而言，用於形成III-V化合物半導體的可用材料包括但不限於：砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化鎵銦、砷化鋁銦、銻化鎵(gallium antimonide)、銻化鋁(aluminum antimonide)、磷化鋁、磷化鎵及其他類似物。這些實施例的有利特徵是後續形成的通道區域58可以由低能隙(low-bandgap)材料所形成，如此可以改善載子遷移率。此外，半導體層158的厚度仍可以相對較小，因而減小應力鬆弛(stress-relaxation)。在一些實施例中，在N型區域50N (例如，N型金屬氧化物半導體區域)中磊晶成長與在P型區域50P (例如，P型金屬氧化物半導體區域)中的材料不同的材料，如此可能是有優點的。舉例而言，N型區域50N中的半導體層158的部分可以由與P型區域50P中的半導體層158的部分不同的材料所形成。
相似於如以上分別關於第4圖及第5圖所討論的形成N型井604及P型井602的製程，可以使用摻質佈植半導體層158，然後進行退火。在一些實施例中，半導體層158可以在成長期間被原位(in-situ)摻雜。半導體層158可以在P型區域50P中摻雜有N型雜質，並且在N型區域50N中摻雜有P型雜質。使用於半導體層158的N型雜質及/或P型雜質可以是上文所討論的任何雜質。在P型區域50P中，半導體層158可以具有在約5×10 16原子/cm 3至大約1×10 17原子/cm 3的範圍內的N型雜質濃度。在N型區域50N中，半導體層158可以具有在約5×10 16原子/cm 3至大約1×10 17原子/cm 3的範圍內的P型雜質濃度。
在第8圖中，形成鰭片52於半導體層158及基底50中。鰭片52是半導體條帶(semiconductor strip)，並且可以包括由半導體層158所形成的通道區域58。在一些實施例中，通道區域58具有在大約40 nm至大約60 nm的範圍內的高度。在一些實施例中，可以藉由蝕刻穿過半導體層158並進入基底50的溝槽，而在半導體層158及基底50中形成鰭片52。此蝕刻可以是任何可接受的蝕刻製程，例如，反應離子蝕刻(reactive ion etch；RIE)、中性粒子束蝕刻(neutral beam etch；NBE)、其他類似方法或上述之組合。此蝕刻可以是非等向性的。
可以藉由任何合適的方法將鰭片圖案化。舉例而言，可以使用一個或多個光學微影製程將鰭片52圖案化，包括雙重圖案化(double-patterning)製程或多重圖案化(multi-patterning)製程。一般而言，雙重圖案化或多重圖案化製程結合了光學微影製程及自對準製程(self-aligned process)，以創造具有較小節距的圖案，舉例而言，此圖案所具有的節距比使用單一直接光學微影製程所能夠得到的節距更小。舉例而言，在一實施例中，形成犧牲層於基底之上並使用光學微影製程將其圖案化。使用自對準製程形成間隔物於經過圖案化的犧牲層旁。之後，移除犧牲層，並且可接著使用剩餘的間隔物將鰭片圖案化。在一些實施例中，罩幕(或其他膜層)可以保留在鰭片52上。
在將鰭片52及通道區域58圖案化之後，通道區域58、P型井602及N型井604可以具有不同濃度的摻質。在由半導體層158所形成的通道區域58中，P型摻質(例如，磷)的摻質濃度與N型摻質(例如，硼)的摻質濃度可以在大約5×10 16原子/cm 3至大約1×10 17原子/cm 3的範圍內。在P型井602中，P型摻質(例如，磷)的摻質濃度可以在約10 18原子/cm 3至大約10 19原子/cm 3的範圍內。在N型井604中，N型摻質(例如，硼)的摻質濃度可以在大約10 18原子/cm 3至大約10 19原子/cm 3的範圍內。
依據一些實施例，第9圖繪示出相對於鰭片52中的深度而繪製的摻質濃度。如圖所示，在一些實施例中，摻質濃度可以具有P型雜質梯度跨越通道區域58與P型井602之間的邊界及/或具有N型雜質梯度跨越通道區域58與N型井604之間的邊界。舉例而言，P型摻質濃度可以以大約每奈米8×10 17原子/cm 3至大約每奈米2×10 18原子/cm 3的範圍內的速率改變而跨越通道區域58與P型井602之間的邊界，且N型摻質濃度可以以大約每奈米2×10 17原子/cm 3至大約每奈米4×10 17原子/cm 3的範圍內的速率改變而跨越通道區域58與N型井604之間的邊界。
在第10圖中，絕緣材料54形成於基底50上並且位於相鄰的鰭片52之間。絕緣材料54可以是氧化物(例如，氧化矽)、氮化物、其他類似物或上述之組合，並且可藉由下列方法形成，包括高密度電漿化學氣相沉積(high density plasma chemical vapor deposition；HDP-CVD)、流動式化學氣相沉積(flowable chemical vapor deposition；FCVD) (例如，在遠距電漿系統中進行的基於CVD的材料沉積，以及後固化(post curing)而使其轉化為另一種材料，例如，氧化物)、其他類似方法或上述之組合。可以使用藉由任何可接受的方法所形成的其他絕緣材料。在所示的實施例中，絕緣材料54是藉由流動式化學氣相沉積製程所形成的氧化矽。當形成絕緣材料後，即可進行退火製程。在一實施例中，形成絕緣材料54，使得多餘的絕緣材料54覆蓋鰭片52。雖然絕緣材料54被繪示為單層，但是一些實施例可以使用多層結構。舉例而言，在一些實施例中，可先沿著基底50及鰭片52的表面形成襯層(未繪示)。之後，可在襯層上形成填充材料，例如，如上文所討論的材料。
在第11圖中，對絕緣材料54進行移除製程，以移除位於鰭片52上方的多餘的絕緣材料54。在一些實施例中，可以使用平坦化製程，例如，化學機械研磨(chemical mechanical polish；CMP)、回蝕刻製程、上述之組合或其他類似方法。平坦化製程暴露出鰭片52，使得在平坦化製程完成之後，鰭片52的通道區域58的頂表面與絕緣材料54的頂表面是齊平的。在將罩幕保留於鰭片52上的實施例中，平坦化製程可以暴露出罩幕或是移除罩幕，使得在平坦化過程完成之後，罩幕的頂表面或鰭片52的頂表面分別與絕緣材料54的頂表面是齊平的。
在第12A圖及第12B圖中，將絕緣材料54凹陷化，以形成淺溝槽隔離(shallow trench isolation；STI)區域56。將絕緣材料54凹陷化，使得位於N型區域50N及P型區域50P中的鰭片52的上部分從相鄰的淺溝槽隔離區域56之間突出。此外，淺溝槽隔離區域56的頂表面可具有如圖式所繪示的平坦表面、凸表面、凹表面(例如，碟形凹陷)或上述之組合。淺溝槽隔離區域56的頂表面可以藉由適當的蝕刻而形成為平坦的、凸的及/或凹的。可以使用可接受的蝕刻製程將淺溝槽隔離區域56凹陷化，例如，對絕緣材料54的材料具有選擇性的蝕刻製程(例如，以比鰭片52的材料更快的速率蝕刻絕緣材料54的材料)。舉例而言，可以使用，例如，使用稀氫氟酸的氧化物移除(oxide removal)。依據一些實施例，第12A圖繪示出淺溝槽隔離區域56受到凹陷化，使得淺溝槽隔離區域56的頂表面與通道區域58的底表面齊平。依據其他實施例，第12B圖繪示出淺溝槽隔離區域56受到凹陷化，使得淺溝槽隔離區域56的頂表面高於通道區域58的底表面。後續的圖式是接續第12B圖而繪示，但是所揭露的實施例的範圍也包括接續第12A圖而繪示的實施例，其中淺溝槽隔離區域56受到凹陷化，使得淺溝槽隔離區域56的頂表面與通道區域58的底表面齊平。在其他實施例(未繪示)中，淺溝槽隔離區域56可以受到凹陷化，使得淺溝槽隔離區域56的頂表面低於通道區域58的底表面。
在第13圖中，形成虛置介電層60於鰭片52上。虛置介電層60可以是，例如，氧化矽、氮化矽、上述之組合或其他類似物，並且可以藉由可接受的技術沉積或熱成長虛置介電層60。形成虛置閘極層62於虛置介電層60之上，並且形成罩幕層64於虛置閘極層62之上。可沉積虛置閘極層62於虛置介電層60之上，然後藉由例如，化學機械研磨將其平坦化。可沉積罩幕層64於虛置閘極層62之上。虛置閘極層62可以是導電或非導電材料，並且可選自包括非晶矽、多晶矽(polycrystalline-silicon；polysilicon)、多晶矽-鍺(poly-crystalline silicon-germanium；poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬所組成的群組。可以藉由物理氣相沉積(physical vapor deposition，PVD)、化學氣相沉積、濺鍍沉積(sputter deposition)或用於沉積所選材料的其他技術，而沉積虛置閘極層62。虛置閘極層62可以由其他材料所製成，這些材料對隔離區域(例如，淺溝槽隔離區域56及/或虛置介電層60)的蝕刻具有高蝕刻選擇性。罩幕層64可以包括一層或多層的以下材料，例如，氮化矽、氮氧化矽或其他類似物。在本實施例中，形成單一個虛置閘極層62及單一個罩幕層64跨越N型區域50N及P型區域50P。應注意的是，虛置介電層60被繪示為僅覆蓋鰭片52，這僅是基於說明的目的。在一些實施例中，可沉積虛置介電層60，使得虛置介電層60覆蓋淺溝槽隔離區域56，其中虛置介電層60位於淺溝槽隔離區域之上並且在虛置閘極層62與淺溝槽隔離區域56之間延伸。
第14A圖至第22B圖繪示出實施例裝置的製造中的各種其他步驟。第14A圖至第22B圖繪示出位於N型區域50N與P型區域50P其中之一的部件。舉例而言，第14A圖至第22B圖所繪示的結構可以適用於N型區域50N與P型區域50P兩者。在每個圖式的說明中描述了N型區域50N與P型區域50P的結構上的差異(如果有的話)。
在第14A圖及第14B圖中，可以使用可接受的光學微影及蝕刻技術對罩幕層64 (參照第13圖)進行圖案化，以形成罩幕74。然後可以將罩幕74的圖案轉移至虛置閘極層62。在一些實施例(未繪示)中，罩幕74的圖案也可以藉由可接受的蝕刻技術而轉移到虛置介電層60，以形成虛置閘極72。虛置閘極72覆蓋鰭片52的相應的通道區域58。罩幕74的圖案可以用於將每個虛置閘極72與相鄰的虛置閘極物理性地分隔。虛置閘極72還可以具有實質上垂直於相應的磊晶鰭片52的長度方向的長度方向。
此外，在第14A圖及第14B圖中，可以在虛置閘極72、罩幕74及/或鰭片52的暴露表面上形成閘極密封間隔物(gate seal spacer) 80。可以藉由熱氧化或沉積，然後進行非等向性蝕刻，而形成閘極密封間隔物80。閘極密封間隔物80可以由氧化矽、氮化矽、氮氧化矽或其他類似物而形成。
在形成閘極密封間隔物80之後，可以進行用於輕摻雜源極/汲極(lightly doped source/drain；LDD)區域(未明確繪示出)的佈植。在具有不同裝置類型的實施例中，相似於上文在第4圖及第5圖中所討論的佈植，可在N型區域50N上方形成罩幕，例如光阻，同時暴露P型區域50P，並且可將適當類型(例如，P型)的雜質佈植到位於P型區域50P中的暴露的鰭片52中。然後可移除罩幕。隨後，可在P型區域50P上方形成罩幕，例如光阻，同時暴露N型區域50N，並且可將適當類型(例如，N型)的雜質佈植到位於N型區域50N中的暴露的鰭片52中。然後可移除罩幕。上述N型雜質可以是先前討論的任何N型雜質，並且上述P型雜質可以是先前討論的任何P型雜質。輕摻雜源極/汲極區域可具有在大約10 15cm -3與大約10 19cm -3之間的雜質濃度。可以進行退火，以修復佈植損傷並且活化所佈植的雜質。
在第15A圖及第15B圖中，沿著虛置閘極72的側壁及罩幕74的側壁而形成閘極間隔物86於閘極密封間隔物80上。可以藉由順應性地沉積絕緣材料並且隨後非等向性地蝕刻此絕緣材料，以形成閘極間隔物86。閘極間隔物86的絕緣材料可以是氧化矽、氮化矽、氮氧化矽、氮碳化矽(silicon carbonitride)、上述之組合或其他類似物。
應注意的是，以上所揭露的內容一般性地描述了形成間隔物及輕摻雜源極/汲極區域的製程。可以使用其他製程及順序。舉例而言，可以使用更少的間隔物或額外的間隔物，可以使用不同的步驟順序(例如，可以在形成閘極間隔物86之前不蝕刻閘極密封間隔物80，而產生「L形」閘極密封間隔物；可以形成及/或移除間隔物；及/或其他類似的步驟順序)。此外，可以使用不同的結構及步驟而形成N型裝置及P型裝置。舉例而言，可以在形成閘極密封間隔物80之前形成用於N型裝置的輕摻雜源極/汲極區域，而可以在形成閘極密封間隔物80之後形成用於P型裝置的輕摻雜源極/汲極區域。
在第16A圖及第16B圖中，形成磊晶源極/汲極區域82於鰭片52中。形成磊晶源極/汲極區域82於鰭片52中，使得每一個虛置閘極72設置於各個相鄰成對的磊晶源極/汲極區域82之間。一些實施例中，磊晶源極/汲極區域82可以延伸進入鰭片52中，並且也可以穿過鰭片52。在一些實施例中，閘極間隔物86用於將磊晶源極/汲極區域82從虛置閘極72分開適當的橫向距離，以使磊晶源極/汲極區域82不會造成後續形成的鰭式場效電晶體的閘極短路。可以選擇磊晶源極/汲極區域82的材料，以在相應的通道區域58中施加應力，而改善性能。
可以藉由以下步驟而形成位於N型區域50N中的磊晶源極/汲極區域82，藉由遮蔽P型區域50P並蝕刻位於N型區域50N中的鰭片52的源極/汲極區域，以形成凹口於鰭片52中。然後，在凹口中磊晶成長位於N型區域50N中的磊晶源極/汲極區域82。磊晶源極/汲極區域82可以包括任何可接受的材料，例如，可適用於N型鰭式場效電晶體。舉例而言，若鰭片52是矽，則位於N型區域50N中的磊晶源極/汲極區域82可以包括在通道區域58中實現拉伸應變的材料，例如，矽、碳化矽、摻雜磷的碳化矽、磷化矽或其他類似物。位於N型區域50N中的磊晶源極/汲極區域82可具有從鰭片52的相應表面突起的表面並且可以具有刻面(facet)。
可以藉由以下步驟而形成位於P型區域50P中的磊晶源極/汲極區域82，藉由遮蔽N型區域50N並蝕刻位於P型區域50P中的鰭片52的源極/汲極區域，以形成凹口於鰭片52中。然後，在凹口中磊晶成長位於P型區域50P中的磊晶源極/汲極區域82。磊晶源極/汲極區域82可以包括任何可接受的材料，例如，可適用於P型鰭式場效電晶體。舉例而言，若鰭片52是矽，則位於P型區域50P中的磊晶源極/汲極區域82可以包括在通道區域58中實現壓縮應變的材料，例如，矽鍺、摻雜硼的矽鍺、鍺、鍺錫(germanium tin)或其他類似物。位於P型區域50P中的磊晶源極/汲極區域82可具有從鰭片52的相應表面突起的表面並且可以具有刻面。
可以使用摻質佈植磊晶源極/汲極區域82及/或鰭片52，以形成源極/汲極區域，相似於上文所討論的用於形成輕摻雜源極/汲極區域，然後進行退火的製程。源極/汲極區域的雜質濃度可以在大約10 19cm -3與大約10 21cm -3之間。用於源極/汲極區域的n型及/或p型雜質可以是上文所討論的任何雜質。在一些實施例中，可在成長期間原位摻雜磊晶源極/汲極區域82。
作為用於在N型區域50N及P型區域50P中形成磊晶源極/汲極區域82的磊晶製程的結果，磊晶源極/汲極區域的上表面具有刻面，這些刻面橫向地向外擴展超過鰭片52的側壁。在一些實施例中，這些刻面導致同一個鰭式場效電晶體的相鄰的源極/汲極區域82合併，如第16C圖所繪示。在其他實施例中，如第16D圖所繪示，在磊晶製程完成之後，相鄰的源極/汲極區域82保持分離。在第16C圖及第16D圖所繪示的實施例中，閘極間隔物86形成為覆蓋鰭片52的側壁的一部分，其中此鰭片52的側壁的此部分在淺溝槽隔離區域56上方延伸，而阻擋磊晶成長。在一些其他實施例中，可以調整用於形成閘極間隔物86的間隔物蝕刻，以移除間隔物材料，進而允許磊晶成長的區域延伸到淺溝槽隔離區域56的表面。
在第17A圖及第17B圖中，沉積第一層間介電層(ILD) 88於第16A圖及第16B圖所繪示的結構之上。第一層間介電層88可以由介電材料所形成，並且可以藉由任何合適的方法而沉積，例如，化學氣相沉積、電漿輔助化學氣相沉積或流動式化學氣相沉積。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass；PSG)、硼矽酸鹽玻璃(boro-silicate glass；BSG)、摻雜硼的磷矽酸鹽玻璃(boron-doped phospho-silicate glass；BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass；USG)或其他類似物。可以使用藉由任何可接受的方法所形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層(contact etch stop layer；CESL) 87設置在第一層間介電質88與磊晶源極/汲極區域82、罩幕74及閘極間隔物86之間。接觸蝕刻停止層87可以包括介電材料，例如，氮化矽、氧化矽、氮氧化矽或其他類似物，其蝕刻速率不同於上述第一層間介電層88的材料的蝕刻速率。
在第18A圖及第18B圖中，可以進行平坦化製程(例如，化學機械研磨)，以使第一層間介電層88的頂表面與虛置閘極72的頂表面或罩幕74的頂表面齊平。平坦化製程可以也移除位於虛置閘極72上的罩幕74，以及沿著罩幕74的側壁的閘極密封間隔物80的一部分及閘極間隔物86的一部分。在平坦化製程之後，虛置閘極72的頂表面、閘極密封間隔物80的頂表面、閘極間隔物86的頂表面與第一層間介電層88的頂表面是齊平的。因此，虛置閘極72的頂表面穿過第一層間介電層88而暴露。在一些實施例中，可以保留罩幕74，在這種情況下，平坦化製程使第一層間介電層88的頂表面與罩幕74的頂表面齊平。
在第19A圖及第19B圖中，在一個或複數個蝕刻步驟中移除虛置閘極72及罩幕74 (如果存在)，以形成凹口90。虛置介電層60位於凹口90中的部分也可以被移除。在一些實施例中，只有虛置閘極72被移除，而虛置介電層60被保留並且由凹口90暴露。在一些實施例中，虛置介電層60從位於晶粒的第一區域(例如，核心邏輯區域)的凹口90中被移除，並且保留在位於晶粒的第二區域(例如，輸入/輸出區域)的凹口90中。在一些實施例中，藉由非等向性乾式蝕刻製程移除虛置閘極72。舉例而言，此蝕刻製程可包括使用反應氣體的乾式蝕刻製程，此反應氣體選擇性地蝕刻虛置閘極72而輕微地蝕刻或不蝕刻第一層間介電層88或閘極間隔物86。每一個凹口90暴露及/或覆蓋各自的鰭片52的通道區域58。每一個通道區域58設置在相鄰的一對磊晶源極/汲極區域82之間。在移除期間，當蝕刻虛置閘極72時，虛置介電層60可以被使用作為蝕刻停止層。在移除虛置閘極72之後，可以視需要而移除虛置介電層60。
在第20A圖及第20B圖中，形成閘極介電層92及閘極電極94作為替換閘極(replacement gate)。第20C圖繪示出第20B圖的區域89的詳細剖面圖。閘極介電層92包括沉積在凹口90中的一層或多層，例如，位於鰭片52的頂表面及側壁上且位於閘極密封間隔物80閘極密封間隔物80/閘極間隔物86的側壁上。閘極介電層92也可以形成在第一層間介電層88的頂表面上。在一些實施例中，閘極介電層92包括一個或多個介電層，例如，一層或多層的氧化矽、氮化矽、金屬氧化物、金屬矽酸鹽或其他類似物。舉例而言，在一些實施例中，閘極介電層92包括界面層以及位於界面層上方的高介電常數(high-k)介電材料，其中界面層包括藉由熱或化學氧化而形成的氧化矽，而高介電常數介電材料包括，例如，下列金屬的金屬氧化物或矽酸鹽，這些金屬包括：鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及上述之組合。閘極介電層92可以包括高介電常數介電材料，其中此高介電常數介電材料具有大於約7.0的k值。閘極介電層92的形成方法可包括分子束沉積(molecular-beam deposition；MBD)、原子層沉積、電漿輔助化學氣相沉積及其他類似方法。在虛置介電層60的一部分保留在凹口90中的實施例中，閘極介電層92包括虛置介電層60的材料(例如，二氧化矽)。
閘極電極94分別沉積在閘極介電層92上，並填充凹口90的其餘部分。閘極電極94可以包括含金屬的材料，例如，氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、上述之組合或上述之多層結構。舉例而言，雖然在第20B圖中繪示單層閘極電極94，但是閘極電極94可以包括任何數量的襯層94A、任何數量的功函數調整層94B以及填充材料94C，如第20C圖所繪示。在填充凹口90之後，可以進行平坦化製程，例如，化學機械研磨，以移除閘極介電層92的多餘部分以及閘極電極94的材料，這些多餘部分及材料是位於第一層間介電層88的頂表面上方。閘極電極94及閘極介電層92的材料的其餘部分因此形成所得到的鰭式場效電晶體的替換閘極。閘極電極94與閘極介電層92可以合稱為「閘極堆疊」。閘極與閘極堆疊可以沿著鰭片52的通道區域58的側壁延伸。
位於N型區域50N與P型區域50P中的閘極介電層92的形成可以同時發生，使得位於每一個區域中的閘極介電層92由相同的材料所形成，並且閘極電極94的形成可以同時發生，使得位於每一個區域中的閘極電極94由相同的材料所形成。在一些實施例中，位於每一個區域中的閘極介電層92可以藉由不同的製程而形成，使得閘極介電層92可以是不同的材料，及/或位於每一個區域中的閘極電極94可以藉由不同的製程而形成，使得閘極電極94可以是不同的材料。當使用不同的製程時，可以使用各種遮蔽步驟以遮蔽並暴露適當的區域。
在第21A圖及第21B圖中，形成閘極罩幕96於閘極堆疊 (包括閘極介電層92及相應的閘極電極94)之上，並且閘極罩幕可以設置在閘極間隔物86的相對兩側的部分之間。在一些實施例中，形成閘極罩幕96包括將閘極堆疊凹陷化，使得凹口形成於閘極堆疊正上方並且位於閘極間隔物86相對兩側的部分之間。將包括一層或多層介電材料(例如，氮化矽、氮氧化矽或其他類似物)的閘極罩幕96填充於此凹口中，然後進行平坦化製程，以移除在第一層間介電層88上方延伸的介電材料的多餘部分。
同樣如第21A圖及第21B圖所繪示，沉積第二層間介電層108於第一層間介電層88之上。在一些實施例中，第二層間介電層108是藉由流動式化學氣相沉積方法形成的可流動膜。在一些實施例中，第二層間介電層108由介電材料所形成，例如，磷矽酸鹽玻璃、硼矽酸鹽玻璃、摻雜硼的磷矽酸鹽玻璃、未摻雜的矽酸鹽玻璃或其他類似物，並且可藉由的任何合適的方法，例如，化學氣相沉積及電漿輔助化學氣相沉積，而沉積第二層間介電層108。後續形成的閘極接觸件110 (第22A圖及第22B圖)穿過第二層間介電層108及閘極罩幕96而接觸經過凹陷化的閘極電極94的頂表面。
依據一些實施例，在第22A圖及第22B圖中，形成閘極接觸件110及源極/汲極接觸件112穿過第二層間介電層108及第一層間介電層88。形成用於源極/汲極接觸件112的開口穿過第一層間介電層88及第二層間介電層108，並且形成用於閘極接觸件110的開口穿過第二層間介電層108及閘極罩幕96。可以使用可接受的光學微影及蝕刻技術而形成開口。形成襯層(未繪示，例如，擴散阻障層、黏著層或其他類似物)以及導電材料於上述開口中。襯層可包括鈦、氮化鈦、鉭、氮化鉭或其他類似物。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或其他類似物。可以進行平坦化製程，例如，化學機械研磨，以從層間介電層108的表面移除多餘的材料。剩餘的襯層及導電材料在開口中形成源極/汲極接觸件112及閘極接觸件110。可以進行退火製程，以在磊晶源極/汲極區域82與源極/汲極接觸件112之間的界面處形成矽化物。源極/汲極接觸件112物理性且電性耦合到磊晶源極/汲極區域82，並且閘極接觸件110物理性且電性耦合到閘極電極94。源極/汲極接觸件112與閘極接觸件110可以藉由不同的製程而形成，或者可以藉由相同的製程而形成。雖然繪示出形成為相同的剖面，但是應當理解，源極/汲極接觸件112與閘極接觸件110中的每一者可以形成為不同的剖面，如此可避免接觸件的短路。
在此所揭露的鰭式場效電晶體實施例也可以應用於奈米結構裝置，例如，奈米結構(例如，奈米片、奈米線、全繞式閘極等)場效電晶體。在奈米結構場效電晶體實施例中，藉由將通道層及犧牲層的交替層的堆疊圖案化，以形成奈米結構而替換鰭片。藉由與上述實施例類似的方式，而形成虛置閘極堆疊及磊晶源極/汲極區域。在移除虛置閘極堆疊之後，可在通道區域中部分移除或全部移除犧牲層。替換閘極結構藉由與上述類似的方式而形成，並且替換閘極結構可以部分地圍繞或完全地圍繞位於奈米結構場效電晶體裝置的通道區域中的通道層。可以藉由與上述類似的方式而形成層間介電層以及接觸件，其中上述接觸件連接到閘極結構及源極/汲極。可以藉由如美國專利申請公開2016/0365414中所揭露的方法而形成奈米結構裝置，其整體內容藉由引用而併入本文。
本文所描述的實施例可實現許多優點。藉由減小井電阻及隔離漏電流，例如，從高摻雜源極/汲極區域到井區域的漏電流，可以實現電晶體(例如，金屬氧化物半導體場效電晶體)的大於約1.7 V的觸發電壓。如此的隔離漏電流及井電阻的減小可以藉由形成具有更高劑量的佈植雜質的井區域而實現。在高溫(例如，高於約150℃)下進行摻質的重型物種的佈植，如此可有利於防止/減少點缺陷，如此可進一步在後續熱處理期間防止/減少基底廣延缺陷的形成，並且改善在後續形成的磊晶通道區域中的遷移率。在一些實施例中，在上述佈植之前形成覆蓋基底的罩幕層，例如，墊氧化物或墊氮化物，如此可有利於減少在佈植期間所使用的光阻的脫氣及殘留。
依據一實施例，本發明實施例提供一種半導體裝置的形成方法，其中上述半導體裝置的形成方法包括：佈植第一導電類型的複數個摻質到半導體基底中，以形成第一井，其中上述半導體基底包括第一半導體材料，佈植上述第一導電類型的上述摻質的步驟是在150℃至500℃的範圍內的溫度下進行；磊晶成長通道層於上述半導體基底上，其中上述通道層包括第二半導體材料，上述通道層受到上述第一導電類型的上述摻質所摻雜；從上述第二半導體材料形成鰭片；以及形成閘極結構於上述鰭片的通道區域之上，並且形成複數個源極/汲極區域於上述該通道區域的相對兩側上的上述鰭片之上，其中上述源極/汲極區域受到第二導電類型的複數個摻質所摻雜。在一實施例中，其中佈植上述第一導電類型的上述摻質的步驟是在300℃至500℃的範圍內的溫度下進行。在一實施例中，其中上述第一導電類型的上述摻質是N型摻質。在一實施例中，其中上述第一導電類型的上述摻質包括砷或磷。在一實施例中，其中上述第二半導體材料不同於上述第一半導體材料。在一實施例中，其中在上述通道區域中的上述第一導電類型的上述摻質的濃度在5×10 16原子/cm 3至10 17原子/cm 3的範圍內。在一實施例中，其中在上述第一井中的上述第一導電類型的上述摻質的濃度在10 18原子/cm 3和10 19原子/cm 3的範圍內。在一實施例中，其中佈植上述第一導電類型的上述摻質包括以在1.5×10 14cm -2至3.0×10 14cm -2的範圍內的劑量進行佈植。
依據另一實施例，本發明實施例提供一種半導體裝置的形成方法，其中上述半導體裝置的形成方法包括：形成第一罩幕於基底的第一區域及第二區域之上；形成第二罩幕於上述基底的上述第一區域中的上述第一罩幕之上；在上述第二區域中以1.5×10 14cm -2至3.0×10 14cm -2的劑量佈植第一摻質，以形成第一井，上述佈植是在170℃至500℃的範圍內的溫度下進行，其中上述佈植是藉由驅動上述第一摻質穿過上述第一罩幕而進行；移除上述第二罩幕；移除上述第一罩幕；以及形成第一鰭片於上述第一區域中，且形成第二鰭片於上述第二區域中。在一實施例中，其中上述第一罩幕包括氧化物或氮化物。在一實施例中，其中將上述第一摻質佈植到上述第一井中至距離上述第一井的表面20 nm至600 nm範圍內的深度。在一實施例中，其中上述第一摻質的濃度以每奈米8×10 17原子/cm 3至每奈米2×10 18原子/cm 3的範圍內的速率改變而跨越上述第一井與上述第二鰭片之間的邊界。在一實施例中，其中上述第一摻質是砷或磷。在一實施例中，其中上述第一井包括複數個點缺陷，其中上述點缺陷具有面積密度小於5×10 7cm -2。在一實施例中，其中位於上述第一井中的上述第一摻質的濃度在10 18原子/cm 3與10 19原子/cm 3的範圍內。
依據一實施例，本發明實施例提供一種半導體裝置，其中上述半導體裝置包括：半導體基底，上述半導體基底包括第一井，其中上述第一井包括第一摻質，其中上述第一摻質具有濃度在10 17原子/cm 3至10 19原子/cm 3範圍內，上述第一井具有複數個基底缺陷，其中上述基底缺陷具有面積密度在1.0×10 7cm -2至5.0×10 7cm -2的範圍內；第一鰭片，從上述第一井延伸，其中上述第一摻質的上述濃度以每奈米8×10 17原子/cm 3至每奈米2×10 18原子/cm 3的範圍內的速率改變而跨越上述第一井與上述第一鰭片之間的一邊界；第一源極/汲極區及第二源極/汲極區，其中上述第一源極/汲極區及上述第二源極/汲極區從上述第一鰭片延伸；以及第一閘極電極，位於上述第一鰭片之上。在一實施例中，其中上述半導體基底更包括第二井，其中上述第二井具有第二摻質。在一實施例中，其中上述第一摻質是N型摻質，且上述第二摻質是P型摻質。在一實施例中，其中上述第一摻質是磷或砷。在一實施例中，其中上述第二摻質是二氟化硼。
前述內文概述了許多實施例的部件，使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明實施例的發明精神與範圍。在不背離本發明實施例的發明精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
50:基底 50N:N型區域 50P:P型區域 51:分隔線 52:鰭片 54:絕緣材料 56:淺溝槽隔離區域 58:通道區域 60:虛置介電層 62:虛置閘極層 64:罩幕層 72:虛置閘極 74:罩幕 80:閘極密封間隔物 82:源極/汲極區域(磊晶源極/汲極區域) 86:閘極間隔物 87:接觸蝕刻停止層 88:第一層間介電層 89:區域 90:凹口 92:閘極介電層 94:閘極電極 94A:襯層 94B:功函數調整層 94C:填充材料 96:閘極罩幕 108:第二層間介電層 110:閘極接觸件 112:源極/汲極接觸件 150:第一罩幕(罩幕層) 152:第三罩幕 154:第二罩幕 158:半導體層 200:N型雜質熱佈植 300:P型雜質佈植 602:P型井 604:N型井
藉由以下的詳述配合所附圖式可更加理解本發明實施例的內容。需注意的是，依據工業上的標準做法，各個部件(feature)並未按照比例繪製。事實上，為了能清楚地討論，可能任意地放大或縮小各個部件的尺寸。 第1圖是依據一些實施例之鰭式場效電晶體的示範例的三維立體示意圖。 第2圖、第3圖、第4圖、第5圖、第6圖、第7圖及第8圖是依據一些實施例之製造鰭式場效電晶體的中間階段的剖面示意圖。 第9圖是依據一些實施例而繪示在鰭式場效電晶體的部分之中的摻質濃度。 第10圖、第11圖、第12A圖、第12B圖、第13圖、第14A圖、第14B圖、第15A圖、第15B圖、第16A圖、第16B圖、第16C圖、第16D圖、第17A圖、第17B圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第20C圖、第21A圖、第21B圖、第22A圖及第22B圖是依據一些實施例之製造鰭式場效電晶體的其他中間階段的剖面示意圖。
無
50:基底
58:通道區域
82:源極/汲極區域(磊晶源極/汲極區域)
88:第一層間介電層
94:閘極電極
108:第二層間介電層
110:閘極接觸件
112:源極/汲極接觸件

Claims (1)

  1. 一種半導體裝置的形成方法，包括： 佈植一第一導電類型的複數個摻質到一半導體基底中，以形成一第一井，其中該半導體基底包括一第一半導體材料，佈植該第一導電類型的該等摻質的步驟是在150℃至500℃的範圍內的一溫度下進行； 磊晶成長一通道層於該半導體基底上，其中該通道層包括一第二半導體材料，該通道層受到該第一導電類型的該等摻質所摻雜； 從該第二半導體材料形成一鰭片；以及 形成一閘極結構於該鰭片的一通道區域之上，並且形成複數個源極/汲極區域於該通道區域的相對兩側上的該鰭片之上，其中該等源極/汲極區域受到一第二導電類型的複數個摻質所摻雜。
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