KR20200009474A - 반도체 소자 - Google Patents

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substrate
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김진영
유리 마스오카
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삼성전자주식회사
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Abstract

반도체 소자는 제1 웰 영역을 포함하는 기판, 상기 기판 상의 게이트 전극, 상기 기판과 상기 게이트 전극 사이의 반도체 패턴, 상기 기판 상에 상기 게이트 전극의 양 측에 각각 배치되는 소스/드레인 패턴들, 상기 기판 내에 배치되고 상기 반도체 패턴과 상기 제1 웰 영역 사이에 개재되는 불순물층, 및 상기 기판 내에 배치되고 상기 반도체 패턴과 상기 불순물층 사이에 개재되는 배리어층을 포함한다. 상기 배리어층은 산소 원자(oxygen atom)를 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 전계 효과 트랜지터(Field Effect Transistor)를 포함하는 반도체 소자에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소에 따라 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 전기적 특성이 개선된 반도체 소자 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 반도체 소자는 제1 웰 영역을 포함하는 기판; 상기 기판 상의 게이트 전극; 상기 기판과 상기 게이트 전극 사이의 반도체 패턴; 상기 기판 상에 상기 게이트 전극의 양 측에 각각 배치되는 소스/드레인 패턴들; 상기 기판 내에 배치되고, 상기 반도체 패턴과 상기 제1 웰 영역 사이에 개재되는 불순물층; 및 상기 기판 내에 배치되고, 상기 반도체 패턴과 상기 불순물층 사이에 개재되는 배리어층을 포함할 수 있다. 상기 배리어층은 산소 원자(oxygen atom)를 포함할 수 있다.
본 발명에 따른 반도체 소자는 기판 상의 게이트 전극; 상기 기판과 상기 게이트 전극 사이의 반도체 패턴; 상기 기판 상에 상기 게이트 전극의 양 측에 각각 배치되는 소스/드레인 패턴들; 상기 기판 내에 배치되고, 상기 반도체 패턴에 인접하는 불순물층; 및 상기 기판 내에 배치되고, 상기 반도체 패턴과 상기 불순물층 사이에 개재되는 배리어층을 포함할 수 있다. 상기 불순물층은 제1 도전형의 불순물을 포함하고, 상기 불순물층의 상부에서 상기 제1 도전형의 불순물의 농도는 상기 불순물층의 하부에서 상기 제1 도전형의 불순물의 농도보다 클 수 있다.
본 발명의 개념에 따르면, 불순물층 및 배리어층은 반도체 패턴 및 소스/드레인 패턴들에 인접하도록 배치될 수 있고, 상기 소스/드레인 패턴들 내 도펀트의 확산을 억제할 수 있다. 이에 따라, 상기 반도체 패턴 및 상기 소스/드레인 패턴들을 포함하는 트랜지스터의 짧은 채널 효과가 억제될 수 있고, 상기 소스/드레인 패턴들 사이의 펀치 스루(punch-through) 현상이 방지될 수 있다. 따라서, 반도체 소자의 전기적 특성이 개선될 수 있다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다.
도 2a, 도 2b, 및 도 2c는 각각 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 3은 본 발명의 실시예들에 따른 불순물층 내 불순물의 농도를 나타내는 그래프이다.
도 4a 내지 도 8a, 도 4b 내지 도 8b, 및 도 4c 내지 도 8c는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 4a 내지 도 8a는 도 1의 Ⅰ-Ⅰ'에 대응하는 단면도들이고, 도 4b 내지 도 8b는 도 1의 Ⅱ-Ⅱ'에 대응하는 단면도들이고, 도 4c 내지 도 8c는 도 1의 Ⅲ-Ⅲ'에 대응하는 단면도들이다.
도 9a, 도 9b, 및 도 9c는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면들로, 각각 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 10a 내지 도 12a, 도 10b 내지 도 12b, 및 도 10c 내지 도 12c는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 10a 내지 도 12a는 도 1의 Ⅰ-Ⅰ'에 대응하는 단면도들이고, 도 10b 내지 도 12b는 도 1의 Ⅱ-Ⅱ'에 대응하는 단면도들이고, 도 10c 내지 도 12c는 도 1의 Ⅲ-Ⅲ'에 대응하는 단면도들이다.
도 13a, 도 13b, 및 도 13c는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면들로, 각각 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다.
도 14a 내지 도 16a, 도 14b 내지 도 16b, 및 도 14c 내지 도 16c는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 14a 내지 도 16a는 도 1의 Ⅰ-Ⅰ'에 대응하는 단면도들이고, 도 14b 내지 도 16b는 도 1의 Ⅱ-Ⅱ'에 대응하는 단면도들이고, 도 14c 내지 도 16c는 도 1의 Ⅲ-Ⅲ'에 대응하는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예들을 설명함으로써 본 발명을 상세히 설명한다.
도 1은 본 발명의 일부 실시예들에 따른 반도체 소자의 평면도이다. 도 2a, 도 2b, 및 도 2c는 각각 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다. 도 3은 본 발명의 실시예들에 따른 불순물층 내 불순물의 농도를 나타내는 그래프이다.
도 1, 도 2a 내지 도 2c를 참조하면, 기판(100)은 활성 영역(AR), 및 상기 활성 영역(AR)으로부터 돌출되는 복수의 활성 패턴들(AP)을 포함할 수 있다. 상기 활성 패턴들(AP)은 상기 활성 영역(AR) 상에서 제1 방향(D1)으로 연장될 수 있고, 상기 제1 방향(D1)에 교차하는 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 상기 기판(100)의 바닥면(100B)에 평행한 방향들일 수 있다. 상기 기판(100)은, 일 예로, 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 또는 SOI(Silicon on insulator) 기판일 수 있다.
제1 소자분리 패턴들(130)이 상기 기판(100) 내에 배치되어 상기 활성 영역(AR)을 정의할 수 있다. 상기 제1 소자분리 패턴들(130)은 상기 활성 영역(AR)의 측면들 상에 각각 배치될 수 있다. 제2 소자분리 패턴들(132)이 상기 기판(100) 내에 배치되어 상기 활성 패턴들(AP)을 정의할 수 있다. 상기 제2 소자분리 패턴들(132)은 상기 활성 영역(AR) 상에 배치될 수 있다. 상기 제2 소자분리 패턴들(132)은 상기 활성 영역(AR) 상에서 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제2 소자분리 패턴들(132) 및 상기 활성 패턴들(AP)은 상기 활성 영역(AR) 상에서 상기 제2 방향(D2)으로 교대로 배치될 수 있다. 상기 제2 소자분리 패턴들(132) 중 한 쌍의 제2 소자분리 패턴들(132)이 상기 활성 패턴들(AP)의 각각의 양 측면들 상에 각각 배치될 수 있다. 상기 제1 소자분리 패턴들(130)의 깊이는 상기 제2 소자분리 패턴들(132)의 깊이보다 클 수 있다. 즉, 상기 제1 소자분리 패턴들(130)의 바닥면들(130B)은 상기 제2 소자분리 패턴들(132)의 바닥면들(132B)보다 낮은 높이에 위치할 수 있다. 본 명세서에서, 높이는 상기 기판(100)의 상기 바닥면(100B)으로부터 측정된 거리일 수 있다. 상기 제1 소자분리 패턴들(130) 및 상기 제2 소자분리 패턴들(132)은 서로 연결된 하나의 절연막의 부분들일 수 있다. 상기 제1 소자분리 패턴들(130) 및 상기 제2 소자분리 패턴들(132)은 일 예로, 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
제1 웰 영역(102)이 상기 활성 영역(AR) 내에 배치될 수 있다. 상기 제1 웰 영역(102)은 상기 기판(100) 내에 제1 도전형의 도펀트가 주입되어 형성된 불순물 주입 영역일 수 있다. 상기 제1 웰 영역(102)은 상기 제1 도전형을 가질 수 있다. 상기 제1 도전형이 N형인 경우, 상기 제1 도전형의 도펀트는 일 예로, 인(P)일 수 있다. 상기 제1 도전형이 P형인 경우, 상기 제1 도전형의 도펀트는 일 예로, 보론(B)일 수 있다.
제2 웰 영역(104), 불순물층(110), 및 배리어층(120)이 상기 활성 패턴들(AP)의 각각 내에 배치될 수 있다. 상기 제2 웰 영역(104)은 상기 활성 패턴들(AP)의 각각의 하부에 배치될 수 있고, 상기 불순물층(110) 및 상기 배리어층(120)은 상기 활성 패턴들(AP)의 각각의 상부에 배치될 수 있다. 상기 불순물층(110)은 상기 제2 웰 영역(104)과 상기 배리어층(120) 사이에 개재될 수 있다. 상기 제2 웰 영역(104)은 상기 기판(100) 내에 상기 제1 도전형의 도펀트가 주입되어 형성된 불순물 주입 영역일 수 있다. 상기 제2 웰 영역(104)은 상기 제1 웰 영역(102)과 동일한 도전형을 가질 수 있다. 일부 실시예들에 따르면, 상기 제2 웰 영역(104) 내 상기 제1 도전형의 도펀트의 농도는 상기 제1 웰 영역(102) 내 상기 제1 도전형의 도펀트의 농도와 실질적으로 동일할 수 있다.
상기 불순물층(110)은 상기 기판(100) 내에 상기 제1 도전형의 도펀트가 주입되어 형성된 불순물 주입 영역일 수 있다. 상기 불순물층(110)은 상기 제1 및 제2 웰 영역들(102, 104)과 동일한 도전형을 가질 수 있다. 상기 불순물층(110) 내 상기 제1 도전형의 도펀트의 농도는 상기 제2 웰 영역(104) 내 상기 제1 도전형의 도펀트의 상기 농도 및 상기 제1 웰 영역(102) 내 상기 제1 도전형의 도펀트의 상기 농도보다 클 수 있다. 상기 배리어층(120)은 상기 기판(100) 내에 배치될 수 있고, 산소 원자(oxygen atom)를 포함할 수 있다. 일 예로, 상기 배리어층(120)은 실리콘 산화물을 포함할 수 있다. 상기 배리어층(120)은 상기 불순물층(110) 내 상기 제1 도전형의 도펀트의 확산을 방지하는 확산 방지층으로 기능할 수 있다.
도 3을 참조하면, 선 (a)는 열처리 공정 전 상기 불순물층(110) 내 상기 제1 도전형의 도펀트의 농도 분포를 나타내고, 선 (b)는 열처리 공정 후 상기 불순물층(110) 내 상기 제1 도전형의 도펀트의 농도 분포를 나타낸다. 상기 불순물층(110) 내 상기 제1 도전형의 도펀트는 열처리 공정에 의해 확산될 수 있고, 상기 배리어층(120)은 상기 제1 도전형의 도펀트의 확산을 방지할 수 있다. 그 결과, 상기 제1 도전형의 도펀트는 상기 불순물층(110)의 하부(110L)로부터 확산되어 상기 불순물층(110)의 상부(110U)에 축적(pile up)될 수 있다. 상기 불순물층(110)의 상기 상부(110U)는 그 하부(110L)보다 상기 배리어층(120)에 인접할 수 있다. 따라서, 상기 불순물층(110) 내 상기 제1 도전형의 도펀트의 상기 농도는, 선 (b)에 의해 도시된 바와 같이, 상기 불순물층(110)의 상기 상부(110U)에서 최대가 될 수 있다.
도 1, 도 2a 내지 도 2c를 다시 참조하면, 활성 구조체들(AS)이 상기 기판(100) 상에 제공될 수 있다. 상기 활성 구조체들(AS)은 상기 활성 패턴들(AP) 상에 각각 배치될 수 있다. 상기 활성 구조체들(AS)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 제2 방향(D2)으로 서로 이격될 수 있다. 상기 활성 구조체들(AS)의 각각은 반도체 패턴(SP) 및 소스/드레인 패턴들(SD)을 포함할 수 있다. 상기 소스/드레인 패턴들(SD)은 상기 반도체 패턴(SP)을 사이에 두고 상기 제1 방향(D1)으로 서로 이격될 수 있다.
상기 반도체 패턴(SP)은 상기 기판(100)을 시드로 하여 형성된 에피택시얼 패턴일 수 있다. 상기 반도체 패턴(SP)은 진성 반도체 물질(intrinsic semiconductor material)을 포함할 수 있다. 일 예로, 상기 반도체 패턴(SP)은 언도프트(undoped) 실리콘을 포함할 수 있다. 상기 소스/드레인 패턴들(SD)은 상기 기판(100)을 시드로 하여 형성된 반도체 에피택시얼 패턴들일 수 있다. 상기 소스/드레인 패턴들(SD)은 일 예로, 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 상기 소스/드레인 패턴들(SD)은 제2 도전형의 도펀트를 더 포함할 수 있다. 상기 소스/드레인 패턴들(SD)은 상기 제2 도전형을 가질 수 있고, 상기 제2 도전형은 상기 제1 도전형과 다를 수 있다. 즉, 상기 소스/드레인 패턴들(SD)은 상기 제1 및 제2 웰 영역들(102, 104) 및 상기 불순물층(110)과 다른 도전형을 가질 수 있다. 일 예로, 상기 제1 도전형이 N형인 경우 상기 제2 도전형은 P형일 수 있고, 상기 제1 도전형이 P형인 경우 상기 제2 도전형은 N형일 수 있다. 상기 제2 도전형의 도펀트는 상기 제1 도전형의 도펀트와 다를 수 있다. 상기 제2 도전형이 N형인 경우, 상기 제2 도전형의 도펀트는 일 예로, 인(P)일 수 있다. 상기 제2 도전형이 P형인 경우, 상기 제2 도전형의 도펀트는 일 예로, 보론(B)일 수 있다.
상기 배리어층(120)은 상기 불순물층(110)과 상기 반도체 패턴(SP) 사이에 개재될 수 있다. 일부 실시예들에 따르면, 상기 소스/드레인 패턴들(SD)의 각각은 상기 불순물층(110) 및 상기 배리어층(120) 중 적어도 하나와 접할 수 있다. 일 예로, 상기 소스/드레인 패턴들(SD)의 각각은 상기 배리어층(120)을 관통하여 상기 불순물층(110)과 접할 수 있다. 이 경우, 일 예로, 상기 불순물층(110)의 적어도 일부는 상기 소스/드레인 패턴들(SD)의 각각과 상기 제2 웰 영역(104) 사이로 연장될 수 있다. 즉, 상기 소스/드레인 패턴들(SD)의 각각의 최하면(SD_B)은 상기 불순물층(110)의 바닥면(110B)보다 높은 높이에 위치할 수 있다. 다른 예로, 상기 소스/드레인 패턴들(SD)의 각각의 상기 최하면(SD_B)은 상기 불순물층(110)의 상기 바닥면(110B)과 실질적으로 동일한 높이에 위치할 수도 있다.
상기 제2 소자분리 패턴들(132)은 상기 활성 구조체들(AS)의 각각의 양 측에 배치될 수 있다. 상기 제2 소자분리 패턴들(132)은 상기 반도체 패턴(SP)을 노출할 수 있고, 상기 소스/드레인 패턴들(SD)의 각각의 상부를 노출할 수 있다. 상기 제2 소자분리 패턴들(132)에 의해 노출된, 상기 반도체 패턴(SP)은 활성 핀(AF)으로 지칭될 수 있다. 상기 제2 소자분리 패턴들(132)의 상면들(132U)은 상기 반도체 패턴(SP)의 상면(SP_U)보다 낮은 높이에 위치할 수 있고, 상기 제2 소자분리 패턴들(132)은 상기 반도체 패턴(SP)의 측면들(SP_S)을 노출할 수 있다. 상기 제1 소자분리 패턴들(130)의 상면들은 상기 제2 소자분리 패턴들(132)의 상기 상면들(132U)과 실질적으로 동일한 높이에 있을 수 있으나, 본 발명의 개념은 이에 한정되지 않는다.
게이트 구조체(GS)가 상기 기판(100) 상에 제공되어 상기 활성 구조체들(AS)을 가로지를 수 있다. 상기 게이트 구조체(GS)는 상기 제2 방향(D2)으로 연장되어 상기 활성 구조체들(AS)의 각각의 상기 반도체 패턴(SP)을 덮을 수 있다. 상기 게이트 구조체(GS)는 상기 반도체 패턴(SP)의 상기 상면(SP_U) 및 상기 측면들(SP_S)을 덮을 수 있고, 상기 제2 방향(D2)으로 연장되어 상기 제2 소자분리 패턴들(132)의 상기 상면들(132U)을 덮을 수 있다. 상기 소스/드레인 패턴들(SD)은 상기 게이트 구조체(GS)의 양 측에 배치될 수 있다. 상기 게이트 구조체(GS)는 복수 개로 제공될 수 있고, 이 경우, 복수의 상기 게이트 구조체들(GS)은 상기 제2 방향(D2)으로 연장되고 상기 제1 방향(D1)으로 서로 이격될 수 있다.
상기 게이트 구조체(GS)는 상기 제2 방향(D2)으로 연장되는 게이트 전극(GE), 상기 게이트 전극(GE)과 상기 반도체 패턴(SP) 사이의 게이트 유전 패턴(GI), 상기 게이트 전극(GE)의 상면 상의 게이트 캐핑 패턴(CAP), 및 상기 게이트 전극(GE)의 측면들 상의 게이트 스페이서(GSP)를 포함할 수 있다. 상기 게이트 전극(GE)은 상기 반도체 패턴(SP)의 상기 상면(SP_U) 및 상기 측면들(SP_S)을 덮을 수 있고, 상기 제2 방향(D2)으로 연장되어 상기 제2 소자분리 패턴들(132)의 상기 상면들(132U)을 덮을 수 있다. 상기 게이트 유전 패턴(GI)은 상기 게이트 전극(GE)의 바닥면을 따라 연장될 수 있다. 상기 게이트 유전 패턴(GI)은 상기 반도체 패턴(SP)의 상기 상면(SP_U)과 상기 게이트 전극(GE) 사이, 및 상기 반도체 패턴(SP)의 상기 측면들(SP_S)의 각각과 상기 게이트 전극(GE) 사이에 개재될 수 있고, 상기 제2 소자분리 패턴들(132)의 상기 상면들(132U)의 각각과 상기 게이트 전극(GE) 사이로 연장될 수 있다. 상기 게이트 유전 패턴(GI)은 상기 게이트 전극(GE)의 상기 바닥면으로부터 상기 게이트 전극(GE)과 상기 게이트 스페이서(GSP) 사이로 연장될 수 있다. 상기 게이트 스페이서들(GSP)은 상기 게이트 전극(GE)의 상기 측면들을 따라 상기 제2 방향(D2)으로 연장될 수 있고, 상기 게이트 캐핑 패턴(CAP)은 상기 게이트 전극(GE)의 상기 상면을 따라 상기 제2 방향(D2)으로 연장될 수 있다.
상기 게이트 전극(GE)은 도핑된 반도체 물질, 도전성 금속 질화물(일 예로, 티타늄 질화물 탄탈륨 질화물 등), 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 상기 게이트 유전 패턴(GI)은 고유전막들 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 게이트 유전 패턴(GI)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있다. 상기 게이트 스페이서들(GSP) 및 상기 게이트 캐핑 패턴(CAP)은 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다.
상기 게이트 전극(GE), 상기 반도체 패턴(SP), 및 상기 소스/드레인 패턴들(SD)은 트랜지스터를 구성할 수 있다. 상기 반도체 패턴(SP, 즉, 상기 활성 핀(AF))은 상기 트랜지스터의 채널로 기능할 수 있다. 상기 트랜지스터가 엔모스펫(NMOSFET)인 경우, 상기 제1 및 제2 웰 영역(102, 104) 및 상기 불순물층(110)의 상기 제1 도전형은 P형일 수 있고, 상기 소스/드레인 패턴들(SD)의 상기 제2 도전형을 N형일 수 있다. 이 경우, 상기 소스/드레인 패턴들(SD)은 상기 반도체 패턴(SP)에 인장성 스트레인(tensile strain)을 제공하도록 구성될 수 있다. 상기 트랜지스터가 피모스펫(PMOSFET)인 경우, 상기 제1 및 제2 웰 영역(102, 104) 및 상기 불순물층(110)의 상기 제1 도전형은 N형일 수 있고, 상기 소스/드레인 패턴들(SD)의 상기 제2 도전형을 P형일 수 있다. 이 경우, 상기 소스/드레인 패턴들(SD)은 상기 반도체 패턴(SP)에 압축성 스트레인(compressive strain)를 제공하도록 구성될 수 있다.
상기 트랜지스터가 진성 반도체 패턴을 채널로 이용하는 경우, 상기 트랜지스터의 저항 산포가 개선되어 상기 트랜지스터의 저전압 구동이 가능할 수 있으나, 반면, 상기 소스/드레인 패턴들(SD) 내 도펀트의 확산으로 인해 짧은 채널 효과(short channel effect)에 취약할 수 있다.
본 발명의 개념에 따르면, 상기 불순물층(110) 및 상기 배리어층(120)은 상기 반도체 패턴(SP) 및 상기 소스/드레인 패턴들(SD)에 인접하도록 배치될 수 있다. 상기 불순물층(110)은 상기 기판(100) 내에 상기 소스/드레인 패턴들(SD)과 다른 도전형을 갖는 도펀트(즉, 상기 제1 도전형의 도펀트)가 고농도로 도핑된 영역일 수 있고, 상기 배리어층(120)은 산소 원자를 포함할 수 있다. 상기 배리어층(120)은 상기 불순물층(110) 내 상기 제1 도전형의 도펀트의 확산을 방지하는 확산 방지층으로 기능할 수 있고, 이로 인해, 상기 불순물층(110) 내 상기 제1 도전형의 도펀트는 상기 불순물층(110)의 상기 상부(110U)에 축적(pile up)될 수 있다. 그 결과, 상기 불순물층(110) 내 상기 제1 도전형의 도펀트의 농도는 상기 불순물층(110)의 상기 상부(110U)에서 최대가 될 수 있다. 상기 불순물층(110) 및 상기 배리어층(120)은 상기 소스/드레인 패턴들(SD) 내 상기 제2 도전형의 도펀트의 확산을 억제할 수 있다. 이에 따라, 상기 트랜지스터의 짧은 채널 효과가 억제될 수 있고, 상기 소스/드레인 패턴들(SD) 사이의 펀치 스루(punch-through) 현상이 방지될 수 있다.
층간절연막(200)이 상기 기판(100) 상에 배치되어 상기 활성 구조체들(AS) 및 상기 게이트 구조체(GS)를 덮을 수 있다. 상기 층간절연막(200)은 상기 제1 및 상기 제2 소자분리 패턴들(130, 132)의 상면들을 덮을 수 있다. 도시되지 않았지만, 상기 층간절연막(200) 내에 소스/드레인 콘택들이 제공되어 상기 소스/드레인 패턴들(SD)에 각각 연결될 수 있고, 상기 층간절연막(200) 상에 게이트 콘택이 제공되어 상기 게이트 전극(GE)에 연결될 수 있다. 상기 소스/드레인 콘택들 및 상기 게이트 콘택은 상기 소스/드레인 패턴들(SD) 및 상기 게이트 전극(GE)에 전압을 인가할 수 있다. 상기 층간절연막(200)은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다.
도 4a 내지 도 8a, 도 4b 내지 도 8b, 및 도 4c 내지 도 8c는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 4a 내지 도 8a는 도 1의 Ⅰ-Ⅰ'에 대응하는 단면도들이고, 도 4b 내지 도 8b는 도 1의 Ⅱ-Ⅱ'에 대응하는 단면도들이고, 도 4c 내지 도 8c는 도 1의 Ⅲ-Ⅲ'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 1, 도 2a 내지 도 2c를 참조하여 설명한 반도체 소자와 중복되는 설명은 생략될 수 있다.
도 1, 도 4a 내지 도 4c를 참조하면, 기판(100) 내에 제1 웰 영역(102), 제2 웰 영역(104), 불순물층(110), 및 배리어층(120)이 순차로 형성될 수 있다. 상기 제1 웰 영역(102) 및 상기 제2 웰 영역(104)은 상기 기판(100) 내에 제1 도전형의 도펀트를 주입함으로써 형성될 수 있고, 일 예로, 이온 주입 공정을 수행함으로써 형성될 수 있다. 상기 제2 웰 영역(104) 내 상기 제1 도전형의 도펀트의 농도는 상기 제1 웰 영역(102) 내 상기 제1 도전형의 도펀트의 농도와 실질적으로 동일할 수 있다. 상기 불순물층(110)은 상기 기판(100) 내에 상기 제1 도전형의 도펀트를 주입함으로써 형성될 수 있고, 일 예로, 이온 주입 공정을 수행함으로써 형성될 수 있다. 상기 불순물층(110) 내 상기 제1 도전형의 도펀트의 농도는 상기 제2 웰 영역(104) 내 상기 제1 도전형의 도펀트의 상기 농도 및 상기 제1 웰 영역(102) 내 상기 제1 도전형의 도펀트의 상기 농도보다 클 수 있다. 상기 배리어층(120)은 일 예로, 이온 주입 공정을 이용하여 상기 기판(100) 내에 산소(oxygen)를 주입함으로써 형성될 수 있다. 상기 불순물층(110) 및 상기 배리어층(120)은 상기 기판(100)의 표면에 인접하게 형성될 수 있다.
상기 불순물층(110) 내 상기 제1 도전형의 도펀트의 농도는, 도 3을 참조하여 설명한 바와 같이, 상기 불순물층(110) 내에서 선 (a)와 같이 분포할 수 있다. 상기 불순물층(110) 내 상기 제1 도전형의 도펀트는 후속 열처리 공정에 의해 확산될 수 있고, 상기 배리어층(120)은 상기 제1 도전형의 도펀트의 확산을 방지할 수 있다. 그 결과, 상기 제1 도전형의 도펀트는 상기 불순물층(110)의 하부(110L)로부터 확산되어 상기 불순물층(110)의 상부(110U)에 축적(pile up)될 수 있다. 따라서, 상기 후속 열처리 공정 후, 상기 불순물층(110) 내 상기 제1 도전형의 도펀트의 농도는 상기 불순물층(110) 내에서 선 (b)와 같이 분포할 수 있다.
반도체 막(140)이 상기 기판(100) 상에 형성될 수 있다. 상기 반도체 막(140)을 형성하는 것은, 상기 기판(100)을 시드로 이용하는 선택적 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 상기 반도체 막(140)은 진성 반도체 물질(intrinsic semiconductor material)을 포함할 수 있다. 일 예로, 상기 반도체 막(140)은 언도프트(undoped) 실리콘을 포함할 수 있다. 일부 실시예들에 따르면, 상기 반도체 막(140)은 제1 두께(T1)를 가지도록 형성될 수 있다.
제1 소자분리 패턴들(130)이 상기 반도체 막(140) 및 상기 기판(100) 내에 형성될 수 있다. 상기 제1 소자분리 패턴들(130)을 형성하는 것은, 상기 반도체 막(140)을 관통하고 상기 기판(100)의 일부를 관통하는 제1 트렌치들(130T)을 형성하는 것, 상기 반도체 막(140) 상에 상기 제1 트렌치들(130T)을 채우는 제1 소자분리막을 형성하는 것, 및 상기 반도체 막(140)의 상면이 노출될 때까지 상기 제1 소자분리막을 평탄화하는 것을 포함할 수 있다. 상기 제1 트렌치들(130T)은 상기 기판(100)의 활성 영역(AR)을 정의할 수 있다. 상기 제1 웰 영역(102), 상기 제2 웰 영역(104), 상기 불순물층(110), 및 상기 배리어층(120)은 상기 활성 영역(AR) 내에 순차로 배치될 수 있고, 상기 반도체 막(140)은 상기 활성 영역(AR) 상에 배치될 수 있다.
도 1, 도 5a 내지 도 5c를 참조하면, 제2 소자분리 패턴들(132)이 상기 반도체 막(140) 및 상기 활성 영역(AR) 내에 형성될 수 있다. 상기 제2 소자분리 패턴들(132)을 형성하는 것은, 상기 반도체 막(140)을 관통하고 상기 활성 영역(AR)의 상부를 관통하는 제2 트렌치들(132T)을 형성하는 것을 포함할 수 있다. 상기 반도체 막(140)은 상기 제2 트렌치들(132T)에 의해 예비 반도체 패턴들(142)로 분리될 수 있고, 상기 활성 영역(AR)의 상기 상부는 상기 제2 트렌치들(132T)에 의해 활성 패턴들(AP)로 분리될 수 있다. 상기 활성 패턴들(AP)은 제1 방향(D1)으로 연장될 수 있고, 제2 방향(D2)으로 서로 이격될 수 있다. 상기 제1 방향(D1) 및 상기 제2 방향(D2)은 상기 기판(100)의 바닥면(100B)에 평행하고 서로 교차할 수 있다. 상기 활성 패턴들(AP)의 각각은 상기 활성 영역(AR)의 하부로부터 위로 돌출될 수 있다. 상기 제1 웰 영역(102)은 상기 활성 영역(AR)의 상기 하부 내에 배치될 수 있고, 상기 제2 웰 영역(104), 상기 불순물층(110), 및 상기 배리어층(120)은 상기 활성 패턴들(AP)의 각각 내에 순차로 배치될 수 있다. 상기 예비 반도체 패턴들(142)은 상기 활성 패턴들(AP) 상에 각각 배치될 수 있다. 상기 예비 반도체 패턴들(142)은 상기 제1 방향(D1)으로 연장될 수 있고 상기 제2 방향(D2)으로 서로 이격될 수 있다.
상기 제2 소자분리 패턴들(132)을 형성하는 것은, 상기 기판(100) 상에 상기 제2 트렌치들(132T)을 채우는 제2 소자분리막을 형성하는 것, 및 상기 예비 반도체 패턴들(142)의 상면들이 노출될 때까지 상기 제2 소자분리막을 평탄화하는 것을 더 포함할 수 있다. 일부 실시예들에 따르면, 상기 제1 소자분리 패턴들(130) 및 상기 제2 소자분리 패턴들(132)의 상부들이 리세스되어 상기 예비 반도체 패턴들(142)이 노출될 수 있다.
도 1, 도 6a 내지 도 6c를 참조하면, 희생 게이트 구조체(SGS)가 상기 예비 반도체 패턴들(142) 및 상기 제1 및 제2 소자분리 패턴들(130, 132)을 가로지르도록 형성될 수 있다. 상기 희생 게이트 구조체(SGS)는 상기 제2 방향(D2)으로 연장될 수 있다. 상기 희생 게이트 구조체(SGS)는 상기 제2 방향(D2)으로 연장되는 희생 게이트 패턴(SGP), 상기 희생 게이트 패턴(SGP)의 바닥면을 따라 연장되는 식각 정지 패턴(152), 상기 희생 게이트 패턴(SGP)의 상면 상의 마스크 패턴(150), 및 상기 희생 게이트 패턴(SGP)의 측면들 상의 게이트 스페이서(GSP)를 포함할 수 있다. 상기 희생 게이트 구조체(SGS)를 형성하는 것은, 일 예로, 상기 기판(100) 상에 상기 예비 반도체 패턴들(142) 및 상기 제1 및 제2 소자분리 패턴들(130, 132)을 덮는 식각 정지막을 형성하는 것, 상기 식각 정지막 상에 희생 게이트막을 형성하는 것, 상기 희생 게이트막 상에 상기 마스크 패턴(150)을 형성하는 것, 및 상기 마스크 패턴(150)을 식각 마스크로 이용하여 상기 희생 게이트막 및 상기 식각 정지막을 순차로 식각하는 것을 포함할 수 있다. 상기 희생 게이트막 및 상기 식각 정지막이 식각되어 상기 희생 게이트 패턴(SGP) 및 상기 식각 정지 패턴(152)이 각각 형성될 수 있다. 상기 희생 게이트 구조체(SGS)를 형성하는 것은, 상기 희생 게이트 패턴(SGP)의 상기 측면들 상에 상기 게이트 스페이서(GSP)를 형성하는 것을 더 포함할 수 있다. 상기 게이트 스페이서(GSP)를 형성하는 것은, 일 예로, 상기 기판(100) 상에 상기 마스크 패턴(150), 상기 희생 게이트 패턴(SGP), 및 상기 식각 정지 패턴(152)을 컨포멀하게 덮는 스페이서 막을 형성하는 것, 및 상기 스페이서 막을 이방성 식각하는 것을 포함할 수 있다. 상기 식각 정지 패턴(152)은 일 예로, 실리콘 산화물을 포함할 수 있고, 상기 희생 게이트 패턴(SGP)은 일 예로, 다결정 실리콘을 포함할 수 있다. 상기 마스크 패턴(150) 및 상기 게이트 스페이서(GSP)는 질화물(일 예로, 실리콘 질화물)을 포함할 수 있다.
상기 희생 게이트 구조체(SGS)를 식각 마스크로 이용하여 상기 예비 반도체 패턴들(142)의 각각이 패터닝될 수 있다. 이에 따라, 상기 희생 게이트 구조체(SGS)의 양 측에 리세스 영역들(RR)이 형성될 수 있고, 상기 희생 게이트 구조체(SGS) 아래에 반도체 패턴(SP)이 형성될 수 있다. 상기 리세스 영역들(RR)은 상기 반도체 패턴(SP)의 측면들을 노출할 수 있다. 일부 실시예들에 따르면, 상기 리세스 영역들(RR)이 형성되는 동안 상기 활성 패턴들(AP)의 각각이 리세스될 수 있다. 상기 리세스 영역들(RR)의 각각은 상기 불순물층(110) 및 상기 배리어층(120) 중 적어도 하나를 노출하도록 형성될 수 있다. 일 예로, 상기 리세스 영역들(RR)의 각각은 상기 배리어층(120)을 관통할 수 있고 상기 불순물층(110)을 노출할 수 있다.
도 1, 도 7a 내지 도 7c를 참조하면, 소스/드레인 패턴들(SD)이 상기 리세스 영역들(RR) 내에 각각 형성될 수 있다. 상기 소스/드레인 패턴들(SD)을 형성하는 것은, 상기 활성 패턴들(AP)의 각각 및 상기 반도체 패턴(SP)을 시드로 이용하는 선택성 에피택시얼 성장 공정을 수행하는 것을 포함할 수 있다. 상기 소스/드레인 패턴들(SD)은 일 예로, 실리콘 게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 상기 소스/드레인 패턴들(SD)을 형성하는 것은, 상기 선택적 에피택시얼 성장 공정 동안 또는 상기 선택적 에피택시얼 성장 공정 후 상기 소스/드레인 패턴들(SD) 내에 제2 도전형의 도펀트를 주입하는 것을 더 포함할 수 있다. 상기 제2 도전형의 도펀트는 상기 제1 도전형의 도펀트와 다를 수 있다. 일 예로, 상기 제1 도전형이 N형인 경우 상기 제2 도전형은 P형일 수 있고, 상기 제1 도전형이 P형인 경우 상기 제2 도전형은 N형일 수 있다.
일부 실시예들에 따르면, 상기 소스/드레인 패턴들(SD)의 각각은 상기 불순물층(110) 및 상기 배리어층(120) 중 적어도 하나와 접할 수 있다. 상기 소스/드레인 패턴들(SD)의 각각은 상기 배리어층(120)을 관통하여 상기 불순물층(110)과 접할 수 있다. 일 예로, 상기 소스/드레인 패턴들(SD)의 각각의 최하면(SD_B)은 상기 불순물층(110)의 바닥면(110B)보다 높은 높이에 위치할 수 있다. 다른 예로, 상기 소스/드레인 패턴들(SD)의 각각의 상기 최하면(SD_B)은 상기 불순물층(110)의 상기 바닥면(110B)과 실질적으로 동일한 높이에 위치할 수도 있다.
상기 소스/드레인 패턴들(SD)은 상기 희생 게이트 구조체(SGS)의 양 측에 배치될 수 있고, 상기 반도체 패턴(SP)을 사이에 두고 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 소스/드레인 패턴들(SD) 및 상기 반도체 패턴(SP)은 활성 구조체(AS)로 지칭될 수 있다. 층간절연막(200)이 상기 기판(100) 상에 형성될 수 있고, 상기 희생 게이트 구조체(SGS) 및 상기 활성 구조체(AS)를 덮을 수 있다.
도 1, 도 8a 내지 도 8c를 참조하면, 갭 영역(160)이 상기 층간 절연막(200) 내에 형성될 수 있다. 상기 갭 영역(160)은 상기 마스크 패턴(150), 상기 희생 게이트 패턴(SGP), 및 상기 식각 정지 패턴(152)을 제거함으로써 형성될 수 있다. 일 예로, 상기 갭 영역(160)을 형성하는 것은, 상기 희생 게이트 패턴(SGP)이 노출될 때까지 상기 층간절연막(200), 상기 마스크 패턴(150), 및 상기 게이트 스페이서(GSP)를 평탄화하는 것, 상기 식각 정지 패턴(152) 및 상기 게이트 스페이서(GSP)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 희생 게이트 패턴(SGP)을 제거하는 것, 및 상기 반도체 패턴(SP) 및 상기 게이트 스페이서(GSP)에 대하여 식각 선택성을 갖는 식각 공정을 수행하여 상기 식각 정지 패턴(512)을 제거하는 것을 포함할 수 있다. 상기 갭 영역(160)은 상기 게이트 스페이서(GSP)의 내측면을 노출할 수 있다. 상기 갭 영역(160)은 상기 반도체 패턴(SP)의 상면 및 측면들을 노출할 수 있고, 상기 제1 및 제2 소자분리 패턴들(130, 132)의 상면들을 노출할 수 있다.
도 1, 도 2a 내지 도 2c를 다시 참조하면, 게이트 구조체(GS)가 상기 갭 영역(160) 내에 형성될 수 있다. 상기 게이트 구조체(GS)를 형성하는 것은, 일 예로, 상기 층간절연막(200) 상에 상기 갭 영역(160)을 채우는 게이트 유전막 및 게이트 전극막을 차례로 형성하는 것, 상기 게이트 유전막 및 상기 게이트 전극막을 평탄화하여 상기 갭 영역(160) 내에 상기 게이트 유전 패턴(GI) 및 상기 게이트 전극(GE)을 형성하는 것, 및 상기 갭 영역(160) 내 상기 게이트 전극(GE)의 상면 상에 게이트 캐핑 패턴(CAP)을 형성하는 것을 포함할 수 있다. 상기 게이트 캐핑 패턴(CAP)을 형성하는 것은, 일 예로, 상기 게이트 전극(GE), 상기 게이트 유전 패턴(GI), 및 상기 게이트 스페이서(GSP)의 상부들을 리세스하여 상기 층간 절연막(200) 내에 빈 영역을 형성하는 것, 상기 층간 절연막(200) 상에 상기 빈 영역을 채우는 게이트 캐핑막을 형성하는 것, 및 상기 층간 절연막(200)이 노출될 때까지 상기 게이트 캐핑막을 평탄화하는 것을 포함할 수 있다.
도시되지 않았지만, 상기 층간 절연막(200) 내에 소스/드레인 콘택들이 형성될 수 있다. 상기 소스/드레인 콘택들을 형성하는 것은 상기 층간절연막(200) 내에 상기 소스/드레인 패턴들(SD)을 각각 노출하는 콘택 홀들을 형성하는 것, 상기 층간절연막(200) 상에 상기 콘택 홀들을 채우는 도전막을 형성하는 것, 및 상기 층간절연막(200)이 노출될 때까지 상기 도전막을 평탄화하는 것을 포함할 수 있다. 상기 층간절연막(200) 상에 게이트 콘택이 형성되어 상기 게이트 전극(GE)에 연결될 수 있다.
도 9a, 도 9b, 및 도 9c는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면들로, 각각 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다. 설명의 간소화를 위해, 도 1, 도 2a 내지 도 2c를 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 1, 도 9a 내지 도 9c를 참조하면, 상기 배리어층(120)은 상기 불순물층(110)과 상기 반도체 패턴(SP) 사이에 개재될 수 있다. 상기 소스/드레인 패턴들(SD)의 각각은 상기 불순물층(110) 및 상기 배리어층(120) 중 적어도 하나와 접할 수 있다. 본 실시예들에 따르면, 상기 소스/드레인 패턴들(SD)의 각각은 상기 배리어층(120) 및 상기 불순물층(110)을 관통할 수 있다. 상기 소스/드레인 패턴들(SD)의 각각의 최하면(SD_B)은 상기 불순물층(110)의 바닥면(110B)보다 낮은 높이에 위치할 수 있다.
상기 제2 소자분리 패턴들(132)은 상기 활성 구조체들(AS)의 각각의 양 측에 배치될 수 있다. 본 실시예들에 따르면, 상기 제2 소자분리 패턴들(132)은 상기 반도체 패턴(SP), 및 상기 활성 패턴들(AP)의 각각의 상부를 노출할 수 있다. 상기 제2 소자분리 패턴들(132)에 의해 노출된, 상기 반도체 패턴(SP), 및 상기 활성 패턴들(AP)의 각각의 상부가 활성 핀(AF)으로 지칭될 수 있다. 상기 제2 소자분리 패턴들(132)은 상기 소스/드레인 패턴들(SD)의 각각의 상부를 노출할 수 있다. 상기 제2 소자분리 패턴들(132)의 상면들(132U)은 상기 반도체 패턴(SP)의 상면(SP_U)보다 낮은 높이에 위치할 수 있고, 상기 제2 소자분리 패턴들(132)은 상기 반도체 패턴(SP)의 측면들(SP_S) 및 상기 활성 패턴들(AP)의 각각의 측면들을 노출할 수 있다.
상기 게이트 구조체(GS)는 상기 제2 방향(D2)으로 연장되어 상기 활성 구조체들(AS)의 각각의 상기 반도체 패턴(SP)을 덮을 수 있다. 본 실시예들에 따르면, 상기 게이트 구조체(GS)는 상기 반도체 패턴(SP)의 상기 상면(SP_U) 및 상기 측면들(SP_S)을 덮을 수 있고, 상기 활성 패턴들(AP)의 각각의 상기 측면들을 덮을 수 있다. 구체적으로, 상기 게이트 전극(GE)은 상기 반도체 패턴(SP)의 상기 상면(SP_U) 및 상기 측면들(SP_S)을 덮을 수 있고, 상기 활성 패턴들(AP)의 각각의 상기 측면들을 덮을 수 있다. 상기 게이트 유전 패턴(GI)은 상기 반도체 패턴(SP)의 상기 상면(SP_U)과 상기 게이트 전극(GE) 사이, 및 상기 반도체 패턴(SP)의 상기 측면들(SP_S)과 상기 게이트 전극(GE) 사이에 개재될 수 있고, 상기 활성 패턴들(AP)의 각각의 상기 측면들과 상기 게이트 전극(GE) 사이로 연장될 수 있다.
본 실시예들에 따르면, 상기 소스/드레인 패턴들(SD)의 각각은 상기 불순물층(110) 및 상기 배리어층(120)을 관통할 수 있고, 상기 소스/드레인 패턴들(SD)의 각각의 상기 최하면(SD_B)은 상기 불순물층(110)의 상기 바닥면(110B)보다 낮은 높이에 위치할 수 있다. 이 경우, 상기 불순물층(110) 및 상기 배리어층(120)이 상기 소스/드레인 패턴들(SD) 내 상기 제2 도전형의 도펀트의 확산을 억제하는 것이 용이할 수 있다. 이에 따라, 상기 트랜지스터의 짧은 채널 효과 및 펀치 스루(punch-through) 현상을 억제하는 것이 용이할 수 있다.
도 10a 내지 도 12a, 도 10b 내지 도 12b, 및 도 10c 내지 도 12c는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 10a 내지 도 12a는 도 1의 Ⅰ-Ⅰ'에 대응하는 단면도들이고, 도 10b 내지 도 12b는 도 1의 Ⅱ-Ⅱ'에 대응하는 단면도들이고, 도 10c 내지 도 12c는 도 1의 Ⅲ-Ⅲ'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 4a 내지 도 8a, 도 4b 내지 도 8b, 및 도 4c 내지 도 8c를 참조하여 설명한 반도체 소자의 제조방법과 차이점을 주로 설명한다.
도 1, 도 10a 내지 도 10c를 참조하면, 상기 반도체 막(140)이 상기 기판(100) 상에 형성될 수 있다. 상기 반도체 막(140)은 진성 반도체 물질(intrinsic semiconductor material)을 포함할 수 있다. 본 실시예들에 따르면, 상기 반도체 막(140)은 상대적으로 얇은 두께를 가지도록 형성될 수 있다. 즉, 상기 반도체 막(140)은 상기 제1 두께(T1)보다 작은 제2 두께(T2)를 가지도록 형성될 수 있다.
상기 제1 트렌치들(130T)이 상기 반도체 막(140), 및 상기 기판(100)의 일부를 관통하도록 형성될 수 있고, 상기 제1 소자분리 패턴들(130)은 상기 제1 트렌치들(130T) 내에 각각 형성될 수 있다. 상기 제1 트렌치들(130T)은 상기 기판(100)의 상기 활성 영역(AR)을 정의할 수 있다. 상기 제1 웰 영역(102), 상기 제2 웰 영역(104), 상기 불순물층(110), 및 상기 배리어층(120)은 상기 활성 영역(AR) 내에 순차로 배치될 수 있고, 상기 반도체 막(140)은 상기 활성 영역(AR) 상에 배치될 수 있다.
도 1, 도 11a 내지 도 11c를 참조하면, 상기 제2 트렌치들(132T)이 상기 반도체 막(140), 및 상기 활성 영역(AR)의 상부를 관통하도록 형성될 수 있고, 상기 제2 소자분리 패턴들(132)이 상기 제2 트렌치들(132T) 내에 각각 형성될 수 있다. 상기 반도체 막(140)은 상기 제2 트렌치들(132T)에 의해 상기 예비 반도체 패턴들(142)로 분리될 수 있고, 상기 활성 영역(AR)의 상기 상부는 상기 제2 트렌치들(132T)에 의해 상기 활성 패턴들(AP)로 분리될 수 있다. 상기 활성 패턴들(AP)의 각각은 상기 활성 영역(AR)의 하부로부터 위로 돌출될 수 있다. 상기 예비 반도체 패턴들(142)은 상기 활성 패턴들(AP) 상에 각각 배치될 수 있다. 본 실시예들에 따르면, 상기 제1 소자분리 패턴들(130) 및 상기 제2 소자분리 패턴들(132)의 상부들이 리세스되어, 상기 예비 반도체 패턴들(142)이 노출될 수 있고 상기 활성 패턴들(AP)의 각각의 상부가 노출될 수 있다.
도 1, 도 12a 내지 도 12c를 참조하면, 상기 희생 게이트 구조체(SGS)가 상기 예비 반도체 패턴들(142) 및 상기 제1 및 제2 소자분리 패턴들(130, 132)을 가로지르도록 형성될 수 있다. 본 실시예들에 따르면, 상기 희생 게이트 구조체(SGS)를 식각 마스크로 이용하여 상기 예비 반도체 패턴들(142)의 각각, 및 상기 활성 패턴들(AP)의 각각의 상기 상부가 패터닝될 수 있다. 이에 따라, 상기 희생 게이트 구조체(SGS)의 양 측에 상기 리세스 영역들(RR)이 형성될 수 있고, 상기 희생 게이트 구조체(SGS) 아래에 상기 반도체 패턴(SP)이 형성될 수 있다. 상기 리세스 영역들(RR)은 상기 반도체 패턴(SP)의 측면들을 노출할 수 있다. 본 실시예들에 따르면, 상기 반도체막(140)이 상대적으로 얇은 두께(즉, 상기 제2 두께)를 가지도록 형성됨에 따라, 상기 리세스 영역들(RR)의 각각은 상기 불순물층(110) 및 상기 배리어층(120)을 관통하도록 형성될 수 있다.
이 후의 공정은 도 1, 도 7a 내지 도 7c, 도 8a 내지 도 8c를 참조하여 설명한 바와 같다.
도 13a, 도 13b, 및 도 13c는 본 발명의 일부 실시예들에 따른 반도체 소자를 나타내는 도면들로, 각각 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', 및 Ⅲ-Ⅲ'에 따른 단면도들이다. 설명의 간소화를 위해, 도 1, 도 2a 내지 도 2c를 참조하여 설명한 반도체 소자와 차이점을 주로 설명한다.
도 1, 도 13a 내지 도 13c를 참조하면, 상기 활성 구조체들(AS)이 상기 기판(100) 상에 제공될 수 있다. 상기 활성 구조체들(AS)은 상기 활성 패턴들(AP) 상에 각각 배치될 수 있고, 상기 제1 방향(D1)으로 연장될 수 있다. 상기 활성 구조체들(AS)의 각각은 상기 반도체 패턴(SP) 및 상기 소스/드레인 패턴들(SD)을 포함할 수 있다. 본 실시예들에 따르면, 상기 반도체 패턴(SP)은 상기 제1 방향(D1)으로 연장될 수 있고, 상기 소스/드레인 패턴들(SD)의 각각은 상기 반도체 패턴(SP) 상에 배치될 수 있다. 상기 소스/드레인 패턴들(SD)은 상기 반도체 패턴(SP)의 일부를 사이에 두고 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 반도체 패턴(SP)은 상기 소스/드레인 패턴들(SD)의 각각과 상기 활성 패턴들(AP) 중 대응하는 활성 패턴(AP) 사이로 연장될 수 있다. 상기 소스/드레인 패턴들(SD)의 각각의 최하면(SD_B)은 상기 반도체 패턴(SP)의 상면(SP_U)과 바닥면(SP_B) 사이의 높이에 위치할 수 있다.
상기 반도체 패턴(SP)은 상기 기판(100)을 시드로 하여 형성된 에피택시얼 패턴일 수 있다. 상기 반도체 패턴(SP)은 진성 반도체 물질(intrinsic semiconductor material)을 포함할 수 있다. 본 실시예들에 따르면, 상기 소스/드레인 패턴들(SD)은 상기 반도체 패턴(SP)을 시드로 하여 형성된 반도체 에피택시얼 패턴들일 수 있다.
상기 배리어층(120)은 상기 불순물층(110)과 상기 반도체 패턴(SP) 사이에 개재될 수 있다. 본 실시예들에 따르면, 상기 불순물층(110)은 상기 소스/드레인 패턴들(SD)의 각각과 상기 제2 웰 영역(104) 사이로 연장될 수 있고, 상기 배리어층(120)은 상기 소스/드레인 패턴들(SD)의 각각과 상기 불순물층(110) 사이로 연장될 수 있다. 상기 반도체 패턴(SP)은 상기 소스/드레인 패턴들(SD)의 각각과 상기 배리어층(120) 사이로 연장될 수 있다. 상기 소스/드레인 패턴들(SD)의 각각은 상기 반도체 패턴(SP)을 사이에 두고 상기 배리어층(120) 및 상기 불순물층(110)으로부터 이격될 수 있다.
상기 제2 소자분리 패턴들(132)은 상기 활성 구조체들(AS)의 각각의 양 측에 배치될 수 있다. 본 실시예들에 따르면, 상기 제2 소자분리 패턴들(132)은 상기 반도체 패턴(SP)의 상부를 노출할 수 있고, 상기 소스/드레인 패턴들(SD)의 각각의 상부를 노출할 수 있다. 상기 제2 소자분리 패턴들(132)에 의해 노출된, 상기 반도체 패턴(SP)의 상기 상부는 활성 핀(AF)으로 지칭될 수 있다. 상기 반도체 패턴(SP)의 하부는 상기 제2 소자분리 패턴들(132) 사이에 개재될 수 있다.
본 실시예들에 따르면, 상기 소스/드레인 패턴들(SD)의 각각은 상기 배리어층(120) 및 상기 불순물층(110)으로부터 이격될 수 있다. 이 경우, 상기 배리어층(120) 및 상기 불순물층(110) 내에 포함된 도펀트들이 상기 소스/드레인 패턴들(SD), 및 이들 사이에 개재되는 상기 반도체 패턴(SP)의 상기 일부에 미치는 영향을 최소화할 수 있다. 동시에, 상기 불순물층(110) 및 상기 배리어층(120)은 상기 소스/드레인 패턴들(SD) 내 상기 제2 도전형의 도펀트의 확산을 억제할 수 있고, 이에 따라, 상기 트랜지스터의 짧은 채널 효과 및 펀치 스루(punch-through) 현상이 억제될 수 있다.
도 14a 내지 도 16a, 도 14b 내지 도 16b, 및 도 14c 내지 도 16c는 본 발명의 일부 실시예들에 따른 반도체 소자의 제조방법을 나타내는 도면들로, 도 14a 내지 도 16a는 도 1의 Ⅰ-Ⅰ'에 대응하는 단면도들이고, 도 14b 내지 도 16b는 도 1의 Ⅱ-Ⅱ'에 대응하는 단면도들이고, 도 14c 내지 도 16c는 도 1의 Ⅲ-Ⅲ'에 대응하는 단면도들이다. 설명의 간소화를 위해, 도 4a 내지 도 8a, 도 4b 내지 도 8b, 및 도 4c 내지 도 8c를 참조하여 설명한 반도체 소자의 제조방법과 차이점을 주로 설명한다.
도 1, 도 14a 내지 도 14c를 참조하면, 상기 반도체 막(140)이 상기 기판(100) 상에 형성될 수 있다. 상기 반도체 막(140)은 진성 반도체 물질(intrinsic semiconductor material)을 포함할 수 있다. 본 실시예들에 따르면, 상기 반도체 막(140)은 상대적으로 두꺼운 두께를 가지도록 형성될 수 있다. 즉, 상기 반도체 막(140)은 상기 제1 두께(T1)보다 큰 제3 두께(T3)를 가지도록 형성될 수 있다.
상기 제1 트렌치들(130T)이 상기 반도체 막(140), 및 상기 기판(100)의 일부를 관통하도록 형성될 수 있고, 상기 제1 소자분리 패턴들(130)은 상기 제1 트렌치들(130T) 내에 각각 형성될 수 있다. 상기 제1 트렌치들(130T)은 상기 기판(100)의 상기 활성 영역(AR)을 정의할 수 있다. 상기 제1 웰 영역(102), 상기 제2 웰 영역(104), 상기 불순물층(110), 및 상기 배리어층(120)은 상기 활성 영역(AR) 내에 순차로 배치될 수 있고, 상기 반도체 막(140)은 상기 활성 영역(AR) 상에 배치될 수 있다.
도 1, 도 15a 내지 도 15c를 참조하면, 상기 제2 트렌치들(132T)이 상기 반도체 막(140), 및 상기 활성 영역(AR)의 상부를 관통하도록 형성될 수 있고, 상기 제2 소자분리 패턴들(132)이 상기 제2 트렌치들(132T) 내에 각각 형성될 수 있다. 상기 반도체 막(140)은 상기 제2 트렌치들(132T)에 의해 상기 예비 반도체 패턴들(142)로 분리될 수 있고, 상기 활성 영역(AR)의 상기 상부는 상기 제2 트렌치들(132T)에 의해 상기 활성 패턴들(AP)로 분리될 수 있다. 상기 활성 패턴들(AP)의 각각은 상기 활성 영역(AR)의 하부로부터 위로 돌출될 수 있다. 상기 예비 반도체 패턴들(142)은 상기 활성 패턴들(AP) 상에 각각 배치될 수 있다. 본 실시예들에 따르면, 상기 제1 소자분리 패턴들(130) 및 상기 제2 소자분리 패턴들(132)의 상부들이 리세스되어 상기 예비 반도체 패턴들(142)의 각각의 상부가 노출될 수 있다.
도 1, 도 16a 내지 도 16c를 참조하면, 상기 희생 게이트 구조체(SGS)가 상기 예비 반도체 패턴들(142) 및 상기 제1 및 제2 소자분리 패턴들(130, 132)을 가로지르도록 형성될 수 있다. 본 실시예들에 따르면, 상기 희생 게이트 구조체(SGS)를 식각 마스크로 이용하여 상기 예비 반도체 패턴들(142)의 각각의 상기 상부가 패터닝될 수 있다. 이에 따라, 상기 희생 게이트 구조체(SGS)의 양 측에 상기 리세스 영역들(RR)이 형성될 수 있고, 상기 희생 게이트 구조체(SGS) 아래에 상기 반도체 패턴(SP)이 형성될 수 있다. 상기 반도체 패턴(SP)은 상기 리세스 영역들(RR)의 각각과 상기 활성 패턴들(AP) 중 대응하는 활성 패턴(AP) 사이로 연장될 수 있다. 상기 리세스 영역들(RR)은 상기 반도체 패턴(SP)의 측면들을 노출할 수 있다. 본 실시예들에 따르면, 상기 반도체막(140)이 상대적으로 두꺼운 두께(즉, 상기 제3 두께)를 가지도록 형성됨에 따라, 상기 리세스 영역들(RR)의 각각은 상기 반도체 패턴(SP)을 사이에 두고 상기 불순물층(110) 및 상기 배리어층(120)으로부터 이격되도록 형성될 수 있다.
이 후의 공정은 도 1, 도 7a 내지 도 7c, 도 8a 내지 도 8c를 참조하여 설명한 바와 같다.
본 발명의 개념에 따르면, 상기 불순물층(110) 및 상기 배리어층(120)은 상기 반도체 패턴(SP) 및 상기 소스/드레인 패턴들(SD)에 인접하도록 배치될 수 있고, 상기 소스/드레인 패턴들(SD) 내 상기 제2 도전형의 도펀트의 확산을 억제할 수 있다. 이에 따라, 상기 트랜지스터의 짧은 채널 효과가 억제될 수 있고, 상기 소스/드레인 패턴들(SD) 사이의 펀치 스루(punch-through) 현상이 방지될 수 있다. 더하여, 상기 반도체 막(140)의 두께를 감소 또는 증가시킴에 따라, 상기 소스/드레인 패턴들(SD)은 상기 불순물층(110) 및 상기 배리어층(120)을 관통하거나 또는 상기 불순물층(110) 및 상기 배리어층(120)으로부터 이격되도록 형성될 수 있다. 이에 따라, 상기 배리어층(120) 및 상기 불순물층(110) 내에 포함된 도펀트들이 상기 소스/드레인 패턴들(SD) 및 상기 반도체 패턴(SP)에 미치는 영향이 조절될 수 있다.
본 발명의 실시예들에 대한 이상의 설명은 본 발명의 설명을 위한 예시를 제공한다. 따라서 본 발명은 이상의 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당해 기술 분야의 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
100: 기판 AR: 활성 영역
AP: 활성 패턴들 AS: 활성 구조체들
SP: 반도체 패턴 SD: 소스/드레인 패턴들
102: 제1 웰 영역 104: 제2 웰 영역
110: 불순물층 120: 배리어층
GS: 게이트 구조체 130, 132: 제1 및 제2 소자분리 패턴들

Claims (10)

  1. 제1 웰 영역을 포함하는 기판;
    상기 기판 상의 게이트 전극;
    상기 기판과 상기 게이트 전극 사이의 반도체 패턴;
    상기 기판 상에 상기 게이트 전극의 양 측에 각각 배치되는 소스/드레인 패턴들;
    상기 기판 내에 배치되고, 상기 반도체 패턴과 상기 제1 웰 영역 사이에 개재되는 불순물층; 및
    상기 기판 내에 배치되고, 상기 반도체 패턴과 상기 불순물층 사이에 개재되는 배리어층을 포함하되,
    상기 배리어층은 산소 원자(oxygen atom)를 포함하는 반도체 소자.
  2. 청구항 1에 있어서,
    상기 반도체 패턴은 상기 소스/드레인 패턴들 사이에 개재되고, 진성 반도체 물질(intrinsic semiconductor material)을 포함하는 반도체 소자.
  3. 청구항 1에 있어서,
    상기 불순물층 및 상기 제1 웰 영역은 제1 도전형의 불순물을 포함하되,
    상기 불순물층 내 상기 제1 도전형의 불순물의 농도는 상기 제1 웰 영역 내 상기 제1 도전형의 불순물의 농도보다 큰 반도체 소자.
  4. 청구항 3에 있어서,
    상기 소스/드레인 패턴들은 제2 도전형의 불순물을 포함하되,
    상기 제2 도전형의 불순물은 상기 제1 도전형의 불순물과 다른 반도체 소자.
  5. 청구항 3에 있어서,
    상기 기판 내에 배치되고, 상기 제1 웰 영역과 상기 불순물층 사이에 개재되는 제2 웰 영역을 더 포함하되,
    상기 제2 웰 영역은 상기 제1 도전형의 불순물을 포함하는 반도체 소자.
  6. 청구항 5에 있어서,
    상기 불순물층 내 상기 제1 도전형의 불순물의 상기 농도는 상기 제2 웰 영역 내 상기 제1 도전형의 불순물의 농도보다 큰 반도체 소자.
  7. 청구항 1에 있어서,
    상기 소스/드레인 패턴들의 각각은 상기 불순물층 및 상기 배리어층 중 적어도 하나와 접하는 반도체 소자.
  8. 청구항 7에 있어서,
    상기 소스/드레인 패턴들의 각각은 상기 배리어층을 관통하여 상기 불순물층과 접하는 반도체 소자.
  9. 청구항 1에 있어서,
    상기 불순물층은 상기 소스/드레인 패턴들의 각각과 상기 웰 영역 사이로 연장되는 반도체 소자.
  10. 청구항 9에 있어서,
    상기 배리어층은 상기 소스/드레인 패턴들의 각각과 상기 불순물층 사이로 연장되는 반도체소자.
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