KR20200142152A - 반도체 소자의 제조 방법 - Google Patents

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KR20200142152A
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박병재
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배상우
이화성
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Abstract

본 발명에 따르면, 반도체 소자의 제조 방법은 기판 상에 활성 패턴을 형성하는 것; 상기 활성 패턴 상에서 상기 활성 패턴을 가로지르며 연장되는 제1 더미 게이트 패턴을 형성하는 것; 상기 제1 더미 게이트 패턴의 측벽을 덮는 스페이서 패턴을 형성하는 것; 및 상기 제1 더미 게이트 패턴의 일 측에 소스/드레인 패턴을 형성하는 것을 포함하되, 상기 스페이서 패턴은 상기 제1 더미 게이트의 측벽 및 상기 소스/드레인 패턴의 측벽 사이에 개재되고, 상기 제1 더미 게이트 패턴은 제1 반도체 물질 및 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함할 수 있다.

Description

반도체 소자의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자에 대한 것으로, 보다 상세하게는, 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법에 대한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성 향상에 대한 요구가 점점 증가되고 있다. 이러한 반도체 소자의 특성을 향상시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 일 과제는 신뢰성이 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명은 반도체 소자의 제조 방법에 관한 것이다. 본 발명의 개념에 따르면, 반도체 소자의 제조 방법은 기판 상에 활성 패턴을 형성하는 것; 상기 활성 패턴 상에서 상기 활성 패턴을 가로지르며 연장되는 제1 더미 게이트 패턴을 형성하는 것; 상기 제1 더미 게이트 패턴의 측벽을 덮는 스페이서 패턴을 형성하는 것; 및 상기 제1 더미 게이트 패턴의 일 측에 소스/드레인 패턴을 형성하는 것을 포함하되, 상기 스페이서 패턴은 상기 제1 더미 게이트의 측벽 및 상기 소스/드레인 패턴의 측벽 사이에 개재되고, 상기 제1 더미 게이트 패턴은 제1 반도체 물질 및 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함할 수 있다.
본 발명의 개념에 따르면, 반도체 소자의 제조 방법은 기판 상에 활성 패턴을 정의하는 트렌치를 형성하는 것; 상기 트렌치의 하부를 덮는 소자 분리 패턴을 형성하는 것; 상기 활성 패턴 및 상기 소자 분리 패턴 상에서 상기 활성 패턴 및 상기 소자 분리 패턴을 가로지르는 제1 더미 게이트 패턴을 형성하는 것; 및 상기 제1 더미 게이트 패턴 상에 제2 더미 게이트 패턴을 형성하는 것을 포함하고, 상기 소자 분리 패턴 상의 상기 제1 더미 게이트 패턴의 상면은 상기 활성 패턴의 상면과 동일하거나 더 높은 레벨에 배치될 수 있다.
본 발명의 개념에 따르면, 반도체 소자의 제조 방법은 기판 상에 돌출된 활성 패턴을 형성하는 것; 및 상기 활성 패턴 상에서 상기 활성 패턴을 가로지르며 일 방향으로 연장되는 더미 게이트 패턴을 형성하는 것을 포함하되, 상기 더미 게이트 패턴을 형성하는 것은: 상기 활성 패턴의 측벽을 덮고, 제1 반도체 물질 및 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함하는 제1 더미 게이트 패턴을 형성하는 것; 및 상기 제1 더미 게이트 패턴 상에 제2 더미 게이트 패턴을 형성하는 것을 포함할 수 있다.
본 발명에 따르면, 제1 더미 게이트 패턴은 제1 반도체 물질 및 제2 반도체 물질을 포함할 수 있다. 제1 더미 게이트 패턴은 결정면에 따른 식각률 차이가 없거나 미미할 수 있다. 제1 더미 게이트 패턴의 식각에 의해 오프닝이 형성될 수 있다. 제1 더미 게이트 패턴의 식각 후, 오프닝 내에 제1 더미 게이트 패턴 및/또는 그 잔여물들이 남아 있지 않을 수 있다. 이에 따라, 제1 더미 게이트 패턴이 게이트 패턴 아래에 제공되지 않을 수 있다. 반도체 소자의 신뢰성이 향상될 수 있다.
도 1은 실시예들에 따른 반도체 소자의 평면도이다.
도 2a 내지 도 2i는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 3a 내지 도 3c는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
도 4a 내지 도 4g는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다.
본 명세서에서, 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호의 구성 요소는 별도의 설명이 없는 한 앞서 설명한 것과 동일한 방법으로 제조될 수 있다.
이하, 본 발명의 개념에 따른 반도체 소자 및 그 제조 방법을 설명한다.
도 1은 실시예들에 따른 반도체 소자의 평면도이다. 도 2a 내지 도 2i는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들이다. 도 2a 내지 도 2e, 도 2g, 도 2h, 및 도 2i는 도 1의 I-Ⅱ선 및 Ⅲ-Ⅳ선을 따라 자른 단면들에 대응되고, 도 2f는 도 2e의 Ⅴ영역을 확대 도시한 도면이다.
도 1 및 도 2a를 참조하면, 기판(100)을 패터닝하여 활성 패턴(110) 및 트렌치들(113)이 형성될 수 있다. 트렌치들(113)은 활성 패턴(110)을 정의할 수 있다. 일 예로, 상기 기판(100)은 실리콘 기판, 실리콘-게르마늄 기판, 또는 SOI(Silicon on insulator) 기판일 수 있다. 트렌치들(113)을 형성하는 단계는 기판(100) 상에 마스크막을 형성한 후, 상기 마스크막을 식각 마스크로 사용하여 기판(100)을 이방적으로 식각하는 단계를 포함할 수 있다. 트렌치들(113) 각각은 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 트렌치들(113)은 제2 방향(D2)으로 서로 이격될 수 있다. 제1 방향(D1)은 기판(100)의 바닥면에 평행할 수 있다. 제2 방향(D2)은 기판(100)의 바닥면에 평행하고, 제1 방향(D1)과 실질적으로 수직할 수 있다.
활성 패턴(110)은 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 활성 패턴(110)은 복수의 활성 패턴들(110)을 포함할 수 있다. 활성 패턴들(110)은 서로 제2 방향(D2)으로 이격될 수 있다. 활성 패턴들(110)은 서로 제1 간격(A1)으로 이격될 수 있다. 제1 간격(A1)은 인접한 두 활성 패턴들(110)의 측벽들(110c) 사이의 최소 간격일 수 있고, 제2 방향(D2)에서 측정된 간격일 수 있다.
소자 분리 패턴들(130)이 트렌치들(113) 내에 각각 형성되어, 활성 패턴들(110)의 하부들을 덮을 수 있다. 소자 분리 패턴들(130) 각각은 제1 방향(D1)으로 연장될 수 있다. 소자 분리 패턴들(130)을 형성하는 것은, 점선으로 도시한 바와 같이 활성 패턴들(110) 상에 트렌치들(113)을 채우는 절연막을 형성하는 것, 및 활성 패턴들(110)의 측벽들(110c)의 상부들이 노출되도록 상기 절연막을 리세스하는 것을 포함할 수 있다. 이에 따라, 소자 분리 패턴들(130)은 트렌치들(113) 내에 각각 국소화되고, 소자 분리 패턴들(130)의 상면들은 활성 패턴들(110)의 상면들보다 낮은 레벨에 제공될 수 있다. 소자 분리 패턴들(130)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
도 1 및 도 2b를 참조하면, 절연 패턴(105) 및 더미 게이트막(201)이 활성 패턴들(110) 상에 형성될 수 있다. 절연 패턴(105)이 활성 패턴들(110)의 노출된 상부들 상에 형성되어, 활성 패턴들(110)의 상면들 및 노출된 측벽들을 콘포말하게 덮을 수 있다. 절연 패턴(105)은 소자 분리 패턴들(130) 상으로 연장되지 않을 수 있다. 절연 패턴(105)은 반도체 산화물, 예를 들어, 실리콘 산화물을 포함할 수 있다. 다른 예로, 절연 패턴(105)은 형성되지 않을 수 있다.
더미 게이트막(201)의 형성은 제1 더미 게이트막(211)의 형성 및 제2 더미 게이트막(221)의 형성을 포함할 수 있다. 제1 더미 게이트막(211)이 활성 패턴들(110)의 상면들 및 측벽들 상에 형성되어, 절연 패턴(105) 및 소자 분리 패턴(130)을 덮을 수 있다. 제1 더미 게이트막(211)은 소자 분리 패턴들(130) 상에서 트렌치들(113)의 잔부를 채울 수 있다. 제1 더미 게이트막(211)은 증착 공정에 형성될 수 있다. 제1 더미 게이트막(211)은 결정질 구조를 가질 수 있다. 예를 들어, 제1 더미 게이트막(211)은 제1 반도체 물질 및 제2 반도체 물질을 포함하고, 제2 반도체 물질은 제1 반도체 물질과 다를 수 있다. 제1 반도체 물질은 예를 들어, 실리콘이고, 제2 반도체 물질은 게르마늄일 수 있으나, 이에 제한되지 않는다. 일 예로, 제1 더미 게이트막(211)은 폴리 실리콘-게르마늄을 포함할 수 있다.
제2 더미 게이트막(221)이 제1 더미 게이트막(211) 상에 형성될 수 있다. 제2 더미 게이트막(221)은 제1 더미 게이트막(211)에 대해 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 제2 더미 게이트막(221)은 제1 반도체 물질을 포함하되, 제2 반도체 물질을 포함하지 않을 수 있다. 제2 더미 게이트막(221)은 결정질 구조를 가질 수 있다. 일 예로, 제2 더미 게이트막(221)은 폴리 실리콘을 포함할 수 있다.
마스크 패턴(230)이 제2 더미 게이트막(221) 상에 형성될 수 있다. 마스크 패턴(230)은 예를 들어, 실리콘 질화물, 실리콘 탄화질화물, 및/또는 실리콘 산탄화질화물을 포함할 수 있다.
도 1 및 도 2c를 참조하면, 식각 공정에 의해 더미 게이트막(201)이 패터닝되어, 더미 게이트 패턴(200)이 형성될 수 있다. 상기 식각 공정에서 마스크 패턴(230)이 식각 마스크로 사용될 수 있다. 상기 더미 게이트막(201)의 패터닝에 의해 서로 이격된 복수의 더미 게이트 패턴들(200)이 형성될 수 있다. 이하, 설명의 간소화를 위해 단수의 더미 게이트 패턴(200)에 관해 기술한다. 더미 게이트 패턴(200)을 형성하는 것은 제1 더미 게이트 패턴(210)을 형성하는 것 및 제2 더미 게이트 패턴(220)을 형성하는 것을 포함할 수 있다. 제2 더미 게이트 패턴(220)은 제2 더미 게이트막(221)의 패터닝에 의해 형성될 수 있고, 제1 더미 게이트 패턴(210)은 제1 더미 게이트막(211)의 패터닝에 의해 형성될 수 있다.
제1 더미 게이트 패턴(210)은 활성 패턴들(110) 상에서 제2 방향(D2)과 나란한 방향으로 연장되며, 활성 패턴들(110)을 가로지를 수 있다. 제1 더미 게이트 패턴(210)은 활성 패턴들(110)의 상면들(110a) 및 측벽들(110c) 상에 제공될 수 있다. 더미 게이트막(201)은 결정질 구조를 가지고, 앞서 제1 더미 게이트막(211)의 예에서 설명한 바와 같은 물질을 포함할 수 있다. 제1 더미 게이트 패턴(210)의 상면(210a)은 활성 패턴들(110)의 상면들(110a)과 동일하거나 더 높은 레벨에 제공될 수 있다. 활성 패턴들(110)의 상면들(110a) 상의 제1 더미 게이트 패턴(210)의 상면(210a)은 소자 분리 패턴(130) 상의 제1 더미 게이트 패턴(210)의 상면(210a)과 실질적으로 동일한 레벨에 제공될 수 있다.
제1 더미 게이트 패턴(210)는 제2 반도체 물질을 포함하고, 제2 더미 게이트 패턴(220)은 활성 패턴들(110)과 다른 격자 상수를 가질 수 있다. 제1 더미 게이트 패턴(210)을 구성하는 물질과 활성 패턴들(110)을 구성하는 물질의 격자 상수 차이로 인해, 활성 패턴들(110)에 스트레스가 가해질 수 있다. 예를 들어, 상기 스트레스는 압축력일 수 있다. 이와 달리, 상기 스트레스는 인장력일 수 있다. 제1 더미 게이트 패턴(210)이 활성 패턴들(110)의 상면들(110a)을 덮지 않거나 활성 패턴들(110) 상의 제1 더미 게이트 패턴(210)의 두께(A2)가 지나치게 작은 경우, 활성 패턴들(110)의 상면들(110a) 상에 가해지는 스트레스의 세기와 활성 패턴들(110)의 측벽들(110c) 상에 가해지는 스트레스의 세기가 과도하게 다를 수 있다. 이 때, 활성 패턴들(110) 상의 제1 더미 게이트 패턴(210)의 두께(A2)가 지나치게 작다는 것은 예를 들어, 활성 패턴들(110)의 상면들(110a) 상의 제1 더미 게이트 패턴(210)의 두께(A2)가 제1 간격(A1)의 40% 미만인 경우를 의미할 수 있다. 실시예들에 따르면, 활성 패턴들(110)의 상면들(110a) 상의 제1 더미 게이트 패턴(210)의 두께(A2)는 활성 패턴들(110) 사이의 제1 간격(A1)의 40% 내지 60%일 수 있다. 이 때, 활성 패턴들(110)의 상면들(110a) 상의 제1 더미 게이트 패턴(210)의 두께(A2)는 절연 패턴(105)의 최상부면 및 제1 더미 게이트 패턴(210)의 상면(210a) 사이의 간격에 해당할 수 있다. 절연 패턴(105)이 생략된 경우, 활성 패턴들(110)의 상면들(110a) 상의 제1 더미 게이트 패턴(210)의 두께(A2)는 활성 패턴들(110)의 상면들(110a) 및 제1 더미 게이트 패턴(210)의 상면(210a) 사이의 간격에 해당할 수 있다. 이에 따라, 제1 더미 게이트 패턴(210)에 의해 활성 패턴들(110)의 상면들(110a)에 가해지는 스트레스의 세기가 활성 패턴들(110)의 측벽들(110c) 상에 가해지는 스트레스의 세기와 동일 또는 유사할 수 있다. 실시예들에 따라 제조된 트랜지스터는 향상된 신뢰성을 나타낼 수 있다.
제2 더미 게이트 패턴(220)은 제1 더미 게이트 패턴(210) 상에서 제2 방향(D2)과 나란한 방향으로 연장될 수 있다. 제2 더미 게이트 패턴(220)은 결정질 구조를 가지고, 앞서 제2 더미 게이트막(221)의 예에서 설명한 바와 같은 물질을 포함할 수 있다.
스페이서 패턴(250)이 더미 게이트 패턴(200)의 양 측들에 형성되어, 제1 더미 게이트 패턴(210)의 측벽들 및 제2 더미 게이트 패턴(220)의 측벽들을 덮을 수 있다. 실시예들에 따르면, 스페이서막(미도시)이 기판(100) 상에 형성되어, 더미 게이트 패턴(200), 절연 패턴(105), 소자 분리 패턴들(130), 및 마스크 패턴(230)을 덮을 수 있다. 스페이서막의 식각 공정이 수행되어, 스페이서 패턴(250)을 형성할 수 있다. 스페이서막의 식각은 이방성 식각 공정일 수 있다. 스페이서 패턴(250)은 활성 패턴들(110) 및 적어도 하나의 소자 분리 패턴(130)을 노출시킬 수 있다. 스페이서 패턴(250)은 예를 들어, 실리콘 질화물, 실리콘 탄화질화물, 및/또는 실리콘 산탄화질화물을 포함할 수 있다. 스페이서막의 식각 공정에서 절연 패턴(105)의 일부가 함께 식각될 수 있다.
도 1 및 도 2d를 참조하면, 리세스 부분들(140)이 더미 게이트 패턴(200)의 양 측들의 활성 패턴들(110) 내에 형성될 수 있다. 리세스 부분들(140)을 형성하는 것은 마스크 패턴(230) 및 스페이서 패턴(250)을 식각 마스크로 이용하여 활성 패턴들(110)의 부분들을 식각하는 것을 포함할 수 있다.
도 1, 도 2e, 및 도 2f를 참조하면, 소스/드레인 패턴들(300)은 더미 게이트 패턴(200)의 양 측들의 활성 패턴들(110) 상에 형성될 수 있다. 소스/드레인 패턴들(300)이 리세스 부분들(140) 내에 각각 형성될 수 있다. 소스/드레인 패턴들(300)은 리세스 부분들(140)로부터 활성 패턴들(110)을 시드(seed)층으로 이용하는 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다.
소스/드레인 패턴들(300)은 실리콘-게르마늄(SiGe), 실리콘(Si), 및 탄화 실리콘(SiC) 중 적어도 하나를 포함할 수 있다. 소스/드레인 패턴들(300)을 형성하는 것은 소스/드레인 패턴들(300)에 불순물을 도핑하는 것을 더 포함할 수 있다. 불순물의 도핑에 의해 소스/드레인 패턴들(300)을 포함하는 트랜지스터의 전기적 특성이 개선될 수 있다. 트랜지스터가 NMOSFET인 경우, 불순물은 일 예로, 인(P)일 수 있고, 트랜지스터가 PMOSFET인 경우, 불순물은 일 예로, 보론(B)일 수 있다. 소스/드레인 패턴들(300) 사이의 활성 패턴들(110)은 트랜지스터의 채널로 기능할 수 있다.
소스/드레인 패턴들(300)의 상면들(300a)은 도 2f와 같이, 활성 패턴들(110)의 상면들(110a)보다 더 높은 레벨에 제공될 수 있다. 이에 따라, 스페이서 패턴(250)은 제1 더미 게이트 패턴(210)의 측벽 및 소스/드레인 패턴들(300) 중 인접한 것의 측벽 사이에 개재될 수 있다. 즉, 소스/드레인 패턴들(300)은 스페이서 패턴(250)을 사이에 두고 제1 더미 게이트 패턴(210)과 수평적으로 이격될 수 있다. 앞서 설명한 바와 같이 활성 패턴들(110)의 상면들(110a) 상의 제1 더미 게이트 패턴(210)의 두께(A2)는 활성 패턴들(110) 사이의 제1 간격(A1)의 40% 내지 60%일 수 있다.
도 2e와 같이, 층간 절연막(400)이 기판(100) 상에 형성되어, 소스/드레인 패턴들(300) 및 소자 분리 패턴들(130)을 덮을 수 있다. 층간 절연막(400)을 형성하는 것은, 기판(100) 상에 소스/드레인 패턴들(300), 소자 분리 패턴들(130), 스페이서 패턴(250), 및 더미 게이트 패턴(200)을 덮는 예비 층간 절연막을 형성하는 것, 및 더미 게이트 패턴(200)이 노출될 때까지 예비 층간 절연막을 평탄화하는 것을 포함할 수 있다. 평탄화 공정에서 마스크 패턴(330)이 제거될 수 있다. 층간 절연막(400)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 또는 저유전막들 중 적어도 하나를 포함할 수 있다.
층간 절연막(400)은 스페이서 패턴(250)에 의해 노출된 적어도 하나의 소자 분리 패턴(130)을 덮을 수 있다. 스페이서 패턴(250)은 복수로 제공될 수 있고, 층간 절연막(400)의 일부는 인접한 스페이서 패턴들(250) 사이의 갭을 채울 수 있다. 상기 층간 절연막(400)의 일부는 도 2i에서 후술할 게이트 패턴들(600)을 분리시키는 역할을 할 수 있다. 이하, 단수의 스페이서 패턴(250)에 대하여 설명한다.
도 2g 및 도 2h를 차례로 참조하면, 더미 게이트 패턴(200)이 제거되어, 오프닝(500)을 층간 절연막(400) 내에 형성할 수 있다. 오프닝(500)을 형성하는 것은 제1 식각 공정 및 제2 식각 공정을 수행하는 것을 포함할 수 있다.
도 1 및 도 2g를 참조하면, 제1 식각 공정을 수행하는 것은 제2 더미 게이트 패턴(220)을 제거하여, 제1 더미 게이트 패턴(210)을 노출시키는 것을 포함할 수 있다. 실시예들에 따르면, 제1 식각 공정은 제1 더미 게이트 패턴(210)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 제2 더미 게이트 패턴(220)을 식각하는 것을 포함할 수 있다. 일 예로, 제1 식각 공정은 제1 식각액을 사용한 습식 식각 공정에 의해 진행될 수 있다. 제1 식각액은 암모니아수를 포함할 수 있다. 다른 예로, 제1 식각 공정은 건식 식각 공정에 의해 수행될 수 있다. 제1 식각 공정은 건식 식각 공정인 경우, 제2 더미 게이트 패턴(220)은 제1 더미 게이트 패턴(210)에 대해 식각 선택성을 가지지 않을 수 있다.
도 1 및 도 2h를 참조하면, 제2 식각 공정이 노출된 제1 더미 게이트 패턴(210) 상에 수행될 수 있다. 제2 식각 공정은 제1 더미 게이트 패턴(210)을 제거하여, 절연 패턴(105), 소자 분리 패턴들(130), 및 스페이서 패턴(250)을 노출시키는 것을 포함할 수 있다. 이하, 절연 패턴(105)의 형성이 생략된 경우, 절연 패턴(105)을 노출시킨다는 것은 활성 패턴들(110)을 노출시킨다는 것을 의미할 수 있다. 더불어, 절연 패턴(105)이 생략된 경우, 절연 패턴(105)에 대해 식각 선택성을 갖는다는 것은 활성 패턴들(110)에 대해 식각 선택성을 갖는다는 것을 의미할 수 있다. 제2 식각 공정은 절연 패턴(105), 소자 분리 패턴들(130), 및 스페이서 패턴(250)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 제1 더미 게이트 패턴(210)을 식각하는 것을 포함할 수 있다. 제2 식각 공정은 제1 식각 공정과 별도의 공정으로, 제2 식각 공정 조건은 제1 식각 공정 조건과 다를 수 있다. 예를 들어, 제2 식각 공정은 제2 식각액을 사용한 습식 식각 공정에 의해 진행될 수 있고, 제2 식각액은 제1 식각액과 다를 수 있다. 일 예로, 제2 식각액은 과산화 수소수, 증류수, 및 암모니아수를 포함하는 혼합액이 제2 식각액으로 사용될 수 있다. 이 경우, 제2 식각액 내의 암모니아수 농도는 제1 식각액 내에 암모니아수 농도보다 낮을 수 있다.
제2 식각 공정에 의해 오프닝(500)이 형성될 수 있고, 오프닝(500)은 스페이서 패턴(250)의 내측벽(250c), 소자 분리 패턴들(130), 및 절연 패턴(105)을 노출시킬 수 있다. 오프닝(500)은 평면적 관점에서, 제2 방향(D2)으로 연장되는 라인 형태일 수 있다. 제2 식각 공정 동안, 소스/드레인 패턴들(300)은 층간 절연막(400) 및 스페이서 패턴(250)에 의해 보호될 수 있다.
활성 패턴들(110)의 상면들(110a) 상의 제1 더미 게이트 패턴(210)의 두께(A2)가 활성 패턴들(110) 사이의 제1 간격(A1)의 60%보다 크면, 제1 더미 게이트 패턴(210)의 식각에 긴 시간이 소요될 수 있다. 실시예들에 따르면, 제2 더미 게이트 패턴(220)이 제공됨에 따라, 활성 패턴들(110)의 상면들(110a) 상의 제1 더미 게이트 패턴(210)의 두께(A2)는 제1 간격(A1)의 60%이하일 수 있다. 이에 따라, 반도체 소자의 제조 공정 시간이 감소할 수 있다.
이하, 도 2e, 도 2g 및 도 2h를 참조하여, 제1 더미 게이트 패턴(210), 제2 더미 게이트 패턴(220), 제1 식각 공정, 및 제2 식각 공정에 대하여 보다 상세하게 설명한다.
일 예에 따르면, 더미 게이트 패턴(200)은 도 2e에 도시된 바와 달리 제1 더미 게이트 패턴(210)을 포함하지 않고, 제2 더미 게이트 패턴(220)이 절연 패턴(105) 및 소자 분리 패턴들(130)을 덮을 수 있다. 제2 더미 게이트 패턴(220)은 결정면에 따라 그 식각률이 다를 수 있다. 예를 들어, 제2 더미 게이트 패턴(220)의 {111} 결정면은 {100} 결정면 및 {110} 결정면보다 식각되기 어려울 수 있다. 오프닝(500)의 형성을 위한 식각 공정에서 제2 더미 게이트 패턴(220)은 절연 패턴(105) 또는 스페이서 패턴(250)에 대해 충분한 식각 선택성을 갖기 어려울 수 있다. 이 경우, 상기 식각 공정이 완료되더라도, 제2 더미 게이트 패턴(220)이 오프닝(500)의 단부 영역(도 2h에서 590)에 남아 있을 수 있다. 오프닝(500)의 단부 영역(590)는 스페이서 패턴(250)의 내측벽(250c) 및 활성 패턴들(110) 중 상기 내측벽(250c)과 인접한 것 사이의 영역에 해당할 수 있다. 스페이서 패턴(250)의 내측벽(250c)은 상기 인접한 활성 패턴(110)의 측벽(110c)과 제2 간격(A3)으로 이격될 수 있다. 제2 간격(A3)은 활성 패턴들(110) 사이의 제1 간격(A1)보다 작을 수 있다. 예를 들어, 제1 간격(A1)은 제2 간격(A3)의 1.5 내지 2.5배일 수 있다.
실시예들에 따르면, 더미 게이트 패턴(200)은 제1 더미 게이트 패턴(210) 및 제2 더미 게이트 패턴(220)을 포함할 수 있다. 제2 반도체 물질의 함량비는 제1 더미 게이트 패턴(210) 및 제2 더미 게이트 패턴(220)의 식각률에 영향을 미칠 수 있다. 이에 따라, 제2 식각액에 대한 제1 더미 게이트 패턴(210)의 식각률은 제2 식각액에 대한 제2 더미 게이트 패턴(220)의 식각률보다 더 클 수 있다. 예를 들어, 제1 더미 게이트 패턴(210)의 식각률은 제2 더미 게이트 패턴(220)의 식각률보다 10 내지 100배 클 수 있다. 더불어, 제1 더미 게이트 패턴(210)은 제2 반도체 물질을 더 포함하여, 결정면에 따른 식각률 차이가 없거나 미미할 수 있다. 이에 따라. 오프닝(500) 형성 공정이 완료되었을 때, 제1 더미 게이트 패턴(210)은 오프닝(500) 내에 남아 있지 않을 수 있다.
도 1 및 도 2i를 참조하면, 게이트 절연 패턴(610) 및 게이트 패턴(600)이 오프닝(500) 내에 형성될 수 있다. 게이트 절연 패턴(610) 및 게이트 패턴(600)을 형성하는 것은, 오프닝(500)의 내면들을 컨포멀하게 덮는 게이트 절연막을 형성하는 것, 오프닝(500)의 잔부를 채우는 게이트 도전막을 형성하는 것, 및 층간 절연막(400)이 노출될 때까지 게이트 절연막 및 게이트 도전막 상에 평탄화 공정을 수행하여, 게이트 절연 패턴(610) 및 게이트 패턴(600)을 오프닝(500) 내에 국소적으로 형성하는 것을 포함할 수 있다.
게이트 절연 패턴(610)은 일 예로, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 또는 고유전막 중 적어도 하나를 포함할 수 있다. 고유전막은 실리콘 산화막보다 유전상수가 큰 물질을 포함할 수 있다. 고유전막은 예를 들어, 하프늄 산화막(HfO), 알루미늄 산화막(AlO) 및/또는 탄탈륨 산화막(TaO)을 포함할 수 있다. 게이트 패턴(600)은 일 예로, 도핑된 반도체, 도전성 금속 질화물 및 금속 중 적어도 하나를 포함할 수 있다.
실시예들에 따르면, 제1 더미 게이트 패턴(210) 및/또는 그 잔여물들이 오프닝(500)의 단부 영역(590) 내에 남아있지 않을 수 있다. 이에 따라, 제1 더미 게이트 패턴(210)이 게이트 패턴(600) 아래에 제공되지 않을 수 있다. 게이트 절연 패턴(610)이 오프닝(500)의 단부 영역(590)의 절연 패턴(105), 소자 분리 패턴(130), 및 스페이서 패턴(250)과 직접 물리적으로 접촉할 수 있다. 게이트 패턴(600)은 오프닝(500)의 단부 영역(590)에 제공될 수 있다. 예를 들어, 게이트 패턴(600)은 게이트 절연 패턴(610) 상에서 스페이서 패턴(250) 및 인접한 활성 패턴(110) 사이의 갭에 제공될 수 있다.
게이트 패턴(600)은 도 1과 같이 복수로 제공될 수 있다. 층간 절연막(400)의 일부는 게이트 패턴들(600) 사이에 개재되어, 게이트 패턴들(600)을 분리시키는 역할을 할 수 있다.
도시되지 않았지만, 상부 절연막(미도시)이 층간 절연막(400) 상에 더 형성될 수 있다. 상기 상부 절연막 및 층간 절연막(400)을 관통하여 소스/드레인 패턴들(300)에 전기적으로 연결되는 제1 콘택 플러그들(미도시), 및 상기 상부 절연막을 관통하여 게이트 패턴(600)에 전기적으로 연결되는 제2 콘택 플러그(미도시)가 더 형성될 수 있다. 상부 절연막 상에 제1 및 제2 콘택 플러그들에 접속하는 배선들(미도시)이 형성될 수 있다. 제1 및 제2 콘택 플러그들 및 배선들은 도전 물질로 형성될 수 있다. 지금까지 설명한 예들에 의해 반도체 소자(1)의 제조가 완성될 수 있다. 반도체 소자(1)는 트랜지스터일 수 있다.
도 3a 내지 도 3c는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 I-Ⅱ선 및 Ⅲ-Ⅳ선을 따라 자른 단면들에 대응된다. 이하, 앞서 설명한 바와 중복되는 내용은 생략한다.
도 1 및 도 3a를 참조하면, 기판(100) 상에 활성 패턴들(110), 소자 분리 패턴들(130), 절연 패턴(105), 제1 더미 게이트막(211'), 및 마스크 패턴(230)이 도 2a 내지 도 2b에서 설명한 바와 실질적으로 동일한 방법에 의해 형성될 수 있다. 예를 들어, 제1 더미 게이트막(211')은 도 2b의 제1 더미 게이트막(211)과 동일한 방법으로 형성될 수 있다. 다만, 제2 더미 게이트막(221)은 형성되지 않고, 제1 더미 게이트막(211')은 제1 반도체 물질을 포함하되, 제2 반도체 물질을 포함하지 않을 수 있다. 제1 더미 게이트막(211')은 결정질 구조를 가질 수 있다. 제1 더미 게이트막(211')은 폴리 실리콘을 포함할 수 있다.
도 1 및 도 3b를 참조하면, 마스크 패턴(230)을 사용한 식각 공정에 의해 제1 더미 게이트막(211')이 패터닝되어, 예비 더미 게이트 패턴(210P)이 형성될 수 있다. 예비 더미 게이트 패턴(210P)은 소자 분리 패턴들(130) 및 활성 패턴들(110)을 가로지를 수 있다. 예비 더미 게이트 패턴(210P)의 평면적 형상은 도 2c의 제1 더미 게이트 패턴(210)의 예에서 설명한 바와 같을 수 있다. 스페이서 패턴(250)이 예비 더미 게이트 패턴(210P)의 측벽들 상에 형성될 수 있다.
도 1 및 도 3c를 참조하면, 리세스 부분들(140), 소스/드레인 패턴들(300), 및 층간 절연막(400)이 도 2d 및 도 2e에서 설명한 방법에 의해 형성될 수 있다. 층간 절연막(400)의 형성 공정에서, 마스크 패턴(230)은 제거될 수 있다. 이 후, 마스크층(233)이 층간 절연막(400) 상에 형성되어, 층간 절연막(400)의 상면 및 스페이서 패턴(250)의 상면을 덮을 수 있다.
이온 주입 공정이 마스크층(233)에 노출된 예비 더미 게이트 패턴(210P) 상에 수행될 수 있다. 상기 이온 주입 공정에 의해 제2 반도체 물질이 예비 더미 게이트 패턴(210P) 내에 주입되어, 제1 더미 게이트 패턴(210)을 형성할 수 있다. 제1 더미 게이트 패턴(210)은 제1 반도체 물질 및 제2 반도체 물질을 포함할 수 있다. 제1 더미 게이트 패턴(210)은 0.1at% 내지 80at%의 상기 제2 반도체 물질을 포함할 수 있다. 다른 예로, 상기 이온 주입 공정에서 P, As, B, C, Ar, N, 및/또는 F과 같은 제1 물질이 예비 더미 게이트 패턴(210P) 내에 더 주입될 수 있다. 이 경우, 제2 반도체 물질 및 제1 물질의 합은 제1 더미 게이트 패턴(210)의 0.1 at% 내지 80at% 일 수 있다.
스페이서 패턴(250)은 제1 더미 게이트 패턴(210)의 측벽 및 소스/드레인 패턴들(300)의 측벽들 사이에 개재될 수 있다. 실시예들에 따르면, 상기 이온 주입 공정 동안, 스페이서 패턴(250)의 내측벽(250c) 상에 제2 반도체 물질이 더 주입될 수 있다. 예를 들어, 제2 반도체 물질의 적어도 일부가 틸트되어 주입되고, 상기 제2 반도체 물질이 스페이서 패턴(250) 내에 도달할 수 있다. 틸트된다는 것은 기판(100)의 하면에 수직한 방향에 대해 소정의 각도로 기울어진 것을 의미할 수 있다.
다시 도 2h를 참조하면, 제2 식각 공정이 제1 더미 게이트 패턴(210) 상에 수행되어, 오프닝(500)이 형성될 수 있다. 제2 식각 공정 조건 및 식각 레서피는 앞서 설명한 바와 같다. 제2 식각 공정은 대략 25℃ 내지 150℃에서 수행될 수 있다. 제2 반도체 물질 및 제1 물질의 총합이 제1 더미 게이트 패턴(210)의 0.1 at% 미만이거나 80at% 초과이면, 제2 식각 공정에서 절연 패턴(105), 소자 분리 패턴들(130), 및 스페이서 패턴(250)에 대한 제1 더미 게이트 패턴(210)의 식각 선택비가 감소될 수 있다. 실시예들에 따르면, 제1 더미 게이트 패턴(210)에 대한 제2 반도체 물질 및 제1 물질의 원자 퍼센트가 0.1 at% 내지 80at%이므로, 제1 더미 게이트 패턴(210)의 식각률이 절연 패턴(105), 활성 패턴들(110), 소자 분리 패턴들(130), 및 스페이서 패턴(250)의 식각률들보다 충분히 클 수 있다. 제2 식각 공정 후, 제1 더미 게이트 패턴(210) 및/또는 그 잔여물들은 오프닝(500) 내에 남아있지 않을 수 있다. 본 명세서에서, 제1 더미 게이트 패턴(210)이 제1 물질을 포함하지 않는 경우, 제2 반도체 물질 및 제1 물질의 합은 제2 반도체 물질을 의미할 수 있다.
도 2i를 참조하면, 게이트 절연 패턴(610) 및 게이트 패턴(600)이 오프닝(500) 내에 형성될 수 있다. 이에 따라, 반도체 소자(1)의 제조가 완성될 수 있다. 다만, 스페이서 패턴(250)은 제2 반도체 물질을 더 포함할 수 있다.
도 4a 내지 도 4g는 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 도면들로, 도 1의 I-Ⅱ선 및 Ⅲ-Ⅳ선을 따라 자른 단면들에 대응된다.
도 1 및 도 4a를 참조하면, 제1 반도체층들(121P) 및 제2 반도체층들(122P)이 기판(100) 상에 적층될 수 있다. 제1 반도체층들(121P) 및 제2 반도체층들(122P)은 기판(100)을 시드층으로 이용하는 에피택시얼 성장(epitaxial growth) 공정을 수행함으로써 형성될 수 있다. 제1 반도체층들(121P) 및 제2 반도체층들(122P)은 동일 챔버에서 연속적으로 형성될 수 있다. 제1 반도체층들(121P) 및 제2 반도체층들(122P)은 기판(100)의 일 영역 상에 선택적으로 성장(selective epitaxial growth)되는 것이 아닌, 기판(100)의 전면에 콘포멀하게 성장될 수 있다. 제1 반도체층들(121P) 및 제2 반도체층들(122P)은 기판(100) 상에 교대로 반복적으로 적층될 수 있다. 제1 반도체층들(121P)의 개수 및 제2 반도체층들(122P)의 개수는 다양하게 변형될 수 있다. 제1 반도체층들(121P)은 희생막들의 역할 또는 트랜지스터의 채널 영역의 역할을 할 수 있다. 제1 반도체층들(121P) 각각은 게르마늄 함유막일 수 있다. 제1 반도체층들(121P)은 도펀트를 더 포함할 수 있고, 상기 도펀트는 Al, Ga, Sb, As, In, Ge, Zr, Hf, Ta 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제1 반도체층들(121P) 각각은 알루미늄(Al)이 도핑된 실리콘-게르마늄(SiGe)층일 수 있다. 제1 반도체층들(121P) 각각은 균일한 조성비를 가질 수 있다. 제2 반도체층들(122P) 각각은 일 예로, 실리콘(Si)막과 같은 실리콘 함유막일 수 있다. 제2 반도체층들(122P)은 예를 들어, 폴리 실리콘을 포함할 수 있다.
도 1 및 도 4b를 참조하면, 활성 패턴들(110)이 기판(100) 상에 형성될 수 있다. 활성 패턴들(110) 각각은 기저 활성 패턴(111) 및 상부 활성 패턴(120)을 포함할 수 있다. 기저 활성 패턴(111) 및 상부 활성 패턴(120)을 형성하는 것은, 제1 반도체층들(121P), 제2 반도체층들(122P), 및 기판(100)의 상부를 패터닝하여 트렌치들(113)을 형성하는 것을 포함할 수 있다. 상기 트렌치들(113)에 의해 기저 활성 패턴(111) 및 상부 활성 패턴(120)이 정의될 수 있다. 활성 패턴들(110) 및 트렌치들(113)의 평면적 형상은 도 1 및 도 2a에서 설명한 바와 같다.
복수의 상부 활성 패턴들(120) 각각은 적층된 제1 반도체 패턴들(121) 및 제2 반도체 패턴들(122)을 포함할 수 있다. 제1 반도체 패턴들(121)은 제1 반도체층들(121P)의 패터닝에 의해 형성될 수 있다. 제2 반도체 패턴들(122)은 제2 반도체층들(122P)의 패터닝에 의해 형성될 수 있다. 상부 활성 패턴들(120) 각각은 제1 방향(D1)으로 연장되는 라인 형태일 수 있다. 제1 반도체 패턴들(121) 및 제2 반도체 패턴들(122)은 기판(100)의 바닥면에 수직한 방향을 따라 교대로 그리고 반복적으로 적층될 수 있다. 제1 반도체 패턴들(121) 및 제2 반도체 패턴들(122) 각각은 상기 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 상부 활성 패턴들(120)의 상면은 제2 반도체 패턴들(122) 중 최상부층의 상면에 해당할 수 있다. 상부 활성 패턴들(120)의 측벽(200c)은 제1 반도체 패턴들(121)의 측벽들 및 제2 반도체 패턴들(122)의 측벽들을 포함할 수 있다.
복수의 기저 활성 패턴들(111)은 기판(100)의 상부를 패터닝하여, 형성될 수 있다. 기저 활성 패턴들(111) 각각은 제1 방향(D1)으로 연장되는 라인 형태일 수 있고, 상부 활성 패턴들(120)은 기저 활성 패턴들(111)의 상면들 상에 각각 형성될 수 있다.
소자 분리 패턴들(130)이 기저 활성 패턴들(111)의 측벽들 상에 형성될 수 있다. 소자 분리 패턴들(130)의 상면들은 기저 활성 패턴(111)의 상면들보다 낮은 레벨에 있을 수 있다. 이하, 간소화를 위해 단수의 기저 활성 패턴(111)에 대해 기술한다.
제1 더미 게이트막(211')이 상부 활성 패턴들(120) 및 소자 분리 패턴들(130) 상에 형성될 수 있다. 제1 더미 게이트막(211')은 도 3a에서 설명한 바와 실질적으로 동일할 수 있다. 예를 들어, 제1 더미 게이트막(211')은 제1 반도체 물질을 포함하되, 제2 반도체 물질을 포함하지 않을 수 있다. 마스크 패턴(230)이 제1 더미 게이트막(211') 상에 형성될 수 있다.
도 1 및 도 4c를 참조하면, 마스크 패턴(230)을 사용한 식각 공정에 의해 제1 더미 게이트막(211')이 패터닝되어, 예비 더미 게이트 패턴(210P)을 형성할 수 있다. 스페이서 패턴(250)이 상부 활성 패턴들(120) 상에 형성되어, 예비 더미 게이트 패턴(210P)의 측벽들을 덮을 수 있다.
도 1 및 도 4d를 참조하면, 리세스 부분들(140)이 스페이서 패턴(250)의 양 측들의 상부 활성 패턴들(120) 내에 형성될 수 있다. 리세스 부분들(140)을 형성하는 것은 같이 마스크 패턴(230) 및 스페이서 패턴(250)을 식각 마스크로 이용하여 상부 활성 패턴들(120)을 부분들을 식각하는 것을 포함할 수 있다. 제1 반도체 패턴들(121)의 측벽들, 제2 반도체 패턴들(122)의 측벽들, 및 기저 활성 패턴(111)의 상면은 리세스 부분들(140)에 노출될 수 있다.
제1 반도체 패턴들(121)의 일부들이 수평적으로 더 제거되어, 리세스 영역들(150)을 형성할 수 있다. 리세스 영역들(150)은 제2 반도체 패턴들(122) 중 최하부층과 기저 활성 패턴(111) 사이 및 제2 반도체 패턴들(122) 사이에 형성될 수 있다. 리세스 영역들(150)을 형성하는 것은, 제1 반도체 패턴들(121)의 측벽들 상에 제1 반도체 패턴들(121)에 대하여 식각 선택비 있는 식각 소스로 식각 공정을 수행하는 것을 포함할 수 있다.
도 1 및 도 4e를 참조하면, 절연 스페이서들(350)이 리세스 영역들(150) 내에 각각 형성될 수 있다. 절연 스페이서들(350)은 제1 반도체 패턴들(121)의 리세스된 양 측벽들을 덮을 수 있다. 절연 스페이서들(350)을 형성하는 것은 제1 및 제2 반도체 패턴들(121, 122)의 측벽들 상에 리세스 영역들(150)을 채우는 배리어 절연막(미도시)을 콘포말하게 형성하는 것, 및 배리어 절연막 상에 이방성 식각 공정을 수행하는 것을 포함할 수 있다. 절연 스페이서들(350)은 예를 들어, 실리콘 질화물 및/또는 실리콘 산탄화질화물을 포함할 수 있다. 도시된 바와 달리, 리세스 영역들(150) 및 절연 스페이서들(350)은 형성되지 않을 수 있다.
소스/드레인 패턴들(300)이 더미 게이트 패턴(200)의 양 측들의 기저 활성 패턴들(111) 상에 형성될 수 있다. 소스/드레인 패턴들(300)은 리세스 부분들(140)로부터 제2 반도체 패턴들(122), 및 기저 활성 패턴(111)을 시드(seed)층으로 이용하는 선택적 에피택시얼 성장 공정을 수행하여 형성될 수 있다. 소스/드레인 패턴들(300)의 각각은 기저 활성 패턴(111)의 상면, 제2 반도체 패턴들(122)의 노출된 측벽들, 절연 스페이서들(350), 및 스페이서 패턴(250)과 물리적으로 접촉할 수 있다. 스페이서 패턴(250)은 제1 더미 게이트 패턴(210)의 측벽 및 소스/드레인 패턴들(300)의 측벽들 사이에 개재될 수 있다. 즉, 소스/드레인 패턴들(300)은 스페이서 패턴(250)을 사이에 두고 제1 더미 게이트 패턴(210)과 수평적으로 이격될 수 있다. 절연 스페이서들(350)은 소스/드레인 패턴들(300) 및 제1 반도체 패턴들(121) 사이에 각각 개재될 수 있다.
층간 절연막(400)이 소스/드레인 패턴들(300) 상에 형성될 수 있다. 상기 층간 절연막(400)의 형성 과정에서 마스크 패턴(230)이 제거될 수 있다. 이후, 마스크층(233)이 층간 절연막(400) 및 스페이서 패턴(250) 상에 형성될 수 있다.
마스크층(233)을 사용한 이온 주입 공정이 예비 더미 게이트 패턴(210P) 상에 수행될 수 있다. 제2 반도체 물질이 예비 더미 게이트 패턴(210P) 내에 주입되어, 제1 더미 게이트 패턴(210)을 형성할 수 있다. 제1 더미 게이트 패턴(210)은 제2 반도체 물질을 0.1 at% 내지 80at% 포함할 수 있다. 다른 예로, 상기 이온 주입 공정에서 P, As, B, C, Ar, N, 및/또는 F과 같은 제1 물질이 예비 더미 게이트 패턴(210P) 내에 더 주입될 수 있다. 이 경우, 상기 제2 반도체 물질 및 제1 물질의 총합은 제1 더미 게이트 패턴(210)의 0.1 at% 내지 80at% 일 수 있다. 이온 주입 공정은 도 3c에서 설명한 바와 실질적으로 동일한 방법으로 수행될 수 있다. 상기 이온 주입 공정에 의해 스페이서 패턴(250)의 내측벽(250c) 상에 제2 반도체 물질이 더 주입될 수 있다.
도 1 및 도 4f를 참조하면, 제2 식각 공정이 제1 더미 게이트 패턴(210) 상에 수행되어, 오프닝(500)이 형성될 수 있다. 제2 식각 공정 조건 및 제2 식각 공정의 식각 레서피는 앞서 설명한 바와 같다. 오프닝(500)은 제1 및 제2 반도체 패턴들(121, 122) 및 스페이서 패턴(250)의 내측벽(250c)을 노출시킬 수 있다. 상기 오프닝(500)에 의해 노출된 제1 반도체 패턴들(121)이 제2 식각 공정에 의해 제거되어, 게이트 오프닝들(510)이 형성될 수 있다. 게이트 오프닝들(510)은 빈 영역들일 수 있다. 게이트 오프닝들(510)은 제2 반도체 패턴들(122) 사이 및 제2 반도체 패턴들(122) 중 최하부층과 기저 활성 패턴(111) 사이에 형성될 수 있다. 게이트 오프닝들(510)은 오프닝(500)과 연결될 수 있다. 다른 예로, 게이트 오프닝들(510)의 형성은 제2 식각 공정과 별도의 식각 공정에 의해 수행될 수 있다. 게이트 오프닝들(510)이 형성됨에 따라, 상부 활성 패턴들(120)은 서로 이격된 제2 반도체 패턴들(122)을 포함할 수 있다. 제2 반도체 패턴들(122)은 기판(100)의 하면에 수직한 방향으로 이격될 수 있다.
실시예들에 따르면, 제2 반도체 물질 및 제1 물질의 총합이 제1 더미 게이트 패턴(210)의 0.1 at% 내지 80at%이므로, 제1 더미 게이트 패턴(210)의 식각률이 활성 패턴들(110), 소자 분리 패턴들(130), 및 스페이서 패턴(250)의 식각률들보다 충분히 클 수 있다. 제2 식각 공정 후, 제1 더미 게이트 패턴(210) 및/또는 그 잔여물들은 오프닝(500) 내에, 예를 들어, 오프닝(500)의 단부 영역(590) 내에 남아있지 않을 수 있다.
도 1 및 도 4g를 참조하면, 게이트 절연 패턴(610) 및 게이트 패턴(600)이 오프닝(500) 및 게이트 오프닝들(510) 내에 형성될 수 있다. 게이트 절연 패턴(610) 및 게이트 패턴(600)을 형성하는 것은, 오프닝(500) 및 게이트 오프닝들(510)의 내면들을 컨포멀하게 덮는 게이트 절연막을 형성하는 것, 오프닝(500) 및 게이트 오프닝들(510)의 잔부를 채우는 게이트 도전막을 형성하는 것, 및 층간 절연막(400)이 노출될 때까지 게이트 절연막 및 게이트 도전막 상에 평탄화 공정을 수행하여, 게이트 절연 패턴(610) 및 게이트 패턴(600)을 오프닝(500) 및 게이트 오프닝들(510)을 내에 국소적으로 형성하는 것을 포함할 수 있다.
게이트 절연 패턴(610)은 기저 활성 패턴(111), 소자 분리 패턴들(130), 제2 반도체 패턴들(122), 및 스페이서 패턴(250)을 덮을 수 있다. 게이트 패턴(600)은 오프닝(500) 및 게이트 오프닝들(510)을 채울 수 있다. 게이트 패턴(600)은 게이트 절연 패턴(610)을 덮으며, 제2 반도체 패턴들(122) 및 기저 활성 패턴(111)과 이격될 수 있다. 게이트 패턴(600)은 절연 스페이서들(350) 및 스페이서 패턴(250)을 사이에 두고 소스/드레인 패턴들(300)로부터 이격될 수 있다.
제2 반도체 패턴들(122)은 트랜지스터의 채널로 기능할 수 있다. 제2 반도체 패턴들(122)은 소스/드레인 패턴들(300)을 연결하는 브릿지 채널 또는 나노 와이어 채널로 기능할 수 있다. 소스/드레인 패턴들(300)의 각각은 제2 반도체 패턴들(122)과 물리적으로 접촉할 수 있다. 소스/드레인 패턴들(300)은 제2 반도체 패턴들(122)을 사이에 두고 서로 이격될 수 있다. 제2 반도체 패턴들(122) 및 소스/드레인 패턴들(300)은 기저 활성 패턴(111) 상에 제공되는 활성 구조체를 구성할 수 있다. 활성 구조체 및 게이트 패턴(600)은 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터를 구성할 수 있다. 지금까지 설명한 예들에 의해 반도체 소자(2)의 제조가 완성될 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 기판 상에 활성 패턴을 형성하는 것;
    상기 활성 패턴 상에서 상기 활성 패턴을 가로지르며 연장되는 제1 더미 게이트 패턴을 형성하는 것;
    상기 제1 더미 게이트 패턴의 측벽을 덮는 스페이서 패턴을 형성하는 것; 및
    상기 제1 더미 게이트 패턴의 일 측에 소스/드레인 패턴을 형성하는 것을 포함하되,
    상기 스페이서 패턴은 상기 제1 더미 게이트의 측벽 및 상기 소스/드레인 패턴의 측벽 사이에 개재되고,
    상기 제1 더미 게이트 패턴은 제1 반도체 물질 및 상기 제1 반도체 물질과 다른 제2 반도체 물질을 포함하는 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 제1 더미 게이트 패턴 상에 제2 더미 게이트 패턴을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  3. 제 2항에 있어서,
    제1 식각 공정을 수행하여, 상기 제2 더미 게이트 패턴을 제거하고, 상기 제1 더미 게이트 패턴을 노출시키는 것; 및
    제2 식각 공정을 수행하여, 상기 제1 더미 게이트 패턴을 제거하는 것을 더 포함하되,
    상기 제2 식각 공정은 상기 제1 식각 공정 조건과 다른 반도체 소자의 제조 방법.
  4. 제 3항에 있어서,
    상기 제1 식각 공정은 제1 식각액을 사용한 습식 식각 공정 또는 건식 식각 공정을 포함하고,
    상기 제2 식각 공정은 제2 식각액을 사용한 습식 식각 공정을 포함하고,
    상기 제2 식각액은 상기 제1 식각액과 다른 물질을 포함하는 반도체 소자의 제조 방법.
  5. 제 4항에 있어서,
    상기 제1 식각액은 암모니아수를 포함하고, 상기 제2 식각액은 과산화 수소수, 증류수, 및 암모니아수를 포함하는 반도체 소자의 제조 방법.
  6. 제 5항에 있어서,
    상기 제2 식각액 내의 암모니아수 농도는 제1 식각액 내에 암모니아수 농도보다 낮은 반도체 소자의 제조 방법.
  7. 제 1항에 있어서,
    상기 소스/드레인 패턴 및 상기 스페이서 패턴을 덮는 층간 절연막을 형성하는 것; 및
    상기 층간 절연막 및 상기 스페이서 패턴을 덮는 마스크층을 형성하는 것을 더 포함하고,
    상기 제1 더미 게이트 패턴을 형성하는 것은 상기 마스크층을 사용하여 상기 제2 반도체 물질의 주입 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 제 1항에 있어서,
    상기 제2 반도체 물질은 상기 제1 더미 게이트 패턴의 0.1 at% 내지 80at% 인 반도체 소자의 제조 방법.
  9. 제 1항에 있어서,
    상기 활성 패턴은 적층된 제1 반도체 패턴들 및 제2 반도체 패턴들을 포함하는 반도체 소자의 제조 방법.
  10. 제 1항에 있어서,
    상기 활성 패턴은 상기 기판 상에 돌출된 반도체 소자의 제조 방법.
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