KR102509925B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법을 제공한다. 방법은, 활성 패턴에 형성된 예비 게이트 구조체에 의해 노출된 활성 패턴을 식각하여, 활성 패턴에 델타 영역을 정의하는 예비 리세스 영역을 형성하고, 예비 리세스 영역에 희생막을 형성한 후, 희생막 및 델타 영역을 식각하여, U자 단면을 갖는 리세스 영역을 형성하는 것을 포함한다.

Description

반도체 소자의 제조 방법{METHOD OF FABRICATING THE SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 핀 전계 효과 트랜지스터(Fin Field Effect Transistor: Fin FET) 및 그 제조 방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터들(Metal Oxide Semiconductor Field Effect Transistor: MOS FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다. 모스 전계 효과 트랜지스터들의 크기 축소는 숏 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 소자의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 소자의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 소자를 형성하기 위한 다양한 방법이 연구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예 따른 반도체 소자의 제조 방법은: 기판으로부터 돌출되어 일 방향으로 연장하는 활성 패턴을 형성하는 단계; 상기 활성 패턴 상에서 상기 활성 패턴을 가로지르는 예비 게이트 구조체를 형성하는 단계; 상기 예비 게이트 구조체에 의해 노출되는 양 측 활성 패턴을 식각하여, 상기 활성 패턴의 상부에 델타 영역을 각각 정의하는 예비 리세스 영역들을 형성하는 단계; 상기 예비 리세스 영역들 각각에 의해 노출되는 활성 패턴의 내측벽들 및 바닥면 상에 희생막을 형성하는 단계; 상기 델타 영역들 및 상기 희생막을 식각하여, U자형의 단면을 갖는 리세스 영역들을 형성하는 단계; 및 상기 리세스 영역들 각각을 채우는 소스/드레인 영역들을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 희생막은 실리콘 또는 실리콘게르마늄을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 희생막이 실리콘게르마늄을 포함하며, 상기 희생막 내 게르마늄의 농도는 50% 이하일 수 있다.
본 발명의 일 실시예에 따르면, 상기 희생막은 선택적 에피택시얼 성장 공정으로 형성되며, 상기 델타 영역 상에서 상기 희생막의 성장 속도가 상기 활성 패턴의 바닥면에서 상기 희생막의 성장 속도보다 클 수 있다.
본 발명의 일 실시예에 따르면, 상기 델타 영역 및 상기 희생막은 플라즈마 식각 또는 화학적 식각 중 적어도 하나를 이용하여 식각될 수 있다.
본 발명의 일 실시예에 따르면, 상기 식각은, Cl2, HCl, BCl3, 및 SixHyClz 중 적어도 하나를 사용할 수 있다.
본 발명의 일 실시예에 따르면, 상기 식각은, GeH4 및 SiH4 중 적어도 하나를 더 사용할 수 있다.
본 발명의 일 실시예에 따르면, 상기 희생막은 불균일한 두께로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 희생막의 두께는 상기 델타 영역의 크기에 따라 조절될 수 있다.
본 발명의 일 실시예에 따르면, 상기 희생막은 실리콘게르마늄을 포함하되, 상기 희생막 내 게르마늄의 농도에 따라 상기 희생막의 성장 속도가 조절될 수 있다.
본 발명의 일 실시예에 따르면, 상기 희생막 내 게르마늄의 농도와 상기 희생막의 성장 속도는 비례할 수 있다.
본 발명의 일 실시예에 따르면, 상기 예비 리세스 영역은, 상기 활성 패턴의 상부면에서 상기 바닥면으로 갈수록, 상기 내측벽들 사이의 폭이 커지는 제1 영역과, 상기 제1 영역 아래에서, 상기 내측벽들 사이의 폭이 실질적으로 동일한 제2 영역과, 상기 제2 영역 아래에서, 상기 내측벽들 사이의 폭이 실질적으로 좁아지는 제3 영역을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 제1 영역의 내측벽들은 제1 측면을 포함하며, 상기 제1 측면은 [111] 결정면을 포함하고, 상기 제2 영역의 내측벽들은 제2 측면을 포함하며, 상기 제2 측면은 [110] 결정면을 포함하고, 상기 제3 영역의 내측벽들은 제3 측면을 포함하며, 상기 제3 측면은 [100] 결정면을 포함하되, 상기 제1 및 제2 측면들 상에서 성장한 희생막의 두께가 상기 제3 측면 상에 성장한 희생막의 두께보다 클 수 있다.
본 발명의 일 실시예에 따르면, 상기 델타 영역은 상기 활성 패턴의 상부면과 상기 제1 측면에 의해 정의될 수 있다.
본 발명의 일 실시예에 따르면, 상기 델타 영역은 상기 활성 패턴의 상부면 및 상기 제1 측면이 만나는 첨점을 포함하며, 상기 희생막을 식각하는 동안 상기 첨점을 통해 상기 델타 영역이 식각될 수 있다.
본 발명의 일 실시예에 따르면, 상기 델타 영역이 실리콘을 포함하고 상기 희생막이 실리콘게르마늄을 포함하는 경우, 상기 델타 영역이 상기 희생막보다 빠르게 식각될 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 다른 실시예 따른 반도체 소자의 제조 방법은: 피식각막 상에 패턴 구조물을 형성하는 단계; 상기 패턴 구조물을 식각 마스크로, 상기 피식각막을 식각하여 예비 리세스 영역을 형성하는 단계; 및 상기 예비 리세스 영역 상에 희생막을 선택적 에피택시얼 성장 공정으로 형성하는 단계를 포함하되, 상기 예비 리세스 영역의 상부의 상기 희생막이, 상기 예비 리세스 영역의 하부의 희생막보다 빠르게 성장한다.
본 발명의 일 실시예에 따르면, 상기 예비 리세스 영역의 상부의 상기 희생막이, 상기 예비 리세스 영역의 하부의 희생막보다 2배까지 빠르게 성장할 수 있다.
본 발명의 일 실시예에 따르면, 상기 희생막은 실리콘 또는 실리콘게르마늄을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 희생막이 실리콘게르마늄을 포함하며, 상기 희생막 내 게르마늄의 농도를 이용하여 상기 희생막의 성장 두께를 조절할 수 있다.
본 발명의 반도체 소자의 제조 방법에 따르면, 예비 리세스 영역 내 성장하는 희생막의 두께가 상이하여, 델타 영역을 제거하는 동안 상기 예비 리세스 영역의 아래 부분이 보호되어 U자 단면의 리세스 영역을 형성할 수 있다.
또한, 상기 희생막을 형성하는 물질 및 물질 내 조성비를 조절하여, 상기 델타 영역의 크기에 따라 상기 희생막의 성장 속도 및 식각 속도를 조절할 수 있다.
그리고, U자 단면의 리세스 영역을 소스/드레인 영역들이 채우는데, 상기 소스/드레인 영역들 사이에 형성되는 채널 영역의 거리가 실질적으로 동일하여 반도체 소자의 전기적 신뢰성이 향상될 수 있다.
도 1a는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 1b는 도 1a의 반도체 소자를 I-I', II-II', III-III'으로 절단한 단면도들이다.
도 1c 및 도 1d은 도 1b의 반도체 소자의 A 부분을 확대하여 나타낸 단면도들이다.
도 2a 내지 9a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 2b 내지 9b는 각각 도 2a 내지 도 9a의 I-I', II-II', III-III' 선에 따른 단면도들이다.
도 4c 내지 6c는 도 2b 내지 도 6b의 반도체 소자의 A 부분을 확대하여 나타낸 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1a는 본 발명의 실시예에 따른 반도체 소자를 설명하기 위한 사시도이다. 도 1b는 도 1a의 반도체 소자를 I-I', II-II', III-III'으로 절단한 단면도들이다. 도 1c 및 도 1d는 도 1b의 반도체 소자의 A 부분을 확대하여 나타낸 단면도들이다.
도 1a, 도 1b 및 도 1c를 참조하면, 반도체 소자는 기판(100), 활성 패턴(110), 게이트 구조체들(160) 및 소스/드레인 영역들(SD)을 포함할 수 있다.
기판(100)은 반도체 기판(100)일 수 있다. 예를 들어, 기판(100)은 실리콘, 게르마늄 또는 실리콘/게르마늄을 포함하는 반도체 기판이거나, SOI(silicon on insulator) 기판, GOI(germanium on insulator) 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG) 공정을 수행하여 획득한 에피택시얼 실리콘층일 수 있다.
상기 활성 패턴(110)은 기판(100) 상에 제공될 수 있다. 일 실시예에 따르면, 상기 활성 패턴(110)은 상기 기판(100) 상부로 돌출되어, 제1 방향(D1)으로 연장될 수 있다. 상기 활성 패턴(110)은 상기 기판(100)과 실질적으로 동일한 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다.
일 실시예에 따르면, 상기 기판(100)과 상기 활성 패턴(110) 사이에 버퍼층(도시되지 않음)이 더 제공될 수 있다. 상기 버퍼층은 상기 기판(100) 및 상기 활성 패턴(110)과 동일한 격자 구조를 가지되, 다른 격자 상수를 가질 수 있다. 이에 따라, 상기 버퍼층에 의해 상기 활성 패턴(110)에 스트레인(strain)이 가해질 수 있다. 다른 실시예에 따르면, 상기 버퍼층은 생략될 수 있다.
소자 분리 패턴들(120)이 상기 활성 패턴(110)의 양 측에 제공될 수 있다. 상기 소자 분리 패턴들(120)은 상기 기판(100) 상에 제공되어, 상기 제1 방향(D1)을 따라 연장될 수 있다. 상기 소자 분리 패턴들(120)은 상기 활성 패턴(110)을 사이에 두고, 상기 제1 방향(D1)과 수직인 제2 방향(D2)으로 따라 서로 이격될 수 있다. 한편, 상기 활성 패턴은 제1 및 제2 방향들(D1, D2)과 수직인 제3 방향(D3)으로 돌출될 수 있다. 상기 소자 분리 패턴들(120)은 상기 활성 패턴(110)의 상부를 노출시킬 수 있다. 상기 소자 분리 패턴들(120)에 의해 상기 활성 패턴(110)의 상부면 및 측면의 일부가 노출될 수 있다. 상기 소자 분리 패턴들(120)의 상부면들 각각은 상기 활성 패턴(110)의 상부면보다 낮은 높이에 위치할 수 있다. 상기 소자 분리 패턴들(120)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다.
상기 게이트 구조체들(160)은 상기 기판(100) 상에 제공될 수 있다. 상기 게이트 구조체들(160) 각각은 상기 제2 방향(D2)으로 연장되어 상기 활성 패턴(110)을 가로지르며, 상기 제1 방향(D1)으로 서로 이격될 수 있다. 상기 게이트 구조체들(160) 각각은 상기 활성 패턴(110)의 상기 노출된 상부면 및 측벽을 덮고, 상기 소자 분리 패턴들(120)의 상부면으로 연장될 수 있다. 상기 게이트 구조체들(160) 각각 아래의 상기 활성 패턴(110)은, 상기 게이트 구조체(160) 및 상기 소스/드레인 영역들(SD)을 포함하는 트랜지스터의 채널 영역으로 기능할 수 있다. 상기 트랜지스터는 PMOSFET 또는 NMOSFET일 수 있다.
상기 게이트 구조체들(160) 각각은 상기 제2 방향(D2)으로 연장되는 게이트 전극(164), 상기 게이트 전극(164) 및 상기 활성 패턴(110) 사이에 개재되는 게이트 절연 패턴(162), 상기 게이트 전극(164)의 상부면을 덮는 캐핑 패턴(166) 및 상기 게이트 전극(164)의 양 측벽들 상에 제공되는 게이트 스페이서들(136)을 포함할 수 있다. 상기 게이트 절연 패턴(162)은 상기 게이트 전극(164)과 상기 소자 분리 패턴들(120) 사이, 및 상기 게이트 전극(164)과 상기 게이트 스페이서들(136) 사이로 연장될 수 있다.
상기 게이트 전극(164)은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 탄탈륨 질화물 등) 및 금속(예를 들어, 알루미늄, 텅스텐, 구리 등) 중 적어도 하나를 포함할 수 있다. 상기 게이트 절연 패턴들(162)은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트과 같은 고유전물 중 적어도 하나를 포함할 수 있다. 상기 캐핑 패턴(166) 및 상기 게이트 스페이서들(136)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다.
상기 활성 패턴(110)은 상기 게이트 구조체들(160) 사이에 형성되는 리세스 영역(152)을 포함할 수 있다. 일 실시예에 따르면, 상기 리세스 영역(152)은 상기 마주하는 게이트 스페이서들(136) 사이에 제공될 수 있다. 상기 리세스 영역(152)은 상기 게이트 스페이서들(136)과 중첩될 수 있다. 도 1c를 참조하면, 단면적 관점에서, 상기 리세스 영역(152)은 U자형 구조를 가질 수 있다. 구체적으로, 상기 리세스 영역(152)은 상기 제1 방향(D1)으로 서로 이격되는 한 쌍의 내측벽들(154)과 바닥면(146)을 포함할 수 있다. 상기 바닥면(146)은 상기 내측벽들(154) 사이를 연결될 수 있다. 상기 바닥면(146)은 라운드진 형상을 가질 수 있다.
상기 소스/드레인 영역들(SD)은 상기 리세스 영역(152)들을 채우며, 상기 게이트 구조체들(160) 사이에 제공될 수 있다. 상기 트랜지스터가 PMOSFET일 경우, 상기 소스/드레인 영역들(SD)은 붕소와 같은 p형 도펀트가 도핑된 실리콘게르마늄을 포함할 수 있다. 이 경우, 상기 게이트 구조체(160) 아래의 활성 패턴(110)은 채널 영역으로 기능하며, 상기 채널 영역으로 압축 스트레스(compressive stress)를 가할 수 있다. 상기 트랜지스터 NMOSFET일 경우, 상기 소스/드레인 영역들(SD)은 인 또는 질소와 같은 n형 도펀트가 도핑된 실리콘을 포함할 수 있다. 이 경우, 상기 게이트 전극(164) 아래 채널 영역으로 인장 스트레스(tensile stress)를 가할 수 있다.
상기 소스/드레인 영역들(SD) 각각은 상기 활성 패턴(110)의 상부면(110u)보다 낮은 레벨에 제공되는 제1 소스/드레인 부분(SD1) 및 제2 소스/드레인 부분(SD2)을 포함할 수 있다. 또한, 상기 소스/드레인 영역들(SD)은 상기 활성 패턴(110)의 상부면(110u)보다 높은 레벨에 제공되는 제3 소스/드레인 부분(SD3)을 더 포함할 수 있다. 상기 제3 소스/드레인 부분(SD3)은 상기 제1 소스/드레인 부분(SD1)과 접할 수 있다. 상기 제1 소스/드레인 부분(SD1)은 상기 활성 패턴(110)의 상부면(110u)보다 낮은 레벨에 위치하면서 상기 활성 패턴(110)의 상부면(110u)에 인접할 부분일 수 있다. 상기 제2 소스/드레인 부분(SD2)은 상기 제1 소스/드레인 부분(SD1)의 아래에 위치하는 부분일 수 있다. 상기 제1 소스/드레인 부분(SD1) 및 상기 제2 소스 드레인 부분은 상기 리세스 영역(152)의 내측벽들(154)과 접할 수 있다.
상기 제1 소스/드레인 부분(SD1)의 내측벽(154a)은 상기 활성 패턴(110)의 상부면(110u)과 실질적으로 수직이며, 상기 마주하는 내측벽들(154a) 사이의 수평 거리가 실질적으로 동일한 부분일 수 있다. 상기 제2 소스/드레인 부분(SD2)의 내측벽(154b)은 상기 바닥면(146)과 둔각을 이루며, 상기 마주하는 내측벽들(154b) 사이의 수평 거리가 상기 바닥면(146)으로 갈수록 작아지는 부분일 수 있다. 상기 제3 소스/드레인 부분(SD3)은 상기 제1 소스/드레인 부분(SD1)으로부터 상기 활성 패턴(110)의 상부면(110u)으로 연장되며, 그 단면이 다각형 구조를 가질 수 있다.
한편, 상기 소스/드레인 영역들(SD) 사이에 채널 영역이 형성되는데, 상기 활성 패턴(110)이 3차원 구조를 가짐으로써, 상기 채널 영역은 멀티 채널(multi-channel)일 수 있다. 상기 채널 영역은 깊이가 커지더라도, 일정한 채널 길이를 갖는 것이 바람직하다. 따라서, 상기 소스/드레인 영역들(SD) 각각의 측면들 특히, 채널 영역이 형성되는 제1 소스/드레인 부분들(SD1)의 사이의 거리가 균일하여, 일정한 길이를 갖는 채널 영역을 형성할 수 있다. 한편, 상기 제2 소스/드레인 부분들(SD2) 사이에서 채널 영역의 일부가 형성되지만 채널 영역의 기능이 약하며, 상기 제3 소스/드레인 부분들(SD3)은 후속하여 설명되는 제1 콘택 플러그들과 전기적인 접촉을 위해 사용되는 부분이다. 따라서, 상기 제1 소스/드레인 부분들(SD1) 사이의 거리를 일정하게 하여 상기 소스/드레인 영역들(SD) 사이에 채널 영역의 채널 길이를 실질적으로 동일하게 형성할 수 있다.
다른 관점에서, 도 1d를 참조하면, 상기 트랜지스터가 PMOSFET일 경우, 상기 소스/드레인 영역들(SD)은 제1 층(SDL1) 및 제2 층(SDL2)을 포함할 수 있다. 상기 제1 층(SDL1)은 상기 리세스 영역(152)의 내측벽들(154) 및 바닥면(146)에 접하며 제공될 수 있다. 상기 제1 층(SDL1)은 상기 리세스 영역(152)의 내측벽들(154) 및 바닥면(146)에 연속적 또는 비연속적으로 형성될 수 있다. 상기 제2 층(SDL2)은 상기 제1 층(SDL1)이 형성된 상기 리세스 영역(152)을 매립하되, 상기 활성 패턴(110)의 상부면(110u)보다 높은 상부면을 갖도록 돌출된 구조를 가질 수 있다. 또한, 상기 제1 층(SDL1)은 불순물이 도핑되지 않은 실리콘게르마늄을 포함하고, 상기 제2 층(SDL2)은 p형 도펀트를 포함하는 실리콘게르마늄을 포함할 수 있다. 상기 제1 층(SDL1)의 실리콘게르마늄의 게르마늄 농도와 상기 제2 층의 실리콘게르마늄의 게르마늄 농도가 서로 상이할 수 있다. 선택적으로, 상기 리세스 영역(152) 내 제1 층(SDL1)이 제공되지 않고, 상기 리세스 영역(152) 내에 상기 제2 층(SDL2)이 완전하게 채워질 수 있다.
상기 트랜지스터가 NMOSFET일 경우, 상기 소스/드레인 영역들(SD)은 제1 층(SDL1) 및 제2 층(SDL2)을 포함할 수 있다. 상기 제1 층(SDL1)은 상기 리세스 영역(152)의 내측벽들(154) 및 바닥면(146)에 접하며 제공될 수 있다. 상기 제1 층(SDL1)은 상기 리세스 영역(152)의 내측벽들(154) 및 바닥면(146)에 연속적 또는 비연속적으로 형성될 수 있다. 상기 제2 층(SDL2)은 상기 제1 층이 형성된 상기 리세스 영역(152)을 매립하되, 상기 활성 패턴(110)의 상부면(110u)보다 높은 상부면을 갖도록 돌출된 구조를 가질 수 있다. 또한, 상기 제1 층(SDL1)은 불순물이 도핑되지 않은 실리콘을 포함하고, 상기 제2 층(SDL2)은 n형 도펀트를 포함하는 실리콘을 포함할 수 있다. 선택적으로, 상기 리세스 영역(152) 내 제1 층(SDL1)이 제공되지 않고, 상기 리세스 영역(152) 내에 상기 제2 층(SDL2)이 완전하게 채워질 수 있다.
상기 소스/드레인 영역들(SD)을 덮는 하부 층간 절연막(ILD)이 기판(100) 상에 제공될 수 있다. 상기 하부 층간 절연막(ILD)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
도시되지 않았으나, 상기 게이트 구조체들(160)을 포함하는 기판(100) 상에 상부 층간 절연막이 제공될 수 있다. 상기 상부 층간 절연막은 산화물, 질화물, 및/또는 산질화물을 포함할 수 있다. 상기 상부 층간 절연막 및 상기 하부 층간 절연막(ILD)을 관통하여 상기 소스/드레인 영역들(SD)에 전기적으로 연결되는 콘택 플러그들이 제공될 수 있다. 상기 콘택 플러그들은 상기 소스/드레인 영역들(SD)의 제3 소스/드레인 부분들(SD3)에 각각 접속할 수 있다.
도 2a 내지 9a는 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다. 도 2b 내지 9b는 각각 도 2a 내지 도 9a의 I-I', II-II', III-III' 선에 따른 단면도들이다. 도 4c 내지 6c는 도 2b 내지 도 6b의 반도체 소자의 A 부분을 확대하여 나타낸 단면도이다.
도 1a, 1b, 1c 및 1d를 참조하여 설명한 본 발명의 실시예들에 따른 반도체 소자와 동일한 구성에 대하여는 동일한 참조번호가 제공되며, 설명의 간소화를 위하여 중복되는 설명은 생략될 수 있다.
도 2a 및 2b를 참조하면, 기판(100) 상에 활성 패턴(110) 및 소자 분리 패턴들(120)이 형성될 수 있다. 상기 기판(100)은 실리콘을 포함할 수 있다.
일 실시예에 따르면, 상기 활성 패턴(110)을 형성하는 것은, 기판(100) 상에 마스크 패턴(도시되지 않음)을 형성하고, 상기 마스크 패턴을 식각 마스크로 이용하여 상기 기판(100)을 식각하여 제1 방향(D1)으로 연장하는 트렌치(도시되지 않음)를 형성하는 것을 포함할 수 있다. 상기 트렌치가 상기 기판(100)의 상부면보다 낮아, 상기 활성 패턴(110)이 상기 트렌치에 의해 노출된 기판(100)의 표면보다 돌출되고, 상기 제1 방향(D1)으로 연장할 수 있다. 상기 활성 패턴(110)은 제3 방향(D3)으로 돌출될 수 있다.
다른 실시예에 따르면, 상기 활성 패턴(110)을 형성하는 것은, 상기 기판(100) 상에 마스크 패턴(도시되지 않음)을 형성하고, 상기 마스크 패턴에 의해 노출된 기판(100)에 대하여 선택적 에피택시얼 공정을 수행하는 것을 포함할 수 있다. 상기 활성 패턴(110)은 상기 기판(100)의 상부면으로부터 돌출되고, 상기 제1 방향(D1)으로 연장할 수 있다. 상기 마스크 패턴을 제거하여, 활성 패턴(110) 양측에 트렌치(도시되지 않음)를 형성할 수 있다.
상기 활성 패턴(110)의 양 측에 소자 분리 패턴들(120)을 형성할 수 있다. 소자 분리 패턴들(120)은 상기 트렌치들의 일부를 채울 수 있다. 상기 소자 분리 패턴들(120)을 형성하는 것은, 상기 기판(100) 상에 트렌치들을 채우는 절연막(도시되지 않음)을 형성하고, 상기 절연막의 상부를 리세스하여 상기 활성 패턴(110)의 상부를 노출시키는 것을 포함할 수 있다. 상기 절연막은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 한편, 상기 절연막을 리세스하는 동안 제거되지 않은 마스크 패턴이 제거될 수 있다.
도 3a 및 3b를 참조하면, 상기 활성 패턴(110) 및 상기 소자 분리 패턴들(120)을 가로지르는 예비 게이트 구조체들(140)을 형성할 수 있다.
구체적으로 설명하면, 우선, 상기 기판(100) 상에 활성 패턴(110) 및 소자 분리 패턴들(120)을 덮는 절연 박막(도시되지 않음) 및 희생 게이트막(도시되지 않음)을 순차적으로 형성할 수 있다. 상기 절연 박막은 실리콘 산화물을 포함할 수 있다. 상기 희생 게이트막은 상기 절연 박막에 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 상기 희생 게이트막은 폴리실리콘을 포함할 수 있다.
상기 희생 게이트막 상에 게이트 마스크 패턴(134)들을 형성하고, 상기 게이트 마스크 패턴(134)들을 식각 마스크로 사용하여 상기 희생 게이트막 및 절연 박막을 식각하여, 희생 게이트 패턴들(132) 및 절연 패턴들(130)을 형성할 수 있다. 상기 게이트 마스크 패턴(134)들 각각은 실리콘 질화물을 포함할 수 있다. 상기 게이트 마스크 패턴(134)들 및 상기 절연 패턴들(130) 각각은 상기 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있으며, 상기 제1 방향(D1)으로 서로 이격될 수 있다.
상기 절연 패턴(130), 상기 희생 게이트 패턴(132) 및 상기 게이트 마스크 패턴(134) 양 측벽들 상에 게이트 스페이서들(136)이 형성될 수 있다. 상기 게이트 스페이서들(136)은, 수직 적층된 상기 절연 패턴(130), 상기 희생 게이트 패턴(132) 및 상기 게이트 마스크 패턴(134) 상에 컨포멀하게 게이트 스페이서막(도시되지 않음)을 형성하고, 이방성 식각하여 형성될 수 있다. 상기 게이트 스페이서막은 실리콘 질화물을 포함할 수 있다.
이로써, 상기 활성 패턴(110)이 형성된 기판(100) 상에, 상기 절연 패턴(130), 상기 희생 게이트 패턴(132), 상기 게이트 마스크 패턴(134) 및 상기 게이트 스페이서들(136)을 각각 포함하는 상기 예비 게이트 구조체들(140)을 형성할 수 있다. 상기 예비 게이트 구조체들(140) 각각은 상기 제2 방향(D2)으로 연장하며, 상기 제1 방향(D1)으로 서로 이격될 수 있다.
도 4a, 4b, 및 4c를 참조하면, 상기 예비 게이트 구조체들(140)에 의해 노출된 활성 패턴(110)에 예비 리세스 영역(142)을 형성할 수 있다. 일 실시예에 따르면, 상기 예비 리세스 영역(142)은 CF3, Cl2, NF3, 및 HBr 가스 중 적어도 하나를 이용한 이방성 식각 및 등방성 식각 중 적어도 하나에 의하여 형성될 수 있다.
상기 예비 리세스 영역(142)을 형성하는 공정을 간략하게 설명하기로 한다. 상기 예비 게이트 구조체들(140)을 식각 마스크로 사용하여 깊이 방향을 식각되는 제1 식각을 수행할 수 있다. 상기 제1 식각은 CF3, Cl2, NF3, 및 HBr 가스 중 적어도 하나를 사용하는 이방성 식각일 수 있다. 이어서, 너비 방향으로 식각되는 제2 식각을 포함할 수 있다. 상기 제2 식각은 CF3, Cl2, NF3, 및 HBr 가스 중 적어도 하나를 이용하는 등방성 식각일 수 있다. 상기 제1 및 제2 식각들은 그 순서 또는 반복 여부는 형성되는 예비 리세스 영역(142)의 크기 또는 형상에 따라 변경될 수 있다.
상기 예비 리세스 영역(142)에 노출되는 활성 패턴(110)은 서로 마주하는 내측벽들(144)과, 상기 내측벽들(144)과 연결되는 바닥면(146)을 포함할 수 있다. 상기 내측벽들(144) 및 상기 바닥면(146)은 곡면으로 연결될 수 있다. 상기 제2 방향(D2)으로 절단한 단면적 관점에서, 상기 예비 리세스 영역(142)은 위쪽과 아래쪽이 상대적으로 좁고, 중간이 넓은 구조를 가질 수 있다. 이는, 상기 식각 공정에서 상기 식각 가스가 상기 게이트 스페이서들(136)에 의해 충분하게 침투하기 어려워 상기 예비 리세스 영역(142)의 위쪽이 다른 부분들보다 덜 식각되고, 상기 식각 가스가 상기 예비 리세스 영역(142)의 아래쪽까지 침투하는데 시간이 걸리기 때문에 상기와 같은 구조의 예비 리세스 영역(142)이 형성될 수 있다.
일 실시예에 따르면, 상기 예비 리세스 영역(142)은 상기 내측벽들(144) 및 상기 바닥면(146)에 의해 정의되며, 상기 예비 리세스 영역(142)은 상기 서로 마주하는 내측벽들(144) 사이의 수평 거리가 상기 활성 패턴(110)의 상부면(110u)에서 상기 바닥면(146)으로 갈수록 증가하는 제1 영역(148a)과, 상기 제1 영역(148a) 아래에서 상기 바닥면(146)을 갈수록 상기 서로 마주하는 내측벽들(144) 사이의 수평 거리가 실질적으로 동일한 제2 영역(148b)과, 상기 제2 영역(148b) 아래에서 상기 바닥면(146)으로 갈수록 상기 내측벽들(144) 사이의 수평 거리가 감소하는 제3 영역(148c)을 포함할 수 있다.
상기 제1 영역(148a)에는 상기 활성 패턴(110)의 상부면(110u)과 예각을 이루는 제1 측면(144a)을 포함할 수 있다. 마주하는 제1 측면(144a)들은 서로를 향하여 기울어져 있다. 상기 제1 측면(144a)은 곡면일 수 있다. 상기 제1 측면(144a)과 상기 활성 패턴(110)의 상부면(110u)이 만나는 부분에서 첨점(CP)을 가질 수 있다.
상기 제2 영역(148b)에는 상기 활성 패턴(110)의 상부면(110u)과 실질적으로 수직인 제2 측면(144b)을 포함할 수 있다. 일 실시예에 따르면, 상기 제2 측면(144b)에서 상기 활성 패턴(110) 상부면(110u)의 일 지점까지의 수직 거리를 L이라 하고, 상기 일 지점에서 상기 첨점(CP)까지 수평 거리를 D라 한다. 또한, 상기 D, L 및 상기 활성 패턴(110)의 제1 측면(144a)에 의해 정의된 영역을 델타 영역(DLT)이라 한다.
상기 제3 영역(148c)에에는 상기 활성 패턴(110)의 바닥면(146)과 둔각을 이루는 제3 측면(144c)을 포함할 수 있다. 상기 제3 측면(144c)은 곡면일 수 있다.
도 5a, 도 5b 및 도 5c를 참조하면, 상기 예비 리세스 영역(142) 내에 선택적 에피택시얼 공정을 수행하여, 희생막(150)을 형성할 수 있다. 상기 희생막(150)의 두께는 약 1nm 내지 약 30nm 범위일 수 있다.
상기 선택적 에피택시얼 공정을 수행하면, 상기 예비 리세스 영역(142)에 의해 노출된 상기 활성 패턴(110)의 제1 측면(144a), 제2 측면(144b) 및 제3 측면(144c)에서 상기 희생막(150)이 성장하는 정도가 상이할 수 있다. 일 실시예에 따르면, 상기 제1 측면(144a)은 [111] 결정면을 포함하고, 상기 제2 측면(144b)은 [110] 결정면을 포함하며, 상기 제3 측면(144c)은 [100] 결정면을 포함할 수 있다. 상기 선택적 에피택시얼 공정에서 상기 희생막(150)은 [100] 결정면보다, [111] 결정면 및 [110] 결정면에서 더 빠르게 성장될 수 있다. 따라서, 상기 희생막(150)은 상기 예비 리세스 영역(142)의 제1 영역(148a) 및 제2 영역(148b) 상에 형성된 부분의 두께(DT1)가 상기 제3 영역(148c) 상에 형성된 부분의 두께(DT2)보다 더 클 수 있다. 상기 제1 영역(148a) 및 제2 영역(148b)에서의 희생막(150) 두께(DT1)는 상기 제3 영역(148c)에서의 희생막(150) 두께(DT2)보다 약 2배까지 클 수 있다. 본 발명의 일 실시예에 따르면, 상기 희생막(150)의 두께는 상기 델타 영역(DLT)의 크기에 따라 조절될 수 있다.
한편, 상기 희생막(150)은 상기 첨점(CP)을 노출시키며 성장될 수 있다. 상기 첨점(CP)은 상기 [111] 결정면을 갖는 제1 측면(144a)의 꼭지점으로써, 상기 [111] 결정면에서 성장하는 희생막(150)은 상기 첨점(CP)으로부터 [111] 방향으로 형성될 수 있다.
본 발명의 일 실시예에 따르면, 상기 희생막(150)은 상기 실리콘게르마늄을 포함할 수 있다. 이 경우, 상기 희생막(150) 내 게르마늄의 농도에 따라서도 상기 성장하는 희생막(150)의 두께를 조절할 수 있다. 상기 희생막(150)의 성장 속도는 상기 희생막(150) 내 게르마늄의 농도에 비례할 수 있다. 예컨대, 상기 희생막(150) 내 게르마늄의 농도는 약 50%이하일 수 있다. 상기 희생막(150) 내 게르마늄의 농도가 50% 이상일 경우, 상기 희생막(150)이 상기 제1 측벽 또는 상기 제2 측벽의 성장 속도가 상기 바닥면(146)에서의 성장 속도보다 매우 느려져, 목적하는 두께의 희생막(150)을 형성할 수 없다.
한편, 상기 게르마늄의 농도에 따라 상기 희생막(150)의 식각 속도를 조절할 수도 있다. 상기 희생막(150)의 식각 속도는 상기 희생막(150) 내 게르마늄 농도에 비례할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 희생막(150)이 실리콘을 포함할 수 있다. 이 경우, 상기 희생막(150)의 두께는, 상기 제1 측면(144a), 상기 제2 측면(144b) 및 상기 제3 측면(144c)의 결정면에 의해 결정될 수 있다.
도 6a, 도 6b 및 도 6c를 참조하면, 상기 희생막(150) 및 상기 활성 패턴(110)의 델타 영역(DLT)을 식각하여, 리세스 영역(152)을 형성할 수 있다. 상기 식각 공정은 플라즈마 식각 또는 화학적 식각을 포함할 수 있다. 상기 식각 공정에 사용되는 식각 가스는, Cl2, HCl, BCl3, 및 SixHyClz으로 이루어진 군으로부터 선택된 적어도 하나를 포함할 수 있다. 또한, 상기 식각 가스는, GeH4 및 SiH4 중 적어도 하나를 더 포함할 수 있다.
상기 희생막(150)은 상기 활성 패턴(110)의 어느 위치에서 성장되는지에 따라 그 성장 속도가 상이하듯이, 상기 희생막(150)을 식각하는데 있어서도 상기 활성 패턴(110)의 위치에 따라 그 식각 속도가 상이하다. 본 발명의 일 실시예에 따르면, [110] 또는 [111] 방향으로 성장한 희생막(150)이 [100]으로 성장한 희생막(150)보다 빠르게 식각될 수 있다. 예컨대, 상기 [110] 또는 [111] 방향으로 성장한 희생막(150)이 상기 [100]으로 성장한 희생막(150)보다 약 2배까지 빠르게 성장하고, 약 2배까지 빠르게 식각될 수 있다. 따라서, 상기 제1 측면(144a) 및 제2 측면(144b) 상에 형성된 희생막(150)의 두께가 상기 제3 측면(144c) 상에 형성된 희생막(150)의 두께보다 크더라도, 상기 제1 측면(144a) 및 상기 제2 측면(144b) 상에 형성된 희생막(150)을 제거하는 동안 상기 제3 측면(144c) 상에 형성된 희생막(150)이 제거되지 않고 버틸 수 있다.
다른 관점에서 본 발명의 일 실시예에 따르면, 상기 희생막(150)이 실리콘게르마늄을 포함하는 경우, 상기 실리콘을 포함하는 활성 패턴(110)과 그 식각 속도가 상이하다. 실리콘게르마늄의 식각 속도가 실리콘 식각 속도보다 빠르다. 이러한 특성으로, 상기 제1 측면(144a) 및 상기 제2 측면(144b) 상에 형성되는 희생막(150)의 두께는 상기 델타 영역(DLT)의 두께보다 클 수 있다. 따라서, 상기 델타 영역(DLT)이 제거되는 동안, 상기 제1 측면(144a) 및 상기 제2 측면(144b) 상에 형성된 희생막(150)이 제거되지 않고 버틸 수 있다. 한편, 상기 실리콘게르마늄을 포함하는 희생막(150) 내 게르마늄을 농도를 조절하여, 상기 실리콘게르마늄의 식각 속도를 조절할 수 있다. 상기 실리콘게르마늄 내 게르마늄의 농도가 높을수록 식각 속도가 증가한다. 예컨대, 상기 희생막(150) 내 게르마늄의 농도가 15%일 경우 실리콘보다 약 2배 빠르게 식각되며, 게르마늄의 농도가 30%일 경우 실리콘보다 약 3배 빠르게 식각된다. 예를 들어 설명하면, 상기 실리콘게르마늄을 포함하는 희생막(150) 내 게르마늄의 농도가 약 15%일 경우, 상기 희생막(150)이 상기 실리콘을 포함하는 활성 패턴(110)보다 약 2배 빠르게 식각되는데, 상기 상기 제1 측면(144a) 및 제2 측면(144b) 상에 형성된 희생막(150)의 두께(DT1, 도 5c 참조)는 상기 델타 영역(DLT)의 D의 2배일 수 있다. 한편, 제3 측면(144c) 상에 형성된 희생막(150)의 두께(DT2, 도 5c 참조)는 D와 실질적으로 동일할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 희생막(150)이 실리콘을 포함하는 경우, 상기 활성 패턴(110)의 제1 측면(144a) 및 제2 측면(144b) 상에 형성되는 희생막(150)의 두께(DT1, 도 5c 참조)는 상기 델타 영역(DLT)의 D와 동일하다. 상기 제3 측면(144c) 상에 형성되는 희생막(150)의 두께(DT2, 도 5c 참조)는 1/2D이다.
상기 식각 공정으로, 상기 델타 영역(DLT)이 제거되고 상기 희생막(150)이 식각됨으로써, U자 형상을 갖는 리세스 영역(152)을 형성할 수 있다. 상기 델타 영역(DLT)이 제거됨으로써, 상기 활성 패턴(110)의 제1 측면(144a)이 상기 활성 패턴(110)의 상부면(110u)과 실질적으로 수직하며, 상기 제2 측면(144b)과 동일 평면일 수 있다.
일 실시예에 따르면, 상기 희생막(150)은 완전하게 제거되지 않을 수 있다. 다른 실시예에 따르면, 상기 희생막(150)은 완전하게 제거될 수 있다.
일 예로, PMOSFET가 형성되는 영역에서, 후속 공정에서 상기 리세스 영역을 채우는 소스/드레인 영역들(SD)이 실리콘게르마늄을 포함하기 때문에 상기 희생막(150)이 실리콘게르마늄을 포함하는 경우, 상기 잔류하는 희생막(150)을 제거할 필요는 없다. 이 경우, 상기 잔류하는 희생막(150)은 도 1d에서 설명한 소스/드레인 영역들(SD)의 제1 층(SDL1)일 수 있다. 반면, 상기 희생막(150)이 실리콘을 포함하는 경우, 상기 잔류하는 희생막(150)을 제거한다.
반대로, NMOSFET가 형성되는 영역에서, 후속 공정에서 상기 리세스 영역을 채우는 소스/드레인 영역들(SD)이 실리콘을 포함하기 때문에, 상기 희생막(150)이 실리콘을 포함하는 경우, 상기 잔류하는 희생막(150)을 제거할 필요는 없다. 이 경우, 상기 잔류하는 희생막(150)은 희생막(150)은 도 1d에서 설명한 소스/드레인 영역들(SD)의 제1 층(SDL1)일 수 있다. 반면, 상기 희생막(150)이 실리콘게르마늄을 포함하는 경우, 상기 잔류하는 희생막(150)을 제거한다.
상기 공정으로 완성된 리세스 영역(152)에 의해 노출된 상기 활성 패턴(110)은 내측벽들(154)을 포함할 수 있다. 상기 내측벽들(154)은, 상기 활성 패턴(110)의 상부면(110u)과 실질적으로 수직한 제1 내측벽들(154a)과, 상기 바닥면(146)과 둔각을 이루는 제2 내측벽들(154b)을 포함할 수 있다. 상기 마주하는 제1 내측벽들(154a) 사이의 수평 거리가 실질적으로 동일하며, 상기 마주하는 제2 측벽들(154b) 사이의 수평 거리는 상기 활성 패턴(110)의 상부면(110u)에서 바닥면(146)으로 갈수록 작아질 수 있다.
도 7a, 도 7b 및 도 7c를 참조하면, 상기 리세스 영역(152)을 채우는 소스/드레인 영역들(SD)이 형성될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 활성 패턴(110) 및 상기 기판(100) 상에 선택적 에피택시얼 성장 공정을 수행하여 형성할 수 있다. 상기 소스/드레인 영역들(SD)은 상기 리세스 영역(152)에 의해 노출된 내측벽들(154) 및 바닥면(146)을 시드로 하여 성장할 수 있다. 도시된 바와 같이 상기 소스/드레인 영역들(SD)은 상기 리세스 영역(152)을 채우고, 상기 활성 패턴(110)의 상부면보다 높은 상부면을 갖도록 계속 성장될 수 있다. 상기 소스/드레인 영역들(SD)은 상기 활성 패턴(110)의 상부면보다 낮은 레벨에 제공되는 제1 소스/드레인 부분(SD1) 및 상기 제2 소스/드레인 부분(SD2)과, 상기 활성 패턴(110)의 상부면보다 높은 레벨에 제공되는 제3 소스/드레인 부분(SD3)을 포함할 수 있다. 상기 제1 소스/드레인 부분(SD1)은 상기 제1 측벽들(154a)과 접하며, 상기 제2 소스/드레인 부분(SD2)은 상기 제2 측벽들(154b) 및 상기 바닥면(146)과 접할 수 있다.
본 발명의 일 실시예에 따르면, PMOSFET일 경우, 상기 소스/드레인 영역들(SD)은 실리콘게르마늄을 포함할 수 있다. 또한, 상기 에피택시얼 성장 공정과 동시에 또는 상기 에피택시얼 성장 공정 후에 붕소와 같은 p형 도펀트를 도핑할 수 있다.
본 발명의 다른 실시예에 따르면, NMOSFET일 경우, 상기 소스/드레인 영역들(SD)은 실리콘 또는 탄화실리콘을 포함할 수 있다. 또한, 상기 에피택시얼 성장 공정과 동시에 또는 상기 에피택시얼 성장 공정 후에 질소와 같은 n형 도펀트를 도핑할 수 있다.
도 8a 및 8b를 참조하면, 상기 소스/드레인 영역들(SD) 및 예비 게이트 구조체(140)가 형성된 기판(100) 상에 하부 절연막(ILD)을 형성할 수 있다. 상기 하부 절연막(ILD)은 상기 소스/드레인 영역들(SD) 및 상기 예비 게이트 구조체(140)를 덮도록 형성될 수 있다. 상기 하부 절연막(ILD)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
상기 게이트 마스크 패턴(134), 상기 희생 게이트 패턴(132) 및 상기 절연 패턴(130)을 제거하여, 상기 게이트 스페이서들(136) 사이에 갭 영역(GAP)을 형성할 수 있다. 상기 갭 영역(GAP)은 활성 패턴(110)의 상부 및 측벽들을 노출시킬 수 있다.
도 9a 및 9b를 참조하면, 상기 갭 영역(GAP)에 게이트 절연 패턴(162) 및 게이트 전극(164)을 형성할 수 있다.
구체적으로 설명하면, 상기 갭 영역(GAP)에 의해 노출된 활성 패턴(110)의 상부 및 측벽들과 상기 게이트 스페이서들(136) 상에 컨포멀하게 게이트 절연막(도시되지 않음)을 형성할 수 있다. 상기 게이트 절연막은 하프늄 산화물, 하프늄 실리케이트, 지르코늄 산화물, 또는 지르코늄 실리케이트 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다. 상기 게이트 절연막은, 예를 들어, 원자층 증착 공정을 수행하여 형성될 수 있다.
상기 게이트 절연막 상에 상기 갭 영역(GAP)을 채우는 게이트막(도시되지 않음)을 형성할 수 있다. 상기 게이트막은 도전성 금속 질화물(예를 들어, 티타늄 질화물, 또는 탄탈륨 질화물 등) 및 금속(예를 들어, 알루미늄, 텅스텐, 또는 구리 등) 중 적어도 하나를 포함할 수 있다.
상기 게이트 스페이서들(136)의 상부면이 노출되도록 상기 게이트막 및 상기 게이트 절연막의 상부를 평탄화하여, 상기 게이트 절연 패턴(162) 및 상기 게이트 전극(164)을 형성할 수 있다. 상기 게이트 절연 패턴(162)은 상기 게이트 전극(164) 및 한 쌍의 게이트 스페이서들(136) 사이에 배치되며, U자 형상을 가질 수 있다.
상기 게이트 전극(164) 상부 일부를 식각하여 게이트 리세스 영역(도시되지 않음)을 형성할 수 있다. 이 경우, 게이트 절연 패턴(162)도 함께 식각될 수 있다. 상기 게이트 리세스 영역은 상기 갭 영역(GAP) 내에 정의될 수 있다. 상기 게이트 리세스 영역 내에 캐핑 패턴(166)이 형성될 수 있다. 상기 캐핑 패턴(166)은 실리콘 질화물을 포함할 수 있다.
상기 게이트 전극(164), 상기 게이트 절연 패턴(162), 상기 캐핑 패턴(166) 및 상기 한 쌍의 게이트 스페이서들(136)을 포함하는 게이트 구조체(160)가 완성될 수 있다.
도시되지 않았으나, 상기 게이트 구조체(160) 및 상기 소스/드레인 영역들(SD)이 형된 하부 층간 절연막(ILD) 상에 상부 층간 절연막(도시되지 않음)을 형성할 수 있다. 상기 상부 층간 절연막은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물을 포함할 수 있다. 상기 상부 층간 절연막 및 상기 하부 층간 절연막(ILD)을 관통하여, 상기 소스/드레인 영역들(SD)을 노출시키는 콘택 홀들(도시되지 않음)이 형성될 수 있다. 상기 콘택 홀들을 형성하는 식각 공정에서, 도 1a 및 1b에 도시된 바와 같이, 상기 소스/드레인 영역들(SD)의 상부가 부분적으로 제거될 수 있다. 상기 콘택 홀들을 도전물로 매립하여, 상기 소스/드레인 영역들(SD)과 각각 전기적으로 접속하는 콘택 플러그들(도시되지 않음)을 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 기판
110: 활성 패턴
140: 예비 게이트 구조체
142: 예비 리세스 영역
DLT: 델타 영역
150: 희생막
152: 리세스 영역
SD: 소스/드레인 영역

Claims (20)

  1. 기판으로부터 돌출되어 일 방향으로 연장하는 활성 패턴을 형성하는 단계;
    상기 활성 패턴 상에서 상기 활성 패턴을 가로지르는 예비 게이트 구조체를 형성하는 단계;
    상기 예비 게이트 구조체에 의해 노출되는 양 측 활성 패턴을 식각하여, 상기 활성 패턴의 상부에 델타 영역을 각각 정의하는 예비 리세스 영역들을 형성하는 단계;
    상기 예비 리세스 영역들 각각에 의해 노출되는 활성 패턴의 내측벽들 및 바닥면 상에 희생막을 형성하는 단계;
    상기 델타 영역들 및 상기 희생막을 식각하여, U자형의 단면을 갖는 리세스 영역들을 형성하는 단계; 및
    상기 리세스 영역들 각각을 채우는 소스/드레인 영역들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 희생막은 실리콘 또는 실리콘게르마늄을 포함하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 희생막이 실리콘게르마늄을 포함하며, 상기 희생막 내 게르마늄의 농도는 50% 이하인 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 희생막은 선택적 에피택시얼 성장 공정으로 형성되며,
    상기 델타 영역 상에서 상기 희생막의 성장 속도가 상기 활성 패턴의 바닥면에서 상기 희생막의 성장 속도보다 큰 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 델타 영역 및 상기 희생막은 플라즈마 식각 또는 화학적 식각 중 적어도 하나를 이용하여 식각되는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 식각은, Cl2, HCl, BCl3, 및 SixHyClz 중 적어도 하나를 사용하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 식각은, GeH4 및 SiH4 중 적어도 하나를 더 사용하는 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 희생막은 불균일한 두께로 형성되는 반도체 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 희생막의 두께는 상기 델타 영역의 크기에 따라 조절되는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 희생막은 실리콘게르마늄을 포함하되, 상기 희생막 내 게르마늄의 농도에 따라 상기 희생막의 성장 속도가 조절되는 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 희생막 내 게르마늄의 농도와 상기 희생막의 성장 속도는 비례하는 반도체 소자의 제조 방법.
  12. 제1항에 있어서,
    상기 예비 리세스 영역은,
    상기 활성 패턴의 상부면에서 상기 바닥면으로 갈수록, 상기 내측벽들 사이의 폭이 커지는 제1 영역과,
    상기 제1 영역 아래에서, 상기 내측벽들 사이의 폭이 실질적으로 동일한 제2 영역과,
    상기 제2 영역 아래에서, 상기 내측벽들 사이의 폭이 실질적으로 좁아지는 제3 영역을 포함하는 반도체 소자의 제조 방법.
  13. 제12항에 있어서,
    상기 제1 영역의 내측벽들은 제1 측면을 포함하며, 상기 제1 측면은 [111] 결정면을 포함하고,
    상기 제2 영역의 내측벽들은 제2 측면을 포함하며, 상기 제2 측면은 [110] 결정면을 포함하고,
    상기 제3 영역의 내측벽들은 제3 측면을 포함하며, 상기 제3 측면은 [100] 결정면을 포함하되,
    상기 제1 및 제2 측면들 상에서 성장한 희생막의 두께가 상기 제3 측면 상에 성장한 희생막의 두께보다 큰 반도체 소자의 제조 방법.
  14. 제13항에 있어서,
    상기 델타 영역은 상기 활성 패턴의 상부면과 상기 제1 측면에 의해 정의되는 반도체 소자의 제조 방법.
  15. 제13항에 있어서,
    상기 델타 영역은 상기 활성 패턴의 상부면 및 상기 제1 측면이 만나는 첨점을 포함하며,
    상기 희생막을 식각하는 동안 상기 첨점을 통해 상기 델타 영역이 식각되는 반도체 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 델타 영역이 실리콘을 포함하고 상기 희생막이 실리콘게르마늄을 포함하는 경우, 상기 델타 영역이 상기 희생막보다 빠르게 식각되는 반도체 소자의 제조 방법.
  17. 피식각막 상에 패턴 구조물을 형성하는 단계;
    상기 패턴 구조물을 식각 마스크로, 상기 피식각막을 식각하여 예비 리세스 영역을 형성하는 단계; 및
    상기 예비 리세스 영역 상에 희생막을 선택적 에피택시얼 성장 공정으로 형성하는 단계를 포함하되,
    상기 예비 리세스 영역의 상부의 상기 희생막이, 상기 예비 리세스 영역의 하부의 희생막보다 빠르게 성장하는 반도체 소자의 제조 방법.
  18. 제17항에 있어서,
    상기 예비 리세스 영역의 상부의 상기 희생막이, 상기 예비 리세스 영역의 하부의 희생막보다 2배까지 빠르게 성장하는 반도체 소자의 제조 방법.
  19. 제17항에 있어서,
    상기 희생막은 실리콘 또는 실리콘게르마늄을 포함하는 반도체 소자의 제조 방법.
  20. 제17항에 있어서,
    상기 희생막이 실리콘게르마늄을 포함하며, 상기 희생막 내 게르마늄의 농도를 이용하여 상기 희생막의 성장 두께를 조절하는 반도체 소자의 제조 방법.
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