KR20120099863A - 트랜지스터 및 그 제조 방법 - Google Patents

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KR20120099863A
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정회성
신동석
김동혁
김명선
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삼성전자주식회사
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Abstract

트랜지스터의 제조 방법에서, 실리콘을 포함하는 기판 상에 게이트 구조물을 형성한다. 게이트 구조물에 인접한 상기 기판의 상부를 식각하여 제1 리세스를 형성한다. 제1 리세스 내에 실리콘-게르마늄을 포함하는 제1 에피택시얼 층을 형성한다. 제1 에피택시얼 층의 상부를 식각하여 제2 리세스를 형성한다. 제2 리세스 내에 실리콘-게르마늄을 포함하는 제2 에피택시얼 층을 형성한다. 상기 트랜지스터는 채널 영역에 큰 압축 응력이 인가되어 증가된 홀 이동도를 가질 수 있으며, 향상된 구동 전류 특성을 가질 수 있다.

Description

트랜지스터 및 그 제조 방법{TRANSISTORS AND METHODS OF MANUFACTURING THE SAME}
본 발명은 트랜지스터 및 그 제조 방법에 관한 것으로, 보다 상세하게는 에피택시얼 층을 포함하는 피모스 트랜지스터 및 그 제조 방법에 관한 것이다.
트랜지스터의 채널 영역에 인장 스트레스 혹은 압축 스트레스를 인가하여 전자 혹은 홀의 이동도를 증가시킴으로써, 상기 트랜지스터의 구동 전류 특성 및 동작 속도를 향상시키려는 시도가 행해지고 있다. 예를 들어, 피모스(P-channel Metal Oxide Semiconductor: PMOS) 트랜지스터의 경우, 소스 및 드레인 영역에 기판의 격자상수보다 격자상수가 큰 결정, 예를 들면 실리콘-게르마늄을 에피택시얼 층으로 성장시킴으로써, 소스 및 드레인 사이의 채널 영역에 압축 스트레스를 인가하는 방법 등이 개발되고 있다.
이에, 트랜지스터의 채널 영역에 충분히 큰 스트레스를 인가할 수 있도록 소스 및 드레인 영역에 에피택시얼 층을 효율적으로 성장시키는 방법이 요구되고 있다.
본 발명의 목적은 채널에 압축 스트레스를 충분히 인가하는 에피택시얼 층을 구비하는 트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 채널에 압축 스트레스를 충분히 인가하는 에피택시얼 층을 구비하는 트랜지스터를 제조하는 방법을 제공하는데 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 트랜지스터의 제조방법에서, 실리콘을 포함하는 기판 상에 게이트 구조물을 형성한다. 상기 게이트 구조물에 인접한 상기 기판의 상부를 식각하여 제1 리세스를 형성한다. 상기 제1 리세스 내에 실리콘-게르마늄을 포함하는 제1 에피택시얼 층을 형성한다. 상기 제1 에피택시얼 층의 상부를 식각하여 제2 리세스를 형성한다. 상기 제2 리세스 내에 실리콘-게르마늄을 포함하는 제2 에피택시얼 층을 형성한다.
예시적인 실시예들에 있어서, 상기 각 제1 및 제2 리세스들은 실리콘의 결정학적 [111] 면에 평행한 패싯(facet)을 적어도 하나 이상 구비할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 에피택시얼 층의 게르마늄 농도는 상기 제1 에피택시얼 층의 게르마늄 농도보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 리세스를 형성하는 단계는 상기 게이트 구조물의 측벽 상에 제1 스페이서를 형성하고, 상기 게이트 구조물 및 상기 제1 스페이서를 식각 마스크로 사용하여 상기 게이트 구조물에 인접한 상기 기판 상부에 제1 건식 식각 공정을 수행하여 상기 제1 리세스를 형성하며, 상기 제1 리세스에 인접한 상기 기판 부분에 제1 습식 식각 공정을 수행하여 상기 제1 리세스의 영역을 확장할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 건식 식각 공정은 등방성 식각 특성을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 습식 식각 공정은 실리콘의 결정학적 면에 따른 식각 선택비를 갖는 식각액을 사용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 식각액은 NH4OH, NH3OH, TMAH(Tetramethyl ammonium hydroxide), KOH, NaOH 및 BTMH 중 어느 하나를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 리세스를 형성하는 단계는, 상기 제1 스페이서 상에 제2 스페이서를 형성하고, 상기 게이트 구조물 및 상기 제1 및 제2 스페이서들을 식각 마스크로 사용하여 상기 게이트 구조물에 인접한 상기 제1 에피택시얼 층 상부에 제2 건식 식각 공정을 수행하여 상기 제2 리세스를 형성하며, 상기 제2 리세스에 인접한 상기 제1 에피택시얼 층 부분에 제2 습식 식각 공정을 수행하여 상기 제2 리세스를 확장할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 건식 식각 공정은 등방성 식각 특성을 갖고, 상기 제2 습식 식각 공정은 실리콘의 결정학적 면에 따른 식각 선택비를 갖는 식각액을 사용하여 수행될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 에피택시얼 층의 상부를 식각하여 제3 리세스를 형성하며, 상기 제3 리세스 내에 실리콘-게르마늄을 포함하는 제3 에피택시얼 층을 형성할 수 있고, 상기 제3 에피택시얼 층의 게르마늄 농도는 상기 제1 및 제2 에피택시얼 층들의 게르마늄 농도보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 제3 리세스를 형성하는 단계는, 상기 게이트 구조물의 측벽 상에 제3 스페이서를 형성하고, 상기 게이트 구조물 및 상기 제3 스페이서를 식각 마스크로 사용하여 상기 게이트 구조물에 인접한 상기 제2 에피택시얼 층 상부에 제3 건식 식각 공정을 수행하여 상기 제3 리세스를 형성하며, 상기 제3 리세스에 인접한 상기 제2 에피택시얼 층 부분에 제4 건식 식각 공정을 수행하여 상기 제3 리세스를 확장할 수 있다.
예시적인 실시예들에 있어서, 상기 제3 건식 식각 공정은 등방성 식각 특성을 갖고, 상기 제4 건식 식각 공정은 HCl 가스를 포함하는 분위기에서 수행될 수 있다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 트랜지스터는 상면에 리세스를 갖는 실리콘 기판 상에 형성되고, 상기 리세스에 인접한 게이트 구조물, 상기 리세스 내벽 상에 형성되고, [111] 면에 평행한 패싯을 적어도 하나 이상 구비하는 실리콘-게르마늄을 포함하는 제1 에피택시얼 층, 및 상기 제1 에피택시얼 층 상에 형성되고, [111] 면에 평행한 패싯을 적어도 하나 이상 구비하는 실리콘-게르마늄을 포함하는 제2 에피택시얼 층을 포함한다.
예시적인 실시예들에 있어서, 상기 제2 에피택시얼 층의 게르마늄 농도는 상기 제1 에피택시얼 층의 게르마늄 농도보다 높을 수 있다.
예시적인 실시예들에 있어서, 상기 제1 에피택시얼 층의 게르마늄 농도는 약 5 내지 30 at％이며, 상기 제2 에피택시얼 층의 게르마늄 농도는 약 10 내지 60 at％일 수 있다.
예시적인 실시예들에 있어서, 상기 제2 에피택시얼 층 상에 형성되며, [111] 면에 평행한 패싯을 적어도 하나 이상 구비하는 실리콘-게르마늄을 포함하는 제3 에피택시얼 층을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 에피택시얼 층 및 상기 제2 에피택시얼 층의 저면은 실리콘 기판의 결정학적인 [001] 면에 평행하고, 상기 제1 에피택시얼 층 및 제2 에피택시얼 층의 측벽은 실리콘 층의 [111] 면에 평행하며, 상기 제1 에피택시얼 층의 상기 기판에 수직한 방향에 따른 두께에 대한 상기 [111] 면에 수직한 방향에 따른 두께의 비율이 0.5 내지 1.0 일 수 있다.
도 1은 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 단면도이다.
도 2 내지 도 8은 예시적인 실시예들에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 9는 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 단면도이다.
도 10 내지 도 11은 예시적인 실시예들에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 12는 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 단면도이다.
도 13 내지 도 19는 예시적인 실시예들에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 20은 비교예에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들에 따른 트랜지스터 및 그 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면에 있어서, 기판, 층(막), 영역, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 본 발명에 있어서, 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 전극, 구조물들 또는 패턴들 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 구조물 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴들 또는 다른 구조물이 기판 상에 추가적으로 형성될 수 있다. 또한, 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들이 "제1", "제2" 및/또는 "예비"로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 물질, 층(막), 영역, 전극, 패턴들 또는 구조물들을 구분하기 위한 것이다. 따라서 "제1", "제2" 및/또는 "예비"는 각 층(막), 영역, 전극, 패턴들 또는 구조물들에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
도 1은 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 트랜지스터는 기판(100) 상에 형성된 게이트 구조물(140) 및 스페이서 구조물(150), 게이트 구조물(140)에 인접한 기판(100) 상부에 형성된 제1 에피택시얼 층(175) 및 제2 에피택시얼 층(195)을 포함한다.
기판(100)은 실리콘 기판을 포함할 수 있다. 기판(100) 상면은 결정학적 [001] 면과 평행할 수 있다. 기판(100)의 상부에는 소자 분리막(105)이 형성되어 액티브 영역 및 필드 영역을 정의할 수 있다.
게이트 구조물(140)은 기판(100) 상에 순차적으로 형성된 게이트 절연막 패턴(110), 게이트 전극(120) 및 게이트 마스크(130)를 포함할 수 있다. 예시적인 실시예들에 따르면, 게이트 구조물(140)은 기판(100) 상면에 평행한 제1 방향으로 연장되며, 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다.
게이트 구조물(140)의 측벽 상에 스페이서 구조물(150)이 형성될 수 있다. 스페이서 구조물(150)은 게이트 구조물(140)의 측벽 상에 순차적으로 형성된 제1 스페이서(152) 및 제2 스페이서(154)를 포함할 수 있다. 스페이서 구조물(150)은 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물을 포함할 수 있다.
제1 에피택시얼 층(175)은 게이트 구조물(140)에 인접한 기판(100) 상부에 형성된 제1 리세스(recess)(160)의 내벽 상에 형성되며 제1 리세스(160)를 부분적으로 채울 수 있다. 이때, 제1 에피택시얼 층(175)의 최상부 표면은 기판(100)의 상면과 동일 평면 상에 있을 수 있다.
제1 리세스(160)는 결정학적 [111] 면에 평행한 [111] 패싯(facet)을 적어도 하나 이상 포함할 수 있다. 상기 [111] 패싯은 기판(100)의 상면과 약 54.7도를 이루는 평면일 수 있다. 예시적인 실시예들에 따르면, 제1 리세스(160)의 저면은 결정학적 [001] 면에 평행하고 제1 리세스(160)의 측벽은 결정학적 [111] 면에 평행할 수 있다. 예시적인 실시예들에 따르면, 제1 리세스(160)의 측벽 상부 및 하부에 각각 서로 다른 방향의 [111] 패싯들이 형성되어, 제1 리세스(160)의 상부 폭보다 제1 리세스(160)의 중앙 폭이 더 넓게 형성될 수 있다.
예시적인 실시예들에 따르면, 제1 에피택시얼 층(175)은 제1 리세스(160)의 저면 및 측벽 상에서 비교적 균일한 두께를 갖는다. 즉, 제1 에피택시얼 층(175)의 [111] 방향에 따른 두께는 [001] 방향에 따른 두께와 실질적으로 동일하거나 혹은 유사할 수 있다. 예를 들어, 제1 에피택시얼 층(175)의 [001] 방향에 따른 두께에 대한 [111] 방향에 따른 두께는 대략 0.5 내지 1.0의 비율을 가질 수 있다.
제1 에피택시얼 층(175)은 실리콘-게르마늄을 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 에피택시얼 층(175)은 5 내지 30 at％의 제1 게르마늄 농도를 가질 수 있다. 제1 에피택시얼 층(175)이 상기 제1 게르마늄 농도보다 낮은 게르마늄 농도를 가질 경우 채널 영역에 인가되는 압축 응력이 작을 수 있고, 상기 제1 게르마늄 농도보다 높은 게르마늄 농도를 가질 경우 실리콘을 포함하는 기판(100)과의 격자 미스매치(lattice mismatch)에 의해 채널 영역에 인가되는 압축 응력이 감소될 수 있다.
제2 에피택시얼 층(195)은 제1 에피택시얼 층(175) 상면에 의해 정의되는 제2 리세스(180)를 채울 수 있다. 이때, 제2 리세스(180)를 채우는 제2 에피택시얼 층(195)은 상면이 기판(100)의 상면과 동일 평면 상에 있을 수 있다.
제2 리세스(180)는 제1 리세스(160)에 대응하여 [111] 패싯을 적어도 하나 이상 포함할 수 있다. 예시적인 실시예들에 따르면, 제2 리세스(180)의 저면은 결정학적 [001] 면에 평행하고 제2 리세스(180)의 측벽은 결정학적 [111] 면에 평행할 수 있다. 예시적인 실시예들에 따르면, 제2 리세스(180)의 측벽 상부 및 하부에 각각 서로 방향이 다른 [111] 패싯들이 형성되어, 제2 리세스(180)의 상부 폭보다 제2 리세스(180)의 중앙 폭이 더 넓게 형성될 수 있다.
제2 에피택시얼 층(195)은 실리콘-게르마늄을 포함할 수 있다. 예시적인 실시예들에 따르면, 제2 에피택시얼 층(195)은 10 내지 60 at％의 제2 게르마늄 농도를 가질 수 있다. 제2 에피택시얼 층(195)의 상기 제2 게르마늄 농도는 제1 에피택시얼 층(175)의 상기 제1 게르마늄 농도보다 높을 수 있다.
제1 및 제2 에피택시얼 층들(175, 195)의 전부 혹은 일부는 불순물을 포함할 수 있으며, 이에 따라 상기 트랜지스터의 소스/드레인 영역으로 작용할 수 있다. 예시적인 실시예들에 따르면, 상기 불순물은 붕소와 같은 p형 불순물을 포함할 수 있으며, 이에 따라 상기 트랜지스터는 피모스(positive-channel metal oxide semiconductor: PMOS) 트랜지스터일 수 있다.
이와는 달리, 제1 및 제2 에피택시얼 층들(175, 195)을 포함하는 더 큰 영역에 불순물이 도핑되어 상기 트랜지스터의 소스/드레인 영역으로 작용할 수도 있다.
본 발명의 실시예들에 따르면, 상기 트랜지스터는 기판(100) 상부의 채널 영역 양측에 순차적으로 적층되고 실리콘-게르마늄을 포함하는 제1 에피택시얼 층(175) 및 제2 에피택시얼 층(195)을 구비한다. 이때, 제1 에피택시얼 층(175)은 [111] 패싯을 적어도 하나 이상 구비하며, 제2 에피택시얼 층(195) 역시 이에 대응하여 [111] 패싯을 적어도 하나 이상 구비한다. 즉, 제1 에피택시얼 층(175)은 측부가 바닥부와 유사한 정도의 두께를 가지며, 이에 따라 제2 에피택시얼 층(195)은제1 에피택시얼 층(175)의 상면이 정의하는 공간 내에서 최대한 큰 부피를 가질 수 있다. 이때, 실리콘 격자상수에 비해 큰 격자상수를 갖는 게르마늄을 포함하는 제1 및 제2 에피택시얼 층들(175, 195) 중에서, 제2 에피택시얼 층(195)의 제2 게르마늄 농도가 제1 에피택시얼 층(175)의 제1 게르마늄 농도보다 높으므로, 상기 채널 영역에는 큰 압축 응력(compressive stress)이 인가될 수 있다. 따라서 상기 피모스 트랜지스터의 채널 영역은 증가된 홀 이동도(hole mobility)를 가질 수 있으며 향상된 구동 전류 특성을 가질 수 있다.
도 2 내지 도 9는 예시적인 실시예들에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 소자 분리막(105)이 형성된 기판(100) 상에 게이트 구조물(140) 및 제1 스페이서(152)를 형성한다.
기판(100)은 실리콘 기판과 같은 반도체 기판을 포함할 수 있다. 이때, 기판(100) 상면은 결정학적 [001] 면과 평행할 수 있다.
소자 분리막(105)은 기판(100) 상에 섈로우 트렌치(shallow trench isolation: STI) 공정을 수행함으로써 형성될 수 있다. 소자 분리막(105)이 형성되지 않은 기판(100) 상부는 액티브 영역으로 정의되고, 소자 분리막(105)이 형성된 기판(100) 상부는 필드 영역으로 정의된다.
게이트 구조물(140)은 기판(100) 상에 게이트 절연막, 게이트 도전막, 게이트 마스크층을 순차적으로 형성한 후, 상기 게이트 마스크층, 상기 게이트 도전막 및 상기 게이트 절연막을 패터닝함으로써 형성될 수 있다. 이에 따라, 게이트 구조물(140)은 기판(100) 상에 순차적으로 적층된 게이트 절연막 패턴(110), 게이트 전극(120) 및 게이트 마스크(130)를 구비한다. 예시적인 실시예들에 따르면, 게이트 구조물(140)은 기판(100) 상면에 평행한 제1 방향으로 연장되고, 상기 제1 방향에 실질적으로 수직한 제2 방향을 따라 복수 개로 형성될 수 있다.
이후, 게이트 구조물(140) 및 기판(100)을 덮는 제1 스페이서막(도시되지 않음)을 형성한 후, 상기 제1 스페이서막을 이방성 식각함으로써 게이트 구조물(140)의 측벽 상에 제1 스페이서(152)를 형성한다. 제1 스페이서(152)는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 사용하여 형성할 수 있다.
도 3을 참조하면, 게이트 구조물(140)에 인접한 기판(100) 상부에 제1 리세스(160)를 형성한다.
구체적으로, 게이트 구조물(140) 및 제1 스페이서(152)를 식각 마스크로 사용하여 게이트 구조물(140)에 인접한 기판(100) 상부에 등방성 식각 특성을 갖는 제1 건식 식각 공정을 수행함으로써 제1 리세스(160)를 형성한다. 이에 따라 제1 리세스(160)는 탄환 형상(bullet shape)을 가질 수 있으며, 제1 리세스(160)의 상부 폭이 제1 리세스(160)의 중앙부 폭보다 작게 형성될 수 있다. 이때, 제1 스페이서(152)의 두께를 조절함으로써 제1 리세스(160)의 상부 폭을 조절할 수 있다.
도 4를 참조하면, 제1 리세스(160)에 인접한 기판(100) 부분에 이방성 식각 특성을 갖는 제1 습식 식각 공정을 수행함으로써 제1 리세스(160)의 영역을 확장한다.
구체적으로, 상기 제1 습식 식각 공정은 실리콘의 결정학적인 면에 따른 식각 선택비를 갖는 식각액(etchant)을 사용하여 수행할 수 있다. 예시적인 실시예들에 따르면, NH4OH, NH3OH, TMAH(Tetramethyl ammonium hydroxide), KOH, NaOH 혹은 BTMH 등을 사용하여 상기 제1 습식 식각 공정을 수행할 수 있다.
실리콘의 결정학적 [001] 면의 원자 밀도가 결정학적 [111] 면의 원자 밀도보다 낮으므로, 상기 식각 선택비를 갖는 식각액을 사용하는 경우, [001] 면에 대한 식각 속도가 [111] 면에 대한 식각 속도에 비하여 빠르다. 기판(100)의 상면이 [001] 면과 평행하므로, 상기 제1 습식 식각 공정에서 기판(100)의 상면에 수직한 제3 방향으로 식각 속도가 빠르다. 한편, [111] 면을 따라 식각이 느리게 진행되어 제1 리세스(160)는 [111] 면에 평행한 [111] 패싯을 형성할 수 있다. 이에 따라, 제1 리세스(160)의 측벽은 [111] 패싯을 적어도 하나 이상 구비할 수 있고, 제1 리세스(160)의 저면은 [001] 면에 평행하게 형성될 수 있다. 상기 [111] 패싯은 기판(100)의 상면에 대하여 약 54.7도의 각도를 가질 수 있다.
예시적인 실시예들에 따르면, 제1 리세스(160)의 상부 측벽에 [111] 면에 평행한 제1 [111] 패싯이 형성되고, 하부 측벽에 [111] 면에 평행하고 상기 제1 [111] 패싯과 방향이 다른 제2 [111] 패싯이 구비될 수 있다. 따라서, 제1 리세스(160) 중앙부에서의 상기 제2 방향에 따른 폭은 제1 리세스(160) 상부에서의 상기 제2 방향에 따른 폭보다 넓을 수 있다. 즉, 상기 제1 [111] 패싯 및 제2 [111] 패싯의 경계면에서 제1 리세스(160)의 폭이 가장 넓을 수 있다.
도 5를 참조하면, 기판(100) 상부에 형성된 제1 리세스(160) 내에 실리콘-게르마늄을 포함하는 예비 제1 에피택시얼 층(170)을 형성하고, 제1 스페이서(152) 및 예비 제1 에피택시얼 층(170) 상에 제2 스페이서(154)를 형성한다.
예비 제1 에피택시얼 층(170)은 제1 리세스(160)의 내벽 상에 선택적 에피택시얼 성장(selective epitaxial growth: SEG) 공정을 수행함으로써 형성될 수 있다.
상기 SEG 공정은 실리콘-게르마늄 소스 가스를 사용하여 화학 기상 증착(chemical vapor deposition: CVD) 공정, 저압 화학 기상 증착(low pressure CVD: LPCVD) 공정, 고진공 화학 기상 증착(ultra high vacuum CVD: UHV-CVD) 등에 의해 수행될 수 있다. 예시적인 실시예들에 따르면, 예비 제1 에피택시얼 층(170)은 5 내지 30 wt％의 제1 게르마늄 농도를 갖는 실리콘-게르마늄을 포함할 수 있다. 예비 제1 에피택시얼 층(170)이 상기 제1 게르마늄 농도보다 낮은 게르마늄 농도를 가질 경우 채널 영역에 인가되는 압축 응력이 작을 수 있고, 상기 제1 게르마늄 농도보다 높은 게르마늄 농도를 가질 경우 실리콘 기판과의 격자 미스매치(lattice mismatch)에 의해 채널 영역에 인가되는 압축 응력이 감소될 수 있다. 예시적인 실시예들에 따르면, 예비 제1 에피택시얼 층(170)의 최상부 표면은 기판(100)의 상면과 동일 평면상에 있도록 형성될 수 있다.
이후, 기판(100) 상에 형성된 게이트 구조물(140), 제1 스페이서(152) 및 예비 제1 에피택시얼 층(170) 상에 제2 스페이서막(도시되지 않음)을 형성한 후, 상기 제2 스페이서막을 이방성 식각함으로써 제1 스페이서(152) 및 예비 제1 에피택시얼 층(170) 상에 제2 스페이서(154)를 형성한다. 예시적인 실시예들에 따르면, 제2 스페이서(154)는 실리콘 산화물, 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 형성할 수 있다.
도 6을 참조하면, 예비 제1 에피택시얼 층(170) 내에 제2 리세스(180)를 형성한다.
구체적으로, 게이트 구조물(140), 게이트 구조물(140)의 측벽 상에 형성된 제1 스페이서(152) 및 제2 스페이서(154)를 식각 마스크로 사용하여 예비 제1 에피택시얼 층(170) 상부에 등방성 식각 특성을 갖는 제2 건식 식각 공정을 수행함으로써 제2 리세스(180)를 형성할 수 있다. 이때, 제1 스페이서(152) 및 제2 스페이서(154)의 두께에 따라 제2 리세스(180)의 폭이 결정될 수 있다. 제1 스페이서(152) 상에 제2 스페이서(154)가 형성됨에 따라, 제2 리세스(180)의 폭은 제1 리세스(160)의 폭보다 작을 수 있다. 따라서, 제2 스페이서(154)에 의해 기판(100) 상부로 노출되지 않은 예비 제1 에피택시얼 층(170) 상부는 식각되지 않을 수 있다. 예시적인 실시예들에 따르면, 상기 제2 건식 식각 공정을 수행함으로써 제2 리세스(180)는 탄환 형상을 갖도록 형성될 수 있다.
도 7을 참조하면, 제2 리세스(180)에 인접한 예비 제1 에피택시얼 층(170) 부분에 이방성 식각 특성을 갖는 제2 습식 식각 공정을 수행함으로써 제2 리세스(180)의 영역을 확장하고, 제1 에피택시얼 층(175)을 형성할 수 있다.
구체적으로, 상기 제2 습식 식각 공정은 실리콘-게르마늄의 결정학적인 면에 따른 식각 선택비를 갖는 식각액(etchant)을 사용하여 수행할 수 있다. 예시적인 실시예들에 따르면, NH4OH, NH3OH, TMAH, KOH, NaOH 혹은 BTMH를 사용하여 상기 제2 습식 식각 공정을 수행할 수 있다.
상기 식각액은 실리콘-게르마늄의 결정학적 [001] 면에 대한 식각 속도가 결정학적 [111] 면에 대한 식각 속도에 비하여 빠르다. 따라서, 결정학적 [001] 면에 평행한 기판(100)의 상면에 수직한 상기 제3 방향으로 식각 속도가 빠르다. 한편, 상기 식각액은 실리콘-게르마늄의 결정학적 [111] 면을 따라 식각이 느리게 진행되므로, 제2 리세스(180)는 [111] 면에 평행한 [111] 패싯을 형성할 수 있다. 이에 따라, 제2 리세스(180)의 측벽은 [111] 패싯을 적어도 하나 이상 구비할 수 있고, 제2 리세스(180)의 저면은 [001] 면에 평행하게 형성될 수 있다.
예시적인 실시예들에 따르면, 제2 리세스(180)는 제1 리세스(160)에 대응하여 유사한 형상을 갖도록 형성된다. 즉, 제2 리세스(180)의 상부 측벽에 [111] 면에 평행한 제1 [111] 패싯이 형성되고, 하부 측벽에 [111] 면에 평행하고 상기 제1 [111] 패싯과 방향이 다른 제2 [111] 패싯이 구비될 수 있다. 따라서, 제2 리세스(180) 중앙부에서의 상기 제2 방향에 따른 폭은 제2 리세스(180) 상부에서의 상기 제2 방향에 따른 폭보다 넓을 수 있다.
제1 에피택시얼 층(175)은 제1 게르마늄 농도를 갖는 실리콘-게르마늄을 포함하며, 제1 리세스(160)의 측벽 및 바닥 상에 각각 형성된 측부와 바닥부의 두께가 유사하거나 동일하다. 예시적인 실시예들에 따르면, 제1 에피택시얼 층(175)의 상기 바닥부 두께에 대한 측부 두께 비율은 0.5 내지 1.0일 수 있다. 일 실시예에 따르면, 제1 에피택시얼 층(175)의 상기 바닥부 두께는 약 5 내지 20 nm일 수 있고, 상기 측부 두께는 약 2.5 내지 20 nm일 수 있다.
도 8을 참조하면, 제2 리세스(180) 내에 실리콘-게르마늄을 포함하는 제2 에피택시얼 층(195)을 형성한다.
제2 에피택시얼 층(195)은 제2 리세스의 내벽 상에 SEG 공정을 수행함으로써 형성될 수 있다. 상기 SEG 공정은 실리콘-게르마늄 소스 가스를 사용하여 CVD 공정, LPCVD 공정 또는 UHV-CVD 공정 등에 의해 수행될 수 있다.
예시적인 실시예들에 따르면, 제2 에피택시얼 층(195)은 10 내지 60 at％의 제2 게르마늄 농도를 가질 수 있다. 제2 에피택시얼 층(195)의 게르마늄 농도가 상기 제2 게르마늄 농도보다 낮으면 채널 영역에 인가되는 압축 응력이 작고, 상기 제2 게르마늄 농도보다 높으면 제1 에피택시얼 층(175)과의 격자 미스매치가 발생하여 채널 영역에 인가되는 압축 응력이 감소된다.
예시적인 실시예들에 따르면, 제2 에피택시얼 층(195)의 상면은 기판(100)의 상면과 동일 평면상에 있도록 형성될 수 있다. 다른 실시예들에 따르면, 제2 에피택시얼 층(195)의 상면은 기판(100)의 상면보다 높게 형성될 수 있다.
이후, 게이트 구조물(140) 및 스페이서 구조물(150)을 이온 주입 마스크로 사용하여 게이트 구조물(140)에 인접한 기판(100) 상부에 불순물 영역(도시되지 않음)을 형성할 수 있다. 이때, 상기 불순물 영역은 붕소와 같은 p 형 불순물을 포함할 수 있고, 상기 트랜지스터의 소스/드레인 영역으로 작용할 수 있다.
예시적인 실시예들에 따르면, 상기 불순물 영역은 제1 및 제2 에피택시얼 층들(175, 195)의 일부 혹은 전부에 형성된다. 다른 실시예들에 따르면, 상기 불순물 영역은 제1 및 제2 에피택시얼 층들(175, 195)을 포함하는 보다 큰 영역에 형성될 수도 있다.
전술한 공정들을 수행함으로써 상기 트랜지스터가 완성된다.
본 발명의 실시예들에 따르면, 게이트 구조물(140)에 인접한 기판(100) 상부에 등방성 제1 건식 식각 공정 및 이방성 제1 습식 식각 공정을 수행함으로써 적어도 하나 이상의 [111] 패싯을 갖는 제1 리세스(160)를 형성하고, 제1 리세스(160) 내에 실리콘-게르마늄을 포함하는 예비 제1 에피택시얼 층(170)을 형성한다. 이후, 예비 제1 에피택시얼 층(170)에 등방성 제2 건식 식각 공정 및 이방성 제2 습식 식각 공정을 다시 수행함으로써 제1 리세스(160)의 상기 [111] 패싯에 대응하는 적어도 하나 이상의 [111] 패싯을 갖는 제2 리세스(180)를 형성하여 균일한 두께를 갖는 제1 에피택시얼 층(175)을 형성하고, 제1 에피택시얼 층(175) 상면에 실리콘-게르마늄을 포함하는 제2 에피택시얼 층(195)을 형성한다.
이에 따라 제2 에피택시얼 층(195)은 제1 에피택시얼 층(175)의 상면이 정의하는 공간 내에서 최대한 큰 부피를 가질 수 있으며, 제1 에피택시얼 층(175)보다 높은 게르마늄 농도를 가질 수 있으므로, 채널에 큰 압축 응력(compressive stress)이 인가될 수 있다. 따라서 상기 채널은 증가된 홀 이동도(hole mobility)를 가질 수 있으며, 상기 채널을 포함하는 피모스 트랜지스터는 향상된 구동 전류 특성을 가질 수 있다.
도 9는 예시적인 실시예들에 따른 트랜지스터를 설명하기 위한 단면도이다. 본 실시예에 따른 트랜지스터는 제3 리세스 및 제3 에피택시얼 층이 더 형성되는 것을 제외하면 도 1을 참조로 설명한 트랜지스터와 실질적으로 동일하거나 유사하므로, 전술한 차이점을 중심으로 설명한다.
도 9를 참조하면, 상기 트랜지스터는 기판(100) 상에 형성된 게이트 구조물(140) 및 스페이서 구조물(150), 게이트 구조물(140)에 인접한 기판(100) 상부에 형성된 제1 에피택시얼 층(175), 제2 에피택시얼 층(195) 및 제3 에피택시얼 층(215)을 포함한다.
게이트 구조물(140)은 소자 분리막(105)이 형성된 기판(100) 상에 순차적으로 형성된 게이트 절연막 패턴(110), 게이트 전극(120) 및 게이트 마스크(130)를 포함할 수 있다. 스페이서 구조물(150)은 게이트 구조물(140)의 측벽 상에 순차적으로 형성된 제1 스페이서(152), 제2 스페이서(154) 및 제3 스페이서(156)를 포함할 수 있다.
제1 에피택시얼 층(175)은 게이트 구조물(140)에 인접한 기판(100) 상부에 형성된 제1 리세스(160)의 저면 및 측벽 상에 형성되며 제1 리세스(160)를 부분적으로 채울 수 있다. 제1 에피택시얼 층(175)의 최상부 표면은 기판(100)의 상면과 동일 평면 상에 있을 수 있다. 제1 리세스(160)는 [111] 패싯을 적어도 하나 이상 포함할 수 있다. 제1 에피택시얼 층(175)은 제1 게르마늄 농도를 갖는 실리콘-게르마늄을 포함한다.
제2 에피택시얼 층(195)은 제1 에피택시얼 층(175) 상면에 의해 정의되는 제2 리세스(180)를 부분적으로 채울 수 있다. 이때, 제2 에피택시얼 층(195)의 최상부 표면은 기판(100)의 상면과 동일 평면 상에 있을 수 있다. 제2 리세스(180)는 [111] 패싯을 적어도 하나 이상 구비할 수 있다. 제2 에피택시얼 층(195)은 제2 게르마늄 농도를 갖는 실리콘-게르마늄을 포함한다. 제2 에피택시얼 층(195)의 상기 제2 게르마늄 농도는 제1 에피택시얼 층(175)의 상기 제1 게르마늄 농도보다 높을 수 있다.
제3 에피택시얼 층(215)은 제2 에피택시얼 층(195) 상면에 의해 정의되는 제3 리세스(200)를 채울 수 있다. 제3 리세스(200)는 [111] 패싯을 적어도 하나 이상 구비할 수 있다. 제3 에피택시얼 층(215)은 제3 게르마늄 농도를 갖는 실리콘-게르마늄을 포함한다. 제3 에피택시얼 층(215)의 상기 제3 게르마늄 농도는 제2 에피택시얼 층(195)의 상기 제2 게르마늄 농도보다 높을 수 있다.
상기 트랜지스터는 게이트 구조물(140)에 인접한 기판(100) 상부에 불순물 영역(도시되지 않음)을 더 포함할 수 있다. 상기 불순물은 붕소와 같은 p형 불순물을 포함할 수 있으며, 이에 따라 상기 트랜지스터는 피모스 트랜지스터일 수 있다.
본 발명의 실시예들에 따르면, 상기 트랜지스터는 기판(100) 상부의 채널 영역 양측에 순차적으로 적층되고 실리콘-게르마늄을 포함하는 제1 내지 제3 에피택시얼 층들(175, 195, 215)을 구비한다. 이때, 제1 에피택시얼 층(175)은 [111] 패싯을 적어도 하나 이상 구비하며, 제2 에피택시얼 층(195) 역시 이에 대응하여 [111] 패싯을 적어도 하나 이상 구비하고, 제3 에피택시얼 층(215) 또한 이에 대응하여 [111] 패싯을 적어도 하나 이상 구비한다. 즉, 제1 에피택시얼 층(175) 및 제2 에피택시얼 층(195)은 측부가 바닥부와 유사한 정도의 두께를 가지며, 이에 따라 제3 에피택시얼 층(215)은 제2 에피택시얼 층(195)의 상면이 정의하는 공간 내에서 최대한 큰 부피를 가질 수 있다. 제3 에피택시얼 층(215)의 제3 게르마늄 농도가 제1 에피택시얼 층(175)의 제1 게르마늄 농도 및 제2 에피택시얼 층(195)의 제2 게르마늄 농도보다 높으므로, 상기 채널 영역에는 큰 압축 응력이 인가될 수 있다. 따라서, 상기 피모스 트랜지스터의 채널 영역은 증가된 홀 이동도를 가질 수 있으며, 향상된 구동 전류 특성을 가질 수 있다.
도 10 내지 도 11은 예시적인 실시예들에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도이다. 상기 트랜지스터의 제조 방법은 제3 리세스 및 제3 에피택시얼 층을 형성하는 것을 제외하면 도 2 내지 도 8을 참조로 설명한 공정과 실질적으로 동일하거나 유사하므로, 전술한 차이점을 중심으로 설명한다.
도 10을 참조하면, 도 2 내지 도 8을 참조로 설명한 공정들을 수행함으로써, 기판(100) 상에 게이트 구조물(140), 제1 스페이서(152) 및 제2 스페이서(154)를 형성하고, 게이트 구조물(140)에 인접한 기판(100) 상부에 제1 에피택시얼 층(175) 및 예비 제2 에피택시얼 층(190)을 형성한다.
이후, 게이트 구조물(140), 제2 스페이서(154) 및 예비 제2 에피택시얼 층(190) 상에 제3 스페이서막을 형성하고, 상기 제3 스페이서막을 이방성 식각함으로써 게이트 구조물(140), 제2 스페이서(154) 및 예비 제2 에피택시얼 층(190) 일부를 덮는 제3 스페이서(156)를 형성한다. 예시적인 실시예들에 따르면, 제3 스페이서(156)는 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물을 사용하여 형성할 수 있다.
게이트 구조물(140) 및 제3 스페이서(156)를 식각 마스크로 사용하여 게이트 구조물(140)에 인접한 예비 제2 에피택시얼 층(190) 상부에 등방성 식각 특성을 갖는 제3 건식 식각 공정을 수행함으로써 제3 리세스(200)를 형성한다. 이에 따라 제3 리세스(200)는 탄환 형상을 가질 수 있으며, 제3 리세스(200)의 상부 폭이 제3 리세스(200)의 중앙부 폭보다 작게 형성될 수 있다. 이때, 제3 스페이서(156)의 두께를 조절함으로써 제3 리세스(200)의 상부 폭을 조절할 수 있다.
도 11을 참조하면, 제3 리세스(200)에 인접한 제2 예비 에피택시얼 층(190)부분에 이방성 식각 특성을 갖는 제4 건식 식각 공정을 수행함으로써 제3 리세스(200)의 영역을 확장하고, 제2 에피택시얼 층(195)을 형성할 수 있다.
구체적으로, 상기 제4 건식 식각 공정은 HCl 가스를 포함하는 분위기에서 수행될 수 있다. 또한, 제4 건식 식각 공정은 후속 수행될 SEG 공정과 동일한 챔버 내에서 인시튜(in-situ)로 수행될 수 있다.
HCl 가스를 포함하는 분위기에서 상기 제4 건식 식각 공정을 수행하는 경우, 실리콘-게르마늄의 결정학적 면에 따른 식각 속도를 달리할 수 있다. 즉, 상기 HCl 가스를 포함하는 건식 식각 공정에서 실리콘-게르마늄의 결정학적 [001] 면에 대한 식각 속도가 결정학적 [111] 면에 대한 식각 속도에 비하여 빠르다. 따라서, 결정학적 [001] 면에 평행한 기판(100)의 상면에 수직한 상기 제3 방향으로 식각 속도가 빠르다. 한편, 실리콘-게르마늄의 결정학적 [111] 면을 따라 식각이 느리게 진행되므로, 제3 리세스(200)는 [111] 면에 평행한 [111] 패싯을 형성할 수 있다. 이에 따라, 제3 리세스(200)의 측벽은 [111] 패싯을 적어도 하나 이상 구비할 수 있고, 제3 리세스(200)의 저면은 [001] 면에 평행하게 형성될 수 있다.
예시적인 실시예들에 따르면, 제3 리세스(200)는 제2 리세스(180)에 대응하여 유사한 형상을 갖도록 형성된다. 즉, 제3 리세스(200)의 상부 측벽에 [111] 면에 평행한 제1 [111] 패싯이 형성되고, 하부 측벽에 [111] 면에 평행하고 상기 제1 [111] 패싯과 방향이 다른 제2 [111] 패싯이 구비될 수 있다. 따라서, 제3 리세스(200) 중앙부에서의 상기 제2 방향에 따른 폭은 제3 리세스(200) 상부에서의 상기 제2 방향에 따른 폭보다 넓을 수 있다.
제2 에피택시얼 층(195)은 제2 게르마늄 농도를 갖는 실리콘-게르마늄을 포함하며, 제2 리세스(180)의 측벽 및 바닥 상에 각각 형성된 측부와 바닥부의 두께가 유사하거나 동일하다. 예시적인 실시예들에 다르면, 제2 에피택시얼 층(195)의 상기 바닥부 두께에 대한 측부 두께 비율은 0.5 내지 1.0일 수 있다. 일 실시예에 따르면, 제2 에피택시얼 층(195)의 상기 바닥부 두께는 약 5 내지 20 nm 일 수 있고, 상기 측부 두께는 약 2.5 내지 20 nm 일 수 있다.
다시 도 9를 참조하면, 제3 리세스(200) 내에 실리콘-게르마늄을 포함하는 제3 에피택시얼 층(215)을 형성한다.
제3 에피택시얼 층(215)은 제3 리세스(200)의 내벽 상에 SEG 공정을 수행함으로써 형성될 수 있다. 상기 SEG 공정은 실리콘-게르마늄 소스 가스를 사용하여 CVD 공정, LPCVD 공정 또는 UHV-CVD 공정 등에 의해 수행될 수 있다.
예시적인 실시예들에 따르면, 제3 에피택시얼 층(215)은 15 내지 80 at％의 제3 게르마늄 농도를 가질 수 있다. 제3 에피택시얼 층(215)의 게르마늄 농도가 상기 제3 게르마늄 농도보다 낮으면 채널 영역에 인가되는 압축 응력이 작고, 상기 제3 게르마늄 농도보다 높으면 제2 에피택시얼 층(195)과의 격자 미스매치가 발생하여 채널 영역에 인가되는 압축 응력이 감소된다.
예시적인 실시예들에 따르면, 제3 에피택시얼 층(215)의 상면은 기판(100)의 상면과 동일 평면 상에 있도록 형성될 수 있다. 다른 실시예들에 따르면, 제3 에피택시얼 층(215)의 상면은 기판(100)의 상면보다 높게 형성될 수 있다.
예시적인 실시예들에 따르면, 제3 에피택시얼 층(215)을 형성하는 SEG 공정은 제2 건식 식각 공정과 동일한 챔버 내에서 인-시튜(in-situ)로 수행될 수 있다. 제3 에피택시얼 층(215)을 형성하는 공정이 제2 건식 식각 공정과 동일한 챔버 내에서 수행됨으로써 공정이 용이해질 수 있다.
이후, 게이트 구조물(140) 및 스페이서 구조물(150)을 이온 주입 마스크로 사용하여 게이트 구조물(140)에 인접한 기판(100) 상부에 불순물 영역(도시되지 않음)을 형성할 수 있다. 이때, 상기 불순물 영역은 붕소와 같은 p형 불순물을 포함할 수 있고, 상기 트랜지스터의 소스/드레인 영역으로 작용할 수 있다.
전술한 공정들을 수행함으로써 상기 트랜지스터가 완성된다.
본 발명의 실시예들에 따르면, 게이트 구조물(140)에 인접한 기판(100) 상부에 등방성 제1 건식 식각 공정 및 이방성 제1 습식 식각 공정을 수행함으로써 적어도 하나 이상의 [111] 패싯을 갖는 제1 리세스를 형성하고, 제1 리세스(160) 내에 실리콘-게르마늄을 포함하는 예비 제1 에피택시얼 층(170)을 형성한다. 이후, 예비 제1 에피택시얼 층(170)에 등방성 제2 건식 식각 공정 및 이방성 제2 습식 식각 공정을 다시 수행함으로써 제1 리세스(160)의 상기 [111] 패싯에 대응하는 적어도 하나 이상의 [111] 패싯을 갖는 제2 리세스(180)를 형성하여 균일한 두께를 갖는 제1 에피택시얼 층(175)을 형성하고, 제1 에피택시얼 층(175) 상면에 실리콘-게르마늄을 포함하는 예비 제2 에피택시얼 층(190)을 형성한다. 이후, 예비 제2 에피택시얼 층(190)에 등방성 제3 건식 식각 공정 및 이방성 제4 건식 식각 공정을 다시 수행함으로써 제2 리세스(180)의 상기 [111] 패싯에 대응하는 적어도 하나 이상의 [111] 패싯을 갖는 제3 리세스(200)를 형성하여 균일한 두께를 갖는 제2 에피택시얼 층(195)을 형성하고, 제2 에피택시얼 층(195) 상면에 실리콘-게르마늄을 포함하는 제3 에피택시얼 층(215)을 형성한다.
이에 따라 제3 에피택시얼 층(215)은 제2 에피택시얼 층(195)의 상면이 정의하는 공간 내에서 최대한 큰 부피를 가질 수 있으며, 제2 에피택시얼 층(195)보다 높은 게르마늄 농도를 가질 수 있으므로, 채널에 큰 압축 응력이 인가될 수 있다. 따라서 상기 채널은 증가된 홀 이동도를 가질 수 있으며, 상기 채널을 포함하는 피모스 트랜지스터는 향상된 구동 전류 특성을 가질 수 있다.
도 12는 예시적인 실시예들에 따른 트랜지스터를 나타내기 위한 단면도이다. 도 12에 도시된 상기 트랜지스터는 도 1을 참조로 설명한 피모스 트랜지스터를 포함하는 씨모스 트랜지스터(CMOS transistor)일 수 있다.
도 12를 참조하면, 상기 트랜지스터는 기판(300)의 제1 영역(I)에 형성된 엔모스(NMOS) 트랜지스터 및 기판(300)의 및 제2 영역(II)에 형성된 피모스 트랜지스터를 포함한다.
상기 NMOS 트랜지스터는 기판(300)의 제1 영역(I) 상에 형성된 제1 게이트 구조물(342)과 제1 게이트 구조물(342)에 인접한 기판(300) 상부에 형성된 제1 불순물 영역(302)을 포함한다.
제1 게이트 구조물(342)은 기판(300) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(312), 제1 게이트 전극(322) 및 제1 게이트 마스크(332)를 포함할 수 있다. 제1 게이트 구조물(342)의 측벽 상에는 제1 스페이서 구조물이 형성될 수 있으며, 예시적인 실시예들에 따르면, 상기 제1 스페이서 구조물은 제1 스페이서(352)를 포함한다.
제1 불순물 영역(302)은, 예를 들어, 인(P)과 같은 n형 불순물을 포함할 수 있다. 예시적인 실시예들에 따르면, 제1 불순물 영역(302)은 탄소를 포함하는 에피택시얼 층으로 형성될 수 있다. 제1 불순물 영역(302)은 상기 트랜지스터의 제1 소스/드레인 영역으로 작용할 수 있다.
상기 PMOS 트랜지스터는 기판(300)의 제2 영역(II) 상에 형성된 제2 게이트 구조물(344)과, 제2 게이트 구조물(344)에 인접한 기판(300) 상부에 형성된 제1 및 제2 에피택시얼 층들(395, 415)을 포함한다.
제2 게이트 구조물(344)은 기판(300) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(314), 제2 게이트 전극(324) 및 제2 게이트 마스크(334)를 포함할 수 있다. 제2 게이트 구조물(344)의 측벽 상에는 제2 스페이서 구조물(358)이 형성될 수 있으며, 제2 스페이서 구조물(258)은 제2 스페이서(354) 및 제3 스페이서(356)를 포함할 수 있다.
제1 및 제2 에피택시얼 층들(395, 415)은 측벽에 적어도 하나의 [111] 패싯을 구비하도록 형성될 수 있다. 제1 및 제2 에피택시얼 층들(395, 415)은 각각 제1 게르마늄 농도 및 제2 게르마늄 농도를 갖는 실리콘-게르마늄을 포함할 수 있다. 상기 제2 게르마늄 농도는 상기 제1 게르마늄 농도보다 높을 수 있다. 제1 및 제2 에피택시얼 층들(395, 415)은, 예를 들어, 붕소(B)와 같은 p형 불순물을 포함하고, 제2 소스/드레인 영역으로 작용할 수 있다.
전술한 바와 같이, 상기 PMOS 트랜지스터는 제1 및 제2 에피택시얼 층들(395, 415)을 구비함으로써 채널 영역이 큰 압축 응력을 가질 수 있다. 이에 따라, 상기 채널 영역의 홀 이동도가 증가될 수 있다. 또한, 상기 NMOS 트랜지스터는 탄소를 포함하는 제1 불순물 영역(302)을 구비함으로써 채널 영역이 큰 인장 응력을 가질 수 있다. 이에 따라, 상기 채널 영역의 전자 이동도가 증가될 수 있다. 결국, 상기 PMOS 및 NMOS 트랜지스터들을 갖는 상기 CMOS 트랜지스터는 우수한 채널 특성을 가질 수 있다.
도 13 내지 도 16은 예시적인 실시예들에 따른 트랜지스터의 제조 방법이다. 도 13 내지 도 16을 참조로 설명하는 상기 트랜지스터는 도 2 내지 도 8을 참조로 설명한 피모스 트랜지스터를 포함하는 씨모스 트랜지스터(CMOS transistor)일 수 있다.
도 13을 참조하면, 제1 및 제2 영역들(I, II)로 구분되는 기판(300) 상에 게이트 절연막, 게이트 도전막 및 게이트 마스크 층을 형성한 후 사진 식각 공정을 이용하여 이들을 패터닝함으로써, 기판(300)의 제1 영역(I) 상에 순차적으로 적층된 제1 게이트 절연막 패턴(312), 제1 게이트 전극(322) 및 제1 게이트 마스크(332)를 포함하는 제1 게이트 구조물(342)을 형성하고, 기판(300)의 제2 영역(II) 상에 순차적으로 적층된 제2 게이트 절연막 패턴(314), 제2 게이트 전극(324) 및 제2 게이트 마스크(334)를 포함하는 제2 게이트 구조물(344)을 형성한다. 이때, 제1 및 제2 영역들(I, II)은 각각 엔모스(NMOS) 영역 및 피모스(PMOS) 영역일 수 있다.
이후, 제1 게이트 구조물(342) 및 제2 게이트 구조물(344)을 커버하는 제1 스페이서막(360)을 기판(300) 상에 형성하고, 기판(300)의 제1 영역(I) 상에 제1 포토레지스트 패턴(370)을 형성한다. 제1 포토레지스트 패턴(370)을 식각 마스크로 사용하여 상기 제1 스페이서막(360)을 이방성 식각함으로써, 기판(300)의 제2 영역(II) 상에 제2 게이트 구조물(342)의 측벽을 덮는 제2 스페이서(354)를 형성한다. 상기 제2 스페이서(354)는 실리콘 질화물과 같은 질화물을 사용하여 형성할 수 있다.
이후, 제2 게이트 구조물(354)에 인접한 기판(300) 상부에 등방성 식각 특성을 갖는 제1 건식 식각 공정을 수행하여 제1 리세스(380)를 형성한다. 이에 따라 제1 리세스(380)는 탄환 형상을 가질 수 있다.
도 14를 참조하면, 제1 리세스(380)에 인접한 기판(300) 부분에 이방성 식각 특성을 갖는 제1 습식 식각 공정을 수행함으로써 제1 리세스(380)의 영역을 확장한다. 상기 제1 습식 식각 공정은 실리콘의 결정학적인 면에 따른 식각 선택비를 갖는 식각액(etchant)을 사용하여 수행할 수 있고, 이때 [111] 면을 따라 식각이 느리게 진행된다. 따라서, 제1 리세스(380)는 [111] 면에 평행한 [111] 패싯을 적어도 하나 이상 구비할 수 있고, 제1 리세스(380)의 저면은 [001] 면에 평행하게 형성될 수 있다.
이후, 제1 포토레지스트 패턴(370)이 제거될 수 있다.
도 15를 참조하면, 기판(300) 상부에 형성된 제1 리세스(380) 내에 실리콘-게르마늄을 포함하는 예비 제1 에피택시얼 층(390)을 형성할 수 있다.
예비 제1 에피택시얼 층(390)은 실리콘-게르마늄 소스 가스를 사용하여 제1 리세스(380)의 내벽 상에 SEG 공정을 수행함으로써 형성될 수 있다. 예비 제1 에피택시얼 층(390)은 제1 게르마늄 농도를 갖는다.
이때, 제1 게이트 구조물(342)이 형성된 기판(300)의 제1 영역(I)을 커버하는 제1 스페이서막(360)은 성장 방지막으로 작용할 수 있다.
도 16을 참조하면, 기판(300)의 제1 영역(I)에 형성된 제1 스페이서막(360) 및 기판(300)의 제2 영역(II)에 형성된 제2 게이트 구조물(344), 제2 스페이서(354) 및 예비 제1 에피택시얼 층(270) 상에 제2 스페이서막(365)을 형성하고, 기판(300)의 제1 영역(I) 상에 제2 포토레지스트 패턴(375)을 형성한다. 상기 제2 포토레지스트 패턴(375)을 식각 마스크로 사용하여 상기 제2 스페이서막(365)을 이방성 식각함으로써 제2 스페이서(354) 및 예비 제1 에피택시얼 층(390) 상에 제3 스페이서(356)를 형성한다. 예시적인 실시예들에 따르면, 제3 스페이서(356)는 실리콘 산화물, 실리콘 질화물 혹은 실리콘 산질화물을 사용하여 형성할 수 있다.
이후, 제2 게이트 구조물(344), 제2 게이트 구조물(344)의 측벽 상에 형성된 제2 스페이서(354) 및 제3 스페이서(356)를 식각 마스크로 사용하여 예비 제1 에피택시얼 층(390) 상부에 등방성 식각 특성을 갖는 제2 건식 식각 공정을 수행함으로써 제2 리세스(400)를 형성할 수 있다. 이때, 제2 리세스(400)는 탄환 형상으로 형성될 수 있다.
도 17을 참조하면, 제2 리세스(400)에 인접한 예비 제1 에피택시얼 층(390) 부분에 이방성 식각 특성을 갖는 제2 습식 식각 공정을 수행함으로써 제2 리세스(400)의 영역을 확장하고, 제1 에피택시얼 층(395)을 형성할 수 있다.
예시적인 실시예들에 따르면, 제2 리세스(400)는 제1 리세스(380)에 대응하여 유사한 형상을 갖도록 형성된다. 제1 에피택시얼 층(395)은 제1 게르마늄 농도를 갖는 실리콘-게르마늄을 포함하며, 제1 게르마늄 농도는 제1 리세스(380)의 측벽 및 바닥 상에 각각 형성된 측부와 바닥부의 두께가 유사하거나 동일할 수 있다. 예시적인 실시예들에 따르면, 제1 에피택시얼 층(395)은 5 내지 30 at％의 제1 게르마늄 농도를 가질 수 있다.
이후, 제2 포토레지스트 패턴(375)이 제거될 수 있다.
도 18을 참조하면, 제2 리세스(400) 내에 실리콘-게르마늄을 포함하는 제2 에피택시얼 층(415)을 형성한다.
제2 에피택시얼 층(415)은 제2 리세스(400)의 내벽 상에 SEG 공정을 수행함으로써 형성될 수 있다. 예시적인 실시예들에 따르면, 제2 에피택시얼 층(415)은 10 내지 60 at％의 제2 게르마늄 농도를 가질 수 있다.
이때, 제1 게이트 구조물(342)이 형성된 기판(300)의 제1 영역(I)을 커버하는 제1 및 제2 스페이서막들(360, 365)은 성장 방지막으로 작용할 수 있다.
도 19를 참조하면, 제2 게이트 구조물(344) 및 제2 스페이서 구조물(358)이 형성된 기판(300)의 제2 영역(II) 상에 제3 포토레지스트 패턴(420)을 형성한다. 제3 포토레지스트 패턴(420)을 식각 마스크로 사용하여 제1 및 제2 스페이서막들(360, 365)을 이방성 식각함으로써, 기판(300)의 제1 영역(I) 상에 제1 게이트 구조물(342)의 측벽을 덮는 제1 스페이서(352)를 형성한다.
이후, 제1 게이트 구조물(342) 및 제1 스페이서(352)를 이온 주입 마스크로 사용한 이온 주입 공정을 통해, 제1 게이트 구조물(342)에 인접한 기판(300)의 제1 영역(I) 상부에 불순물을 주입함으로써 제1 불순물 영역(302)을 형성한다. 상기 불순물은 인 또는 비소와 같은 n형 불순물일 수 있다. 일 실시예에 따르면, 제1 불순물 영역(302)은 100 내지 1000Å의 깊이를 갖도록 형성될 수 있다.
다른 실시예들에 따르면, 상기 이온 주입 공정 시, 제1 게이트 구조물(342)에 인접한 기판(300) 상부에 탄소 이온이 함께 주입될 수 있다. 이에 따라, 제1 불순물 영역(302)은 예를 들어, 실리콘 탄화물(SiC)을 포함할 수 있다. 제1 불순물 영역(302)이 탄소를 포함하는 경우, 상기 이온 주입 공정 이후에 열처리 공정을 더 수행할 수 있다. 제1 불순물 영역(302)이 탄소를 포함하게 됨에 따라, n형 불순물을 포함하는 제1 불순물 영역(302) 사이에 형성되는 채널 영역의 측면에 인장력이 인가되어 전자의 이동도가 증가된다.
이후, 제3 포토레지스트 패턴(420)이 제거될 수 있다.
제1 게이트 구조물(342) 및 제1 스페이서(352)가 형성된 기판(300)의 제1 영역(I) 상에 제4 포토레지스트 패턴(도시되지 않음)이 형성된다. 제2 게이트 구조물(354) 및 제2 스페이서 구조물(358)을 이온 주입 마스크로 사용한 이온 주입 공정을 통해, 제2 게이트 구조물(352)에 인접한 기판(300)의 제2 영역(II) 상부에 불순물을 주입함으로써 제2 불순물 영역(도시되지 않음)을 형성한다. 상기 불순물은 붕소와 같은 p형 불순물일 수 있다.
이와는 달리, 예비 제1 에피택시얼 층(390) 및/또는 제2 에피택시얼 층(415)을 형성할 때, 상기 불순물을 포함하는 소스 가스를 사용함으로써 상기 제2 불순물 영역을 형성할 수도 있다.
전술한 공정들을 수행함으로써 상기 트랜지스터가 완성된다.
상기 PMOS 트랜지스터는 제1 및 제2 에피택시얼 층들(395, 415)을 구비함으로써 채널 영역이 큰 압축 응력을 가질 수 있다. 이에 따라, 상기 채널 영역의 홀 이동도가 증가될 수 있다. 또한, 상기 NMOS 트랜지스터는 탄소를 포함하는 제1 불순물 영역(302)을 구비함으로써 채널 영역이 큰 인장 응력을 가질 수 있다. 이에 따라, 상기 채널 영역의 전자 이동도가 증가될 수 있다. 결국, 상기 PMOS 및 NMOS 트랜지스터들을 갖는 상기 CMOS 트랜지스터는 우수한 채널 특성을 가질 수 있다.
도 20은 비교예에 따른 트랜지스터의 제조 방법을 설명하기 위한 단면도이다.
도 20을 참조하면, 기판(10)의 제1 영역(I) 및 제2 영역(II) 상에 제1 게이트 구조물(52) 및 제2 게이트 구조물(54)을 각각 형성할 수 있다. 제1 게이트 구조물(52)은 제1 게이트 절연막 패턴(22), 제1 게이트 전극(32) 및 제1 게이트 마스크(42)를 포함할 수 있고, 제2 게이트 구조물(54)은 제2 게이트 절연막 패턴(24), 제2 게이트 전극(34) 및 제2 게이트 마스크(44)를 포함할 수 있다.
이후, 기판(10)의 제1 게이트 구조물(52) 측벽 상에 제1 스페이서(62)를 더 형성하고, 제1 게이트 구조물(52) 및 제1 스페이서(62)를 이온 주입 마스크로 사용하여 제1 게이트 구조물(52)에 인접한 기판(10) 상부에 n-형 불순물을 주입함으로써 제1 불순물 영역(12)을 형성할 수 있다. 기판(10)의 제1 영역(I) 상에 형성된 제1 게이트 구조물(52) 및 제1 불순물 영역(12)은 NMOS 트랜지스터로 작용할 수 있다.
이후, 기판(10)의 제2 게이트 구조물(54) 측벽 상에 제2 스페이서(64)를 더 형성하고, 제2 게이트 구조물(54)에 인접한 기판(10) 상부를 식각함으로써 리세스(70)를 형성한다. 이때, 등방성 식각 특성을 갖는 건식 식각 공정을 수행할 수 있고, 이방성 식각 특성을 갖는 습식 식각 공정을 수행할 수도 있다. 습식 식각 공정을 수행하는 경우, 실리콘의 결정학적인 면에 따른 식각 선택비를 갖는 식각액을 사용하여 수행함으로써 리세스(70)의 측벽은 [111] 면에 평행한 [111] 패싯을 구비할 수 있고, 리세스(70) 저면은 [001] 면에 평행하게 형성될 수 있다.
이후, 리세스(70) 내에 SEG 공정을 수행함으로써 리세스(70)를 부분적으로 채우는 제1 에피택시얼 층(80)을 형성한다. 제1 에피택시얼 층(80)은 실리콘-게르마늄 소스 가스를 이용하여 CVD 공정, LPCVD 공정, UHV-CVD 공정 등을 사용함으로써 제1 게르마늄 농도를 갖는 실리콘-게르마늄을 포함하도록 형성할 수 있다.
실리콘의 결정학적 [001] 면의 원자 밀도가 결정학적 [111] 면의 원자 밀도보다 낮으므로, 상기 SEG 공정 수행시 [001] 면에서의 에피택시얼 층 성장 속도는 [111] 면에서의 에피택시얼 층 성장 속도보다 빠를 수 있다. 따라서, [001] 면에 평행한 리세스(70) 저면으로부터의 제1 에피택시얼 층(80) 두께는 [111] 면에 평행한 리세스(70) 측벽으로부터의 제1 에피택시얼 층(80) 두께보다 클 수 있다.
제1 에피택시얼 층(80) 상에 SEG 공정을 수행함으로써 제2 에피택시얼 층(90)을 형성한다. 제2 에피택시얼 층(90)은 제2 게르마늄 농도를 갖는 실리콘-게르마늄을 포함할 수 있고, 상기 제2 게르마늄 농도는 제1 에피택시얼 층(50)의 상기 제1 게르마늄 농도보다 높을 수 있다.
상기 트랜지스터의 제1 에피택시얼 층(80)은 실리콘 기판(10)과 제2 에피택시얼 층(90) 사이에서 격자 미스매치(lattice mismatch)나 슬립 전위 결함(slip dislocation) 등을 방지할 수 있도록 소정의 두께 이상으로 형성되어야 한다. 제1 에피택시얼 층(50)의 저면으로부터의 두께와 측벽으로부터의 두께가 다른 경우, 제1 에피택시얼 층(50) 상면에 형성되는 제2 에피택시얼 층(60)의 부피가 줄어들 수 있다. 상기 트랜지스터의 채널 영역에 큰 압축 응력이 인가되지 못할 수도 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 300: 기판 140, 342, 344: 게이트 구조물
110, 312, 314: 게이트 절연막 패턴 120, 232, 324: 게이트 전극
130, 332, 334: 게이트 마스크 150, 358: 스페이서 구조물
152, 352: 제1 스페이서 154, 354: 제2 스페이서
156, 356: 제3 스페이서 160, 380: 제1 리세스
170, 390: 예비 제1 에피택시얼 층 175, 395: 제1 에피택시얼 층
170, 400: 제2 리세스 190: 예비 제2 에피택시얼 층
195, 415: 제2 에피택시얼 층 200: 제3 리세스
215: 제3 에피택시얼 층 102, 302: 불순물 영역
360, 365: 스페이서막
370, 375, 420: 포토레지스트 패턴

Claims (10)

  1. 실리콘을 포함하는 기판 상에 게이트 구조물을 형성하는 단계;
    상기 게이트 구조물에 인접한 상기 기판의 상부를 식각하여 제1 리세스를 형성하는 단계;
    상기 제1 리세스 내에 실리콘-게르마늄을 포함하는 제1 에피택시얼 층을 형성하는 단계;
    상기 제1 에피택시얼 층의 상부를 식각하여 제2 리세스를 형성하는 단계; 및
    상기 제2 리세스 내에 실리콘-게르마늄을 포함하는 제2 에피택시얼 층을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.
  2. 제1항에 있어서, 상기 각 제1 및 제2 리세스들은 실리콘의 결정학적 [111] 면에 평행한 패싯(facet)을 적어도 하나 이상 구비하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  3. 제1항에 있어서, 상기 제2 에피택시얼 층의 게르마늄 농도는 상기 제1 에피택시얼 층의 게르마늄 농도보다 높은 것을 특징으로 하는 트랜지스터의 제조 방법.
  4. 제1항에 있어서, 상기 제1 리세스를 형성하는 단계는,
    상기 게이트 구조물의 측벽 상에 제1 스페이서를 형성하는 단계;
    상기 게이트 구조물 및 상기 제1 스페이서를 식각 마스크로 사용하여 상기 게이트 구조물에 인접한 상기 기판 상부에 제1 건식 식각 공정을 수행하여 상기 제1 리세스를 형성하는 단계; 및
    상기 제1 리세스에 인접한 상기 기판 부분에 제1 습식 식각 공정을 수행하여 상기 제1 리세스의 영역을 확장하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  5. 제4항에 있어서, 상기 제1 건식 식각 공정은 등방성 식각 특성을 갖는 것을 특징으로 하는 트랜지스터의 제조 방법.
  6. 제4항에 있어서, 상기 제1 습식 식각 공정은 실리콘의 결정학적 면에 따른 식각 선택비를 갖는 식각액을 사용하여 수행되는 것을 특징으로 하는 트랜지스터의 제조 방법.
  7. 제6항에 있어서, 상기 식각액은 NH4OH, NH3OH, TMAH(Tetramethyl ammonium hydroxide), KOH, NaOH 및 BTMH 중 어느 하나를 포함하는 것을 특징으로 하는 트랜지스터의 제조 방법.
  8. 제4항에 있어서, 상기 제2 리세스를 형성하는 단계는,
    상기 제1 스페이서 상에 제2 스페이서를 형성하는 단계;
    상기 게이트 구조물 및 상기 제1 및 제2 스페이서들을 식각 마스크로 사용하여 상기 게이트 구조물에 인접한 상기 제1 에피택시얼 층 상부에 제2 건식 식각 공정을 수행하여 상기 제2 리세스를 형성하는 단계; 및
    상기 제2 리세스에 인접한 상기 제1 에피택시얼 층 부분에 제2 습식 식각 공정을 수행하여 상기 제2 리세스를 확장하는 단계를 포함하는 트랜지스터의 제조 방법.
  9. 제8항에 있어서, 상기 제2 건식 식각 공정은 등방성 식각 특성을 갖고, 상기 제2 습식 식각 공정은 실리콘의 결정학적 면에 따른 식각 선택비를 갖는 식각액을 사용하여 수행되는 것을 특징으로 하는 트랜지스터의 제조 방법.
  10. 제1항에 있어서,
    상기 제2 에피택시얼 층의 상부를 식각하여 제3 리세스를 형성하는 단계; 및
    상기 제3 리세스 내에 실리콘-게르마늄을 포함하는 제3 에피택시얼 층을 형성하는 단계를 더 포함하고,
    상기 제3 에피택시얼 층의 게르마늄 농도는 상기 제1 및 제2 에피택시얼 층들의 게르마늄 농도보다 높은 것을 특징으로 하는 트랜지스터의 제조 방법.
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