JP2011199112A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】ストレスライナー膜によるチャネル領域の効果的な歪みによりキャリア移動度が向上した半導体装置およびその製造方法を提供する。
【解決手段】本発明の一態様に係る半導体装置１００は、素子分離パターンを有する溝１２を有する半導体基板２と、溝２の側面上に形成された側壁１０と、半導体基板２の溝１２に囲まれた領域に形成された、半導体基板２中にチャネル領域８を有するＭＯＳＦＥＴ３と、ＭＯＳＦＥＴ３上および溝１２内の側壁１０上に連続して形成された、チャネル領域８に歪みを発生させるストレスライナー膜１１とを有する。
【選択図】図１
【解決手段】本発明の一態様に係る半導体装置１００は、素子分離パターンを有する溝１２を有する半導体基板２と、溝２の側面上に形成された側壁１０と、半導体基板２の溝１２に囲まれた領域に形成された、半導体基板２中にチャネル領域８を有するＭＯＳＦＥＴ３と、ＭＯＳＦＥＴ３上および溝１２内の側壁１０上に連続して形成された、チャネル領域８に歪みを発生させるストレスライナー膜１１とを有する。
【選択図】図１
Description
本発明は、半導体装置およびその製造方法に関する。
従来の半導体装置として、素子分離用溝の内壁からトランジスタ上まで連続して形成されたストレスライナー膜を有するものが知られている（例えば、特許文献１参照）。特許文献１の半導体装置によれば、ストレスライナー膜により半導体基板にストレスをかけて、キャリアの移動度を向上させることができる。
また、従来の他の半導体装置として、チャネル領域に応力を印加するＳｉＧｅ混晶層領域、素子分離構造内のストレスライナー膜、およびトランジスタ上のストレスライナー膜を有するものが知られている（例えば、特許文献２参照）。特許文献２の半導体装置によれば、ＳｉＧｅ混晶層領域およびストレスライナー膜により半導体基板にストレスをかけて、キャリアの移動度を向上させることができる。しかし、素子分離構造内のストレスライナー膜とトランジスタ上のストレスライナー膜は独立して形成されるため、ストレスライナー膜から半導体基板に加わるストレスはあまり大きくはないものと考えられる。
本発明の目的は、ストレスライナー膜によるチャネル領域の効果的な歪みによりキャリア移動度が向上した半導体装置およびその製造方法を提供することにある。
本発明の一態様は、素子分離パターンを有する溝を有する半導体基板と、前記溝の側面上に形成された側壁と、前記半導体基板の前記溝に囲まれた領域に形成された、前記半導体基板中にチャネル領域を有するトランジスタと、前記トランジスタ上および前記溝内の前記側壁上に連続して形成された、前記チャネル領域に歪みを発生させるストレスライナー膜と、を有する半導体装置を提供する。
また、本発明の他の一態様は、半導体基板に素子分離パターンを有する溝を形成する工程と、前記溝の側面上に側壁を形成する工程と、前記側壁を形成する前または後に、前記半導体基板の前記溝に囲まれた領域に、前記半導体基板中にチャネル領域を有するトランジスタを形成する工程と、前記トランジスタおよび前記側壁を覆うように、前記チャネル領域に歪みを発生させるストレスライナー膜を形成する工程と、を含む半導体装置の製造方法を提供する。
また、本発明の他の一態様は、素子分離パターンを有する溝を有する半導体基板と、前記半導体基板中のチャネル領域と前記チャネル領域に歪みを発生させる前記チャネル領域の両側のエピタキシャル結晶層とを有する、前記半導体基板の前記溝に囲まれた領域に形成されたトランジスタと、前記トランジスタ上および前記溝内に連続して形成された、前記チャネル領域に歪みを発生させるストレスライナー膜と、を有する半導体装置を提供する。
本発明によれば、ストレスライナー膜によるチャネル領域の効果的な歪みによりキャリア移動度が向上した半導体装置およびその製造方法を提供することができる。
〔第１の実施の形態〕
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置１００の垂直断面図である。半導体装置１００は、素子分離パターンを有する溝１２を有する半導体基板２と、溝１２の側面上に形成された側壁１０と、半導体基板２上の溝１２に囲まれた領域に形成されたＭＯＳＦＥＴ３（Metal Oxide Semiconductor Field Effect Transistor）と、ＭＯＳＦＥＴ３上および溝１２の内の側壁１０上に連続して形成されたストレスライナー膜１１とを有する。
（半導体装置の構成）
図１は、本発明の第１の実施の形態に係る半導体装置１００の垂直断面図である。半導体装置１００は、素子分離パターンを有する溝１２を有する半導体基板２と、溝１２の側面上に形成された側壁１０と、半導体基板２上の溝１２に囲まれた領域に形成されたＭＯＳＦＥＴ３（Metal Oxide Semiconductor Field Effect Transistor）と、ＭＯＳＦＥＴ３上および溝１２の内の側壁１０上に連続して形成されたストレスライナー膜１１とを有する。
ＭＯＳＦＥＴ３は、半導体基板２上にゲート絶縁膜４を介して形成されたゲート電極５と、ゲート電極５の側面上に形成されたオフセットスペーサ６と、オフセットスペーサ６の側面上に形成されたゲート側壁７と、半導体基板２内のゲート電極５下に形成されたチャネル領域８と、チャネル領域８の両側に形成されたソース・ドレイン領域９とを有する。なお、図示しないが、半導体基板２中のＭＯＳＦＥＴ３下の領域に、ウェルが形成されていてもよい。
ストレスライナー膜１１は応力を内包するように形成された膜であり、ＳｉＮ等の絶縁材料からなる。ストレスライナー膜１１は応力を内包するため、周辺の部材に歪みを発生させる。
ＭＯＳＦＥＴ３がｐ型トランジスタである場合は、圧縮応力を内包するストレスライナー膜１１により、チャネル領域８にチャネル方向の圧縮歪みを発生させてチャネル領域８中のキャリア（正孔）の移動度を向上させることができる。
また、ＭＯＳＦＥＴ３がｎ型トランジスタである場合は、伸張応力を内包するストレスライナー膜１１により、チャネル領域８にチャネル方向の伸張歪みを発生させてチャネル領域８中のキャリア（電子）の移動度を向上させることができる。
例えば、ストレスライナー膜１１としてＳｉＮ膜を形成する場合、ＳｉＮ膜中の水素濃度を制御し、応力の方向を制御することができる。
側壁１０は、ＳｉＮ、ＳｉＯ２等の絶縁材料からなる。ストレスライナー膜１１は側壁１０上に形成されるため、側壁１０の大きさを制御することにより、溝１２内のストレスライナー膜１１の形状や深さを制御することができる。これにより、ストレスライナー膜１１からチャネル領域８に加わる力のベクトルを調節し、チャネル領域８に発生させる歪みの大きさを制御することができる。
半導体基板２は、Ｓｉ結晶等のＳｉ系結晶からなる。
ゲート絶縁膜４は、例えば、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の絶縁材料、またはＨｆＳｉＯＮ等の高誘電率材料からなる。
ゲート電極５は、例えば、導電型不純物を含む多結晶Ｓｉ等のＳｉ系多結晶、金属、またはこれらの積層体からなる。また、ゲート電極５の上部または全部に金属シリサイド層が形成されてもよい。
オフセットスペーサ６、およびゲート側壁７は、ＳｉＯ２、ＳｉＮ等の絶縁材料からなる。
ソース・ドレイン領域９は、導電型不純物を半導体基板２に注入することにより形成される。ｎ型のソース・ドレイン領域９を形成する場合は、Ａｓ、Ｐ等のｎ型不純物が用いられる。また、ｐ型のソース・ドレイン領域９を形成する場合は、Ｂ、ＢＦ２等のｎ型不純物が用いられる。また、ソース・ドレイン領域９の上部に金属シリサイド層が形成されてもよい。
以下に、本実施の形態に係る半導体装置１００の製造方法の一例を示す。
（半導体装置の製造）
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｇ）は、本発明の第１の実施の形態に係る半導体装置１００の製造工程を示す断面図である。
図２Ａ（ａ）〜（ｄ）、図２Ｂ（ｅ）〜（ｇ）は、本発明の第１の実施の形態に係る半導体装置１００の製造工程を示す断面図である。
まず、図２Ａ（ａ）に示すように、半導体基板２に素子分離パターンを有する溝１２を形成する。溝１２は、例えば、フォトリソグラフィ法とＲＩＥ法により形成される。
次に、図２Ａ（ｂ）に示すように、溝１２の内面を覆うように半導体基板２上の全面に絶縁膜１３を形成する。絶縁膜１３は、ＣＶＤ（Chemical Vapor Deposition）法等により形成される。
次に、図２Ａ（ｃ）に示すように、絶縁膜１３を側壁１０に加工する。絶縁膜１３は、ＲＩＥ法等の異方性エッチングにより側壁形状に加工される。
次に、図２Ａ（ｄ）に示すように、側壁１０を覆うようにキャップ膜１４溝１２内に埋め込む。キャップ膜１４は、側壁１０の材料に対して十分なエッチング選択性を有する材料からなる。例えば、側壁１０がＳｉＮからなる場合、キャップ膜１４の材料としてＳｉＯ２を用いることができる。キャップ膜１４は、例えば、半導体基板２上の全面に形成した絶縁膜をパターニングすることにより形成される。
次に、図２Ｂ（ｅ）に示すように、半導体基板２の溝１２に囲まれた領域にＭＯＳＦＥＴ３を形成する。以下に、ＭＯＳＦＥＴ３の製造工程の具体例を記す。
まず、半導体基板２上にゲート絶縁膜４およびゲート電極５の材料膜を形成した後、これらをパターニングしてゲート絶縁膜４およびゲート電極５を形成する。次に、半導体基板２上の全面に絶縁膜を形成し、これを異方性エッチングにより加工してゲート電極５の側面にオフセットスペーサ６を形成する。次に、ゲート電極５およびオフセットスペーサ６をマスクとして用いて導電型不純物を半導体基板２に注入し、ソース・ドレイン領域９の浅い領域を形成する。
次に、半導体基板２上の全面に絶縁膜を形成し、これを異方性エッチングにより加工してオフセットスペーサ６の側面にゲート側壁７を形成する。次に、ゲート電極５、オフセットスペーサ６、およびゲート側壁７をマスクとして用いて半導体基板２に導電型不純物を注入し、ソース・ドレイン領域９の深い領域を形成する。
なお、側壁１０はキャップ膜１４により保護されているため、ＭＯＳＦＥＴ３の製造工程におけるエッチングによるダメージから守られる。
次に、図２Ｂ（ｆ）に示すように、ドライエッチングまたはウェットエッチングによりキャップ膜１４を除去する。キャップ膜１４は側壁１０に対して十分な選択性を有するため、キャップ膜１４のみを選択的に除去することができる。
次に、図２Ｂ（ｇ）に示すように、ＭＯＳＦＥＴ３上および溝１２内の側壁１０上に連続するようにストレスライナー膜１１を形成する。ここで、側壁１０の大きさに依存して溝１２内のストレスライナー膜１１の形状や深さが決定される。その後、図示しないが、ストレスライナー膜１１上に層間絶縁膜等を形成する。
図３（ａ）は、図２Ｂ（ｆ）に示される工程において、側壁１０をより大きく（厚く）形成した場合の図である。側壁１０が大きいため、溝１２の側壁１０により占められる領域が大きくなる。
これにより、図３（ｂ）に示すように、ストレスライナー膜１１の溝１２内における深さが減少し、形状が平面に近くなる。その結果、ストレスライナー膜１１からチャネル領域８に加わる力のベクトルが図２Ｂ（ｇ）に示される構造におけるものと異なる。
また、反対に、側壁１０を小さく（薄く）形成することによりストレスライナー膜１１の溝１２内における形状を変え、ストレスライナー膜１１からチャネル領域８に加わる力のベクトルを調節してもよい。
（第１の実施の形態の効果）
本発明の第１の実施の形態によれば、ストレスライナー膜１１をＭＯＳＦＥＴ３上だけでなく溝１２内にも形成することにより、より効果的にチャネル領域８に歪みを発生させることができる。
本発明の第１の実施の形態によれば、ストレスライナー膜１１をＭＯＳＦＥＴ３上だけでなく溝１２内にも形成することにより、より効果的にチャネル領域８に歪みを発生させることができる。
さらに、溝１２内に側壁１０を形成し、側壁１０上にストレスライナー膜１１を形成することにより、ストレスライナー膜１１により発生するチャネル領域８内の歪みの大きさを制御することができる。
〔第２の実施の形態〕
本発明の第２の実施の形態は、ＭＯＳＦＥＴ３と側壁１０の製造工程の順序が第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略または簡略化する。
本発明の第２の実施の形態は、ＭＯＳＦＥＴ３と側壁１０の製造工程の順序が第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略または簡略化する。
（半導体装置の製造）
図４Ａ（ａ）〜（ｄ）、図４Ｂ（ｅ）〜（ｇ）は、本発明の第２の実施の形態に係る半導体装置１００の製造工程を示す断面図である。
図４Ａ（ａ）〜（ｄ）、図４Ｂ（ｅ）〜（ｇ）は、本発明の第２の実施の形態に係る半導体装置１００の製造工程を示す断面図である。
まず、図４Ａ（ａ）に示すように、半導体基板２に素子分離パターンを有する溝１２を形成する。
次に、図４Ａ（ｂ）に示すように、溝１２内にＳＴＩ（Shallow Trench Isolation）１５を形成する。ＳＴＩ１５は、例えば、溝１２を埋めるように半導体基板２上の全面に形成した絶縁膜をパターニングすることにより形成される。
次に、図４Ａ（ｃ）に示すように、半導体基板２の溝１２に囲まれた領域（ＳＴＩ１５に囲まれた領域）にＭＯＳＦＥＴ３を形成する。
次に、図４Ａ（ｄ）に示すように、ドライエッチングまたはウェットエッチングによりＳＴＩ１５を除去する。
次に、図４Ｂ（ｅ）に示すように、溝１２の内面を覆うように半導体基板２上の全面に絶縁膜１３を形成する。
次に、図４Ｂ（ｆ）に示すように、絶縁膜１３を側壁１０に加工する。なお、側壁１０を加工するためのエッチングによるＭＯＳＦＥＴ３へのダメージが懸念される場合は、絶縁膜１３を形成する前にハードマスク等によりＭＯＳＦＥＴ３を保護することが好ましい。
次に、図４Ｂ（ｇ）に示すように、ＭＯＳＦＥＴ３上および溝１２内の側壁１０上に連続するようにストレスライナー膜１１を形成する。
（第２の実施の形態の効果）
本発明の第２の実施の形態によれば、ＭＯＳＦＥＴ３の形成後に側壁１０を形成する場合であっても、半導体装置１００が得られる。
本発明の第２の実施の形態によれば、ＭＯＳＦＥＴ３の形成後に側壁１０を形成する場合であっても、半導体装置１００が得られる。
〔第３の実施の形態〕
本発明の第３の実施の形態は、側壁が形成されずにエピタキシャル結晶層が形成される点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略または簡略化する。
本発明の第３の実施の形態は、側壁が形成されずにエピタキシャル結晶層が形成される点において第１の実施の形態と異なる。なお、第１の実施の形態と同様の点については説明を省略または簡略化する。
（半導体装置の構成）
図５は、本発明の第３の実施の形態に係る半導体装置２００の垂直断面図である。半導体装置２００は、素子分離パターンを有する溝２２を有する半導体基板２と、半導体基板２上の溝２２に囲まれた領域に形成されたＭＯＳＦＥＴ２０（Metal Oxide Semiconductor Field Effect Transistor）と、ＭＯＳＦＥＴ２０上および溝２２内に連続して形成されたストレスライナー膜２１とを有する。
図５は、本発明の第３の実施の形態に係る半導体装置２００の垂直断面図である。半導体装置２００は、素子分離パターンを有する溝２２を有する半導体基板２と、半導体基板２上の溝２２に囲まれた領域に形成されたＭＯＳＦＥＴ２０（Metal Oxide Semiconductor Field Effect Transistor）と、ＭＯＳＦＥＴ２０上および溝２２内に連続して形成されたストレスライナー膜２１とを有する。
ＭＯＳＦＥＴ２０は、ゲート絶縁膜４、ゲート電極５、オフセットスペーサ６、ゲート側壁７、チャネル領域８、ソース・ドレイン領域９、およびチャネル領域８の両側に形成されたエピタキシャル結晶層２３を有する。
エピタキシャル結晶層２３は、半導体基板２の結晶表面を下地として用いて結晶をエピタキシャル成長させることにより形成される。エピタキシャル結晶層２３を構成する結晶は、半導体基板２を構成する結晶と異なる格子定数を有する。このため、半導体基板２内のチャネル領域８にエピタキシャル結晶層２３に起因する歪みが発生する。
ＭＯＳＦＥＴ２０がｐ型トランジスタである場合は、半導体基板２を構成する結晶よりも格子定数が大きい結晶（ＳｉＧｅ結晶等）をエピタキシャル結晶層２３に用いる。これにより、チャネル領域８にチャネル方向の圧縮歪みを発生させてチャネル領域８中のキャリア（正孔）の移動度を向上させることができる。
また、ＭＯＳＦＥＴ２０がｎ型トランジスタである場合は、半導体基板２を構成する結晶よりも格子定数が小さい結晶（ＳｉＣ結晶等）をエピタキシャル結晶層２３に用いる。これにより、チャネル領域８にチャネル方向の伸張歪みを発生させてチャネル領域８中のキャリア（電子）の移動度を向上させることができる。
また、エピタキシャル結晶層２３は、半導体基板２の主面と異なる面方位を有するファセット面２４を有する。ファセット面２４は、結晶の面方位毎の成長速度の違いにより現れる面である。
ストレスライナー膜２１は、第１の実施の形態のストレスライナー膜１１と同じ材料から形成することができ、同じ機能を有する。
図６（ａ）、（ｂ）は、ストレスライナー膜２１とエピタキシャル結晶層２３からチャネル領域８に加わる力を模式的に表した図である。ここで、チャネル方向のストレスライナー膜２１からの力を力２１Ｆ、チャネル方向のエピタキシャル結晶層２３からの力を力２３Ｆとする。
図６（ｂ）に示される構造におけるチャネル領域８と溝２２の距離は、図６（ａ）に示される構造におけるそれよりも小さい。そのため、エピタキシャル結晶層２３の大きさは、図６（ｂ）に示される構造よりも図６（ａ）に示される構造において大きい。また、チャネル領域８と溝２２内のストレスライナー膜２１の距離は、図６（ｂ）に示される構造よりも図６（ａ）に示される構造において大きい。
チャネル領域８と溝２２の距離が小さいほどエピタキシャル結晶層２３中のファセット面２４の占める割合が増えるため、特に、微細な半導体装置においては、チャネル領域８と溝２２の距離が異なる領域の間でのエピタキシャル結晶層２３の大きさの差は顕著である。
力２３Ｆの大きさはエピタキシャル結晶層２３が大きいほど大きくなるため、図６（ｂ）に示される力２３Ｆは図６（ａ）に示される力２３Ｆよりも小さい。
一方、力２１Ｆの大きさはチャネル領域８と溝２２内のストレスライナー膜２１の距離が小さいほど大きくなるため、図６（ｂ）に示される力２１Ｆは図６（ａ）に示される力２１Ｆよりも大きい。
このため、ストレスライナー膜２１とエピタキシャル結晶層２３のいずれか一方のみを用いる場合、チャネル領域８と溝２２の距離が異なる領域の間で、チャネル領域８に発生する歪みの大きさに差が現れる。
しかし、本実施の形態のように、ストレスライナー膜２１とエピタキシャル結晶層２３の両方を用いることにより、チャネル領域８と溝２２の距離が異なる領域の間のチャネル領域８に発生する歪みの大きさの差を小さくすることができる。
以下に、本実施の形態に係る半導体装置２００の製造方法の一例を示す。
（半導体装置の製造）
図７（ａ）〜（ｄ）は、本発明の第３の実施の形態に係る半導体装置２００の製造工程を示す断面図である。
図７（ａ）〜（ｄ）は、本発明の第３の実施の形態に係る半導体装置２００の製造工程を示す断面図である。
まず、図７（ａ）に示すように、半導体基板２に溝２２を形成した後、溝２２内にＳＴＩ２５を形成する。ＳＴＩ２５は、例えば、溝２２を埋めるように半導体基板２上の全面に形成した絶縁膜をパターニングすることにより形成される。
次に、図７（ｂ）に示すように、半導体基板２の溝２２に囲まれた領域（ＳＴＩ２５に囲まれた領域）にＭＯＳＦＥＴ２０を形成する。
エピタキシャル結晶層２３は、ゲート電極５、オフセットスペーサ６、およびゲート側壁７をマスクとして用いたエッチングにより半導体基板２に溝を形成し、その溝内に結晶をエピタキシャル成長させることにより形成される。このとき、ＳＴＩ２５の表面からはエピタキシャル結晶成長が起こらないため、ＳＴＩ２５に隣接する領域にファセット面２４が現れる。
ソース・ドレイン領域９の深い領域は、エピタキシャル結晶層２３を形成した後に、エピタキシャル結晶層２３および半導体基板２に導電型不純物を注入することにより形成することができる。
また、結晶のエピタキシャル成長と同時に導電型不純物を結晶中に導入する方法（in-situドーピング）によりエピタキシャル結晶層２３を形成した場合は、エピタキシャル結晶層２３をソース・ドレイン領域９の深い領域として用いることができる。
次に、図７（ｃ）に示すように、ドライエッチングまたはウェットエッチングによりＳＴＩ２５を除去する。
次に、図７（ｄ）に示すように、ＭＯＳＦＥＴ２０上および溝２２内に連続するようにストレスライナー膜２１を形成する。
なお、図８（ａ）に示すように、ＳＴＩ２５を完全に除去せずに溝２２の底に残してもよい。この場合、図８（ｂ）に示すように、ＳＴＩ２５を完全に除去する場合よりもストレスライナー膜２１の溝２２内における深さが減少する。その結果、チャネル領域８に発生する歪みが小さくなる。このように、溝２２の底に残すＳＴＩ２５の厚さを制御することにより、ストレスライナー膜２１により発生するチャネル領域８内の歪みの大きさを制御することができる。
また、図９（ａ）に示すように、ＳＴＩ２５を完全に除去した後に、溝２２の内面に絶縁膜２６を形成してもよい。図９（ｂ）に示すように、ストレスライナー膜２１は絶縁膜２６上に形成されるため、絶縁膜２６の厚さを制御することにより、ストレスライナー膜２１の溝２２内における大きさおよび深さを制御することができる。これにより、ストレスライナー膜２１により発生するチャネル領域８内の歪みの大きさを制御することができる。
さらに、ＳｉＮからなるストレスライナー膜２１が有する電荷保持特性のＭＯＳＦＥＴ２０への影響が懸念される場合は、ＳｉＯ２等からなる絶縁膜２６を形成することにより、この影響を抑えることができる。
（第３の実施の形態の効果）
本発明の第３の実施の形態によれば、ストレスライナー膜２１とエピタキシャル結晶層２３の両方を用いることにより、チャネル領域８と溝２２の距離が異なる領域の間のチャネル領域８に発生する歪みの大きさの差を小さくすることができる。これにより、パターンが異なる領域のトランジスタの間の動作性能の差を小さくすることができる。
本発明の第３の実施の形態によれば、ストレスライナー膜２１とエピタキシャル結晶層２３の両方を用いることにより、チャネル領域８と溝２２の距離が異なる領域の間のチャネル領域８に発生する歪みの大きさの差を小さくすることができる。これにより、パターンが異なる領域のトランジスタの間の動作性能の差を小さくすることができる。
〔第４の実施の形態〕
本発明の第４の実施の形態は、第１の実施の形態と第３の実施の形態を組み合わせた形態である。なお、第１および第３の実施の形態と同様の点については説明を省略または簡略化する。
本発明の第４の実施の形態は、第１の実施の形態と第３の実施の形態を組み合わせた形態である。なお、第１および第３の実施の形態と同様の点については説明を省略または簡略化する。
（半導体装置の構成）
図１０は、本発明の第４の実施の形態に係る半導体装置３００の垂直断面図である。半導体装置３００は、素子分離パターンを有する溝２２を有する半導体基板２と、溝２２の側面上に形成された側壁３０と、半導体基板２上の溝２２に囲まれた領域に形成されたＭＯＳＦＥＴ２０と、ＭＯＳＦＥＴ２０上および溝２２内に連続して形成されたストレスライナー膜３１とを有する。
図１０は、本発明の第４の実施の形態に係る半導体装置３００の垂直断面図である。半導体装置３００は、素子分離パターンを有する溝２２を有する半導体基板２と、溝２２の側面上に形成された側壁３０と、半導体基板２上の溝２２に囲まれた領域に形成されたＭＯＳＦＥＴ２０と、ＭＯＳＦＥＴ２０上および溝２２内に連続して形成されたストレスライナー膜３１とを有する。
ＭＯＳＦＥＴ２０は、第３の実施の形態と同じ構成を有する。
側壁３０は、第１の実施の形態の側壁１０と同じ材料から形成することができる。
ストレスライナー膜３１は、第１の実施の形態のストレスライナー膜１１と同じ材料から形成することができ、同じ機能を有する。
以下に、本実施の形態に係る半導体装置３００の製造方法の一例を示す。
（半導体装置の製造）
図１１（ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置３００の製造工程を示す断面図である。
図１１（ａ）〜（ｃ）は、本発明の第４の実施の形態に係る半導体装置３００の製造工程を示す断面図である。
まず、図７（ｃ）に示されるＳＴＩ２５を除去する工程までを第１の実施の形態と同様に行う。
次に、図１１（ａ）に示すように、溝２２の内面を覆うように半導体基板２上の全面に絶縁膜３２を形成する。
次に、図１１（ｂ）に示すように、異方性エッチングにより絶縁膜３２を側壁３０に加工する。
次に、図１１（ｃ）に示すように、ＭＯＳＦＥＴ３上および溝２２内の側壁３０上に連続するようにストレスライナー膜３１を形成する。
（第４の実施の形態の効果）
本発明の第４の実施の形態によれば、側壁３０、ストレスライナー膜３１、およびエピタキシャル結晶層２３を用いることにより、第１および第３の実施の形態の効果が得られ、より効果的にチャネル領域８に歪みを発生させることができる。
本発明の第４の実施の形態によれば、側壁３０、ストレスライナー膜３１、およびエピタキシャル結晶層２３を用いることにより、第１および第３の実施の形態の効果が得られ、より効果的にチャネル領域８に歪みを発生させることができる。
〔他の実施の形態〕
本発明は、上記第１〜４の実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
本発明は、上記第１〜４の実施の形態に限定されず、発明の主旨を逸脱しない範囲内において種々変形実施が可能である。
また、発明の主旨を逸脱しない範囲内において上記各実施の形態の構成要素を任意に組み合わせることができる。
１００、２００、３００ 半導体装置、 ２ 半導体基板、 ３、２０ ＭＯＳＦＥＴ、 ８ チャネル領域、 １０、３０ 側壁、 １１、２１、３１ ストレスライナー膜、 １２、２２ 溝、 ２３ エピタキシャル結晶層
Claims (5)
- 素子分離パターンを有する溝を有する半導体基板と、
前記溝の側面上に形成された側壁と、
前記半導体基板の前記溝に囲まれた領域に形成された、前記半導体基板中にチャネル領域を有するトランジスタと、
前記トランジスタ上および前記溝内の前記側壁上に連続して形成された、前記チャネル領域に歪みを発生させるストレスライナー膜と、
を有する半導体装置。 - 前記トランジスタは、前記チャネルに歪みを発生させる、前記チャネル領域の両側のエピタキシャル領域を有する、
請求項１に記載の半導体装置。 - 半導体基板に素子分離パターンを有する溝を形成する工程と、
前記溝の側面上に側壁を形成する工程と、
前記側壁を形成する前または後に、前記半導体基板の前記溝に囲まれた領域に、前記半導体基板中にチャネル領域を有するトランジスタを形成する工程と、
前記トランジスタおよび前記側壁を覆うように、前記チャネル領域に歪みを発生させるストレスライナー膜を形成する工程と、
を含む半導体装置の製造方法。 - 前記側壁を形成した後、前記側壁を覆うように、前記側壁の材料に対して十分なエッチング選択性を有する材料からなるキャップ膜を形成し、
前記キャップ膜を形成した後、前記トランジスタを形成し、
前記トランジスタを形成した後、前記キャップ膜を除去して前記ストレスライナー膜を形成する、
前記請求項３に記載の半導体装置の製造方法。 - 素子分離パターンを有する溝を有する半導体基板と、
前記半導体基板中のチャネル領域と前記チャネル領域に歪みを発生させる前記チャネル領域の両側のエピタキシャル結晶層とを有する、前記半導体基板の前記溝に囲まれた領域に形成されたトランジスタと、
前記トランジスタ上および前記溝内に連続して形成された、前記チャネル領域に歪みを発生させるストレスライナー膜と、
を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010065993A JP2011199112A (ja) | 2010-03-23 | 2010-03-23 | 半導体装置およびその製造方法 |
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| JP2011199112A true JP2011199112A (ja) | 2011-10-06 |
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| JP (1) | JP2011199112A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10886407B2 (en) | 2016-12-21 | 2021-01-05 | Sony Semiconductor Solutions Corporation | Semiconductor device, manufacturing method for semiconductor device, and electronic apparatus |
| US10950726B2 (en) | 2016-04-25 | 2021-03-16 | Sony Corporation | Semiconductor device, CMOS circuit, and electronic apparatus with stress in channel region |
| DE112019004877T5 (de) | 2018-09-28 | 2021-08-12 | Sony Semiconductor Solutions Corporation | Halbleitervorrichtung und produktionsverfahren für eine halbleitervorrichtung |
| DE112020003157T5 (de) | 2019-06-26 | 2022-03-17 | Sony Semiconductor Solutions Corporation | Halbleitervorrichtung |
-
2010
- 2010-03-23 JP JP2010065993A patent/JP2011199112A/ja not_active Withdrawn
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