DE112020003157T5

DE112020003157T5 - Halbleitervorrichtung

Info

Publication number: DE112020003157T5
Application number: DE112020003157.8T
Authority: DE
Inventors: Yuki Yanagisawa; Yushi Koriyama
Original assignee: Sony Semiconductor Solutions Corp
Current assignee: Sony Semiconductor Solutions Corp
Priority date: 2019-06-26
Filing date: 2020-04-01
Publication date: 2022-03-17
Also published as: JP2021005608A; WO2020261692A1; CN114008795A; US20220270954A1

Abstract

Bereitgestellt wird eine Halbleitervorrichtung, welche einen Multi-Gate-Transistor enthält, der eine Vielzahl von Gates in einem gemeinsamen Aktiv-Gebiet aufweist, worin der Multi-Gate-Transistor eine kammförmige Metallstruktur aufweist, in der ein erstes Metall in einer W-Längenrichtung von Kontakten, die in einer einzelnen Reihe in sowohl einem Source-Gebiet als auch einem Drain-Gebiet angeordnet sind, herausgezogen und gebündelt ist, und der Multi-Gate-Transistor ein Verdrahtungs-Layout aufweist, in welchem sich ein Wurzelabschnitt des ersten Metalls unmittelbar oberhalb eines Endes des Source-Gebiets und des Drain-Gebiets befindet oder innerhalb des Endes des Source-Gebiets und des Drain-Gebiets in der W-Längenrichtung angeordnet ist.

Description

TECHNISCHES GEBIET
Die vorliegende Technologie bezieht sich auf eine Halbleitervorrichtung, die beispielsweise für ein Schaltelement einer Hochfrequenzvorrichtung geeignet ist.
HINTERGRUNDTECHNIK
Ein Kommunikationsendgerät enthält beispielsweise eine Vorrichtung, die als Antennenschalter bezeichnet wird, der Signale zwischen einer Empfangsseite und einer Sendeseite schaltet. In den letzten Jahren hat sich mit Zunahme der Anzahl an Bändern die Anzahl an Signalpfaden in einer Schaltung erhöht und ist komplex geworden, und die Nachfrage nach einem Smartphone, das dies unterstützt, steigt. Unter solchen Umständen wird ein Halbleiterschalter, der klein ist und einen Hochgeschwindigkeitsbetrieb ausführen kann, als zu montierende Antenne genutzt.
Eine wichtige Eigenschaft solch eines Halbleiterschalters ist die Reduzierung des Verlusts von durch ihn hindurchgehenden Hochfrequenzwellen. Zu diesem Zweck ist es wichtig, den Widerstand eines Feldeffekttransistors (FET, worauf hier im Folgenden gegebenenfalls als Transistor verwiesen wird) in einem EIN-Zustand (EIN-Widerstand, worauf hier im Folgenden gegebenenfalls als Ron verwiesen wird) oder die Kapazität des Transistors in einem AUS-Zustand (AUS-Kapazität, worauf hier im Folgenden gegebenenfalls als Coff verwiesen wird) zu reduzieren, das heißt, das Produkt (Ron*Coff) des EIN-Widerstands und der AUS-Kapazität zu reduzieren.
Herkömmlicherweise war im Hinblick auf eine bessere Leistungsfähigkeit ein einen Verbindungshalbleiter nutzender Halbleiterschalter weitverbreitet; in den letzten Jahren ist jedoch im Hinblick auf eine Ausgewogenheit zwischen Kosten und Leistungsfähigkeit ein Schalter aufgekommen, der ein Silizium-auf-Isolator- (SOI-)Substrat nutzt. In SOI-Schaltern wurden eine Optimierung eines Störstellenprofils und eine Verbesserung der Elektronenbeweglichkeit basierend auf einer Zugspannungsanwendung auf einen Kanal (z. B. siehe Patentdokument 1) vorgenommen, um Ron zu reduzieren, und wurde ein Abdünnen des oberen Si vorgenommen, um Coff zu reduzieren.
Komponenten des EIN-Widerstands Ron des Schalttransistors umfassen den Kanalwiderstand, den Verdrahtungswiderstand und den Kontaktwiderstand, und der Kanalwiderstand macht einen großen Anteil aus. Wenn der Kanalwiderstand abnimmt, können parasitäre Komponenten der Verdrahtung nicht ignoriert werden. In den letzten Jahren wurde es wichtig, wie man den Verdrahtungswiderstand (worauf hier gegebenenfalls im Folgenden als Rwire verwiesen wird) und die Verdrahtungskapazität (worauf hier gegebenenfalls im Folgenden als Cwire verwiesen wird) reduziert.
ZITATLISTE
PATENTDOKUMENT
Patentdokument 1: offengelegte japanische Patentanmeldung Nr. 2011-199112
ZUSAMMENFASSUNG DER ERFINDUNG
DURCH DIE ERFINDUNG ZU LÖSENDE PROBLEME
Im Fall eines Antennenschalters wird die gesamte Länge der Breite eines Transistors oft so ausgelegt, dass sie 1 mm oder mehr beträgt, um Ron zu reduzieren, und gibt es mehrere Dutzend Gates, wodurch Rwire einer Routing-Einheit zwangsläufig zunimmt. In einem herkömmlichen Verdrahtungs-Layout stehen darüber hinaus der Widerstand und die Kapazität grundsätzlich in einer Zielkonfliktbeziehung, wodurch es schwierig ist, diese beiden zu reduzieren. In Anbetracht des Obigen ist der Effekt einer Verbesserung in Bezug auf (Ron*Coff) schlecht. Die Kopplungskapazität ist in einer Konfiguration, bei der eine Verbindung von unmittelbar oberhalb eines Elements zu einem Kontakthöcker geschaffen wird, um eine Trassenführung bzw. ein Routing der Verdrahtung zu vermeiden, wie etwa einem Leistungstransistor beachtlich. Um den Widerstand in der Höhenrichtung zu reduzieren, ist es außerdem notwendig, Maßnahmen wie etwa ein Anordnen einer Vielzahl von Kontakten in einem Element und ein Vergrößern eines Kontaktdurchmessers zu ergreifen, wobei man dies nicht für einen Transistor für einen Antennenschalter, dessen Elementgröße verkleinert werden muss, übernehmen kann.
Im Hinblick auf das Obige zielt die vorliegende Technologie auf eine Halbleitervorrichtung ab, die imstande ist, diese Probleme zu lösen.
LÖSUNGEN DER PROBLEME
Die vorliegende Technologie bezieht sich auf eine Halbleitervorrichtung, die einen Multi-Gate-Transistor enthält, der eine Vielzahl von Gates in einem gemeinsamen Aktiv-Gebiet aufweist, worin
der Multi-Gate-Transistor eine kammförmige Metallstruktur aufweist, in der ein erstes Metall in einer W-Längenrichtung von Kontakten, die in einer einzelnen Reihe in sowohl einem Source-Gebiet als auch einem Drain-Gebiet angeordnet sind, herausgezogen und gebündelt ist und
der Multi-Gate-Transistor ein Verdrahtungs-Layout aufweist, in welchem sich ein Wurzelabschnitt (bzw. Stammabschnitt oder Ursprungsabschnitt) des ersten Metalls unmittelbar oberhalb eines Endes des Source-Gebiets und des Drain-Gebiets befindet oder innerhalb des Endes des Source-Gebiets und des Drain-Gebiets in der W-Längenrichtung angeordnet ist.
EFFEKTE DER ERFINDUNG
Gemäß zumindest einer Ausführungsform kann das Produkt aus EIN-Widerstand und AUS-Kapazität kleiner als jenes einer herkömmlichen Vorrichtung eingerichtet werden. Man beachte, dass die hierin beschriebenen Effekte nicht notwendigerweise eingeschränkt sind und beliebige der in der vorliegenden Technologie beschriebenen Effekte sein können oder ein davon verschiedener Effekt sein können. Darüber hinaus sind die Inhalte der vorliegenden Technologie nicht als durch die in den folgenden Beschreibungen beispielhaft angeführten Effekte eingeschränkt aufzufassen.
Figurenliste

1 ist eine Draufsicht, die ein beispielhaftes Verdrahtungs-Layout einer Halbleitervorrichtung veranschaulicht, für die die vorliegende Technologie verwendet werden kann.
2 ist eine perspektivische Ansicht, die Beispiele herkömmlicher Verdrahtungs-Layouts veranschaulicht.
3 ist eine grafische Darstellung, die Rwire-Werte für die jeweiligen herkömmlichen Verdrahtungs-Layouts veranschaulicht.
4 ist eine grafische Darstellung, die Cwire-Werte für die jeweiligen herkömmlichen Verdrahtungs-Layouts veranschaulicht.
5 ist ein schematisches Diagramm, das verwendet werden soll, um die vorliegende Technologie zu erläutern.
6 ist eine perspektivische Ansicht, die verwendet werden soll, um die vorliegende Technologie zu erläutern.
7 ist eine Draufsicht, um ein herkömmliches Verdrahtungs-Layout zu erläutern.
8 ist eine Draufsicht, um ein Verdrahtungs-Layout eines Referenzbeispiels zu erläutern.
9 ist eine grafische Darstellung, die eine Änderung von Ron in Bezug auf eine Verdickungsbreite eines Wurzelabschnitts gemäß dem Referenzbeispiel darstellt.
10 ist eine grafische Darstellung, die eine Änderung von Coff in Bezug auf die Verdickungsbreite des Wurzelabschnitts gemäß dem Referenzbeispiel darstellt.
11 ist eine grafische Darstellung, die eine Änderung von (Ron × Coff) in Bezug auf die Verdickungsbreite des Wurzelabschnitts gemäß dem Vergleichsbeispiel darstellt.
12 ist eine grafische Darstellung, die eine Änderung von PB in Bezug auf die Verdickungsbreite des Wurzelabschnitts gemäß dem Referenzbeispiel darstellt.
13 ist eine Draufsicht, die ein Verdrahtungs-Layout gemäß einer ersten Ausführungsform der vorliegenden Technologie veranschaulicht.
14 ist eine Draufsicht, die ein Verdrahtungs-Layout gemäß einer zweiten Ausführungsform der vorliegenden Technologie veranschaulicht.
15 ist eine grafische Darstellung, die eine Änderung von Ron in Bezug auf eine Änderung des Abstands von einer S/D-Kante eines 1MT-Wurzelabschnitts gemäß den ersten und zweiten Ausführungsformen der vorliegenden Technologie darstellt.
16 ist eine grafische Darstellung, die eine Änderung von Coff in Bezug auf eine Änderung des Abstands von der S/D-Kante des 1MT-Wurzelabschnitts gemäß den ersten und zweiten Ausführungsformen der vorliegenden Technologie darstellt.
17 ist eine grafische Darstellung, die eine Änderung von (Ron × Coff) in Bezug auf eine Änderung des Abstands von der S/D-Kante des 1MT-Wurzelabschnitts gemäß den ersten und zweiten Ausführungsformen der vorliegenden Technologie darstellt.
18 ist eine grafische Darstellung, die eine Änderung von PB in Bezug auf eine Änderung des Abstands von der S/D-Kante des 1MT-Wurzelabschnitts gemäß den ersten und zweiten Ausführungsformen der vorliegenden Technologie darstellt.
19 ist eine grafische Darstellung, die einen optimalen Wert für den Abstand des 1MT-Wurzelabschnitts von der S/D-Kante in Bezug auf eine Einheits-W-Länge darstellt.
20A und 20B sind Draufsichten, um eine dritte Ausführungsform zu erläutern, in der die vorliegende Technologie für einen Feldeffekttransistor mit einem ausgebildeten Spalt verwendet wird.
21 ist eine Draufsicht, um eine vierte Ausführungsform zu erläutern, in der die vorliegende Technologie für einen Feldeffekttransistor mit einem zwischen einem Ende eines 1MT-Wurzelabschnitts und einem gegenüberliegenden 1MT ebenfalls ausgebildeten Spalt verwendet wird.
22 ist eine Draufsicht, um eine fünfte Ausführungsform zu erläutern, in der die vorliegende Technologie für ein Verdrahtungs-Layout verwendet wird, das ein Metall einer oberen Schicht von 2MT oder höher enthält.
23 ist eine Draufsicht, um eine sechste Ausführungsform der vorliegenden Technologie zu erläutern.

MODUS ZUM AUSFÜHREN DER ERFINDUNG
Im Folgenden zu beschreibende Ausführungsformen sind bevorzugte spezifische Beispiele der vorliegenden Technologie, und verschiedene, technisch vorzuziehende Beschränkungen werden angegeben. Jedoch ist der Umfang der vorliegenden Technologie nicht auf jene Ausführungsformen beschränkt, sofern nicht anderes in den folgenden Beschreibungen ausdrücklich beschrieben wird, um die vorliegende Technologie einzuschränken.
Ein beispielhaftes Verdrahtungs-Layout eines Multi-Gate-Transistors, für den die vorliegende Technologie verwendet werden kann, wird mit Verweis auf 1 beschrieben. Ein Multi-Gate-Transistor 1 enthält eine Gate-Elektrode G, eine Source-Elektrode S und eine Drain-Elektrode D. Die Gate-Elektrode G hat eine Kammzahnform und umfasst eine Vielzahl von Kammzahnabschnitten 21, die sich in der gleichen Richtung (z. B. Y-Richtung) erstrecken, und Wurzelabschnitte (Gate-Routing-Verdrahtung) 22a und 22b, die die Vielzahl von Kammzahnabschnitten 21 verbinden. Im Beispiel von 1 hat der Kammzahnabschnitt 21 eine H-förmige Konfiguration, die mit den gegenüberliegenden Wurzelabschnitten 22a und 22b verbunden ist. Die vorliegende Technologie kann auch für eine T-förmige Konfiguration verwendet werden, die nur auf einer Seite einen Wurzelabschnitt aufweist. In 1 ist die Gate-Elektrode G mit hinzugefügten schrägen Linien veranschaulicht.
Man beachte, dass in den folgenden Beschreibungen und Zeichnungen eine longitudinale Richtung des Kammzahnabschnitts 21 der Gate-Elektrode G als Y-Richtung definiert ist, eine longitudinale Richtung der Wurzelabschnitte 22a und 22b als X-Richtung definiert ist und eine zu den beiden Richtungen orthogonale Richtung (Laminierungsrichtung) als Z-Richtung definiert ist. Darüber hinaus kann auf die Y-Richtung als W-Längenrichtung verwiesen werden und kann auf die X-Richtung als L-Längenrichtung verwiesen werden.
In einer der Gate-Elektrode G ähnlichen Weise hat die Source-Elektrode S eine Kammzahnform und umfasst Kammzahnabschnitte 31, die sich in der gleichen Richtung (z. B. Y-Richtung) erstrecken, und einen Wurzelabschnitt (Source-Routing-Verdrahtung) 32, der die Vielzahl von Kammzahnabschnitten 31 verbindet. In einer der Gate-Elektrode G und der Source-Elektrode ähnlichen Weise hat die Drain-Elektrode D eine Kammzahnform und umfasst Kammzahnabschnitte 41, die sich in der gleichen Richtung (z. B. Y-Richtung) erstrecken, und einen Wurzelabschnitt (Drain-Routing-Verdrahtung) 42, der die Vielzahl von Kammzahnabschnitten 41 verbindet.
Der Kammzahnabschnitt 31 der Source-Elektrode S und der Kammzahnabschnitt 41 der Drain-Elektrode D sind im Spalt zwischen den Kammzahnabschnitten 21 der Gate-Elektrode G abwechselnd angeordnet. Der Kammzahnabschnitt 21 der Gate-Elektrode G, der Kammzahnabschnitt 31 der Source-Elektrode S und der Kammzahnabschnitt 41 der Drain-Elektrode D sind innerhalb eines Aktiv-Gebiets (einer Aktiv-Zone) A angeordnet. Der Wurzelabschnitt 22 der Gate-Elektrode G, der Wurzelabschnitt 32 der Source-Elektrode S und der Wurzelabschnitt 42 der Drain-Elektrode D sind in einem Elementisolierungsgebiet außerhalb des Aktiv-Gebiets A angeordnet. Auf eine Länge des Aktiv-Gebiets A in der Y-Richtung wird als Einheit-W-Länge verwiesen.
Ein erstes Metall (worauf hier im Folgenden als 1MT verwiesen wird) umfasst eine Source-Elektrode S und eine Drain-Elektrode D. Das erste Metall M1 hat eine Dicke von zum Beispiel 500 nm bis 1000 nm und enthält Aluminium (Al). Die Source-Elektrode S ist mit einem Source-Gebiet einer Halbleiterschicht durch einen sich in der Z-Richtung erstreckenden Kontakt verbunden, und die Drain-Elektrode D ist durch einen sich in der Z-Richtung erstreckenden Kontakt mit dem Drain-Gebiet der Halbleiterschicht verbunden. Der Kontakt enthält zum Beispiel Wolfram (W).
Das Verdrahtungs-Layout von 1 ist ein Beispiel, in dem die Anzahl an Multi-Gates 10 beträgt. Obgleich die Anzahl an Multi-Gates in der vorliegenden Technologie nicht auf 10 beschränkt ist, beträgt sie unter dem Gesichtspunkt der Effekte vorzugsweise 10 oder mehr. Zumindest ein Kontakt des Source-/Drain-Gebiets ist darüber hinaus auf einer vorderen Fläche in der L-Längenrichtung über das Gate vorhanden.
Einige Beispiele eines Verdrahtungs-Layouts eines herkömmlichen Multi-Gate-Transistors werden mit Verweis auf 2A bis 2D beschrieben. 2A ist ein Beispiel, bei dem nur 1MT zum Extrahieren/Trassieren der/des Source/Drain des Transistors verwendet wird. In 2A bis 2D repräsentiert G eine Gate-Elektrode, repräsentiert D eine Drain-Elektrode und repräsentiert S eine Source-Elektrode. Darüber hinaus repräsentiert Al Aluminium, das ein Material von 1MT, ein (mit 2MT bezeichnetes) zweites Metall oder ein (mit 3MT bezeichnetes) drittes Metall ist, und W repräsentiert Wolfram, das ein Material eines Kontakts ist.
Um Rwire zu reduzieren, wird wie in 2B veranschaulicht ein Verdrahtungs-Layout (2MT-Halbstapel) verwendet, in dem 2MT unmittelbar oberhalb 1MT angeordnet ist. Um eine übermäßige Zunahme der Cwire zu verhindern, sorgt man dafür, dass 2MT in Richtung der Einheitsbreite nur bis zur Hälfte von 1MT vorhanden ist, und wird die gegenüberliegende Fläche zwischen 1MT und 2MT reduziert.
Außerdem wird, wie in 2C veranschaulicht ist, ein Verdrahtungs-Layout (3MT-Halbstapel) genutzt, in dem 3MT unmittelbar oberhalb 2MT angeordnet ist. Um Rwire zu reduzieren, wird ein Verdrahtungs-Layout (2MT/3MT-Kurzschluss) verwendet, in dem benachbarte Drain-Elektroden und benachbarte SourceElektroden kurzgeschlossen sind, wie in 2D veranschaulicht ist.
Die vorliegende Technologie kann für jedes beliebige der oben beschriebenen Verdrahtungs-Layouts aus nur 1MT, einem 2MT-Halbstapel, einem 3MT-Halbstapel und einem 2MT/3MT-Kurzschluss verwendet werden. Da es schwierig ist, Rwire nur mit 1MT zu reduzieren, ist es jedoch vorzuziehen, dass ein Metall einer oberen Schicht von 1MT oder mehr unmittelbar oberhalb des Wurzelabschnitts von 1MT überlappt.
Die vorliegende Technologie bezieht sich auf einen Transistor zur Nutzung als Schalter und weist ein Verdrahtungs-Layout auf, das sich von jenem eines Transistors zur Verwendung in einem Leistungssystem unterscheidet. Das heißt, im Fall des Leistungstransistors wird eine Trassenführung bzw. ein Routing weitestgehend vermieden, um Rwire zu reduzieren. Das heißt, es wird eine spezielle Konfiguration übernommen, bei der die/der Source/Drain unmittelbar oberhalb eines Silizium-Chips gestapelt, herausgeführt und mit einem Kontakthöcker direkt verbunden ist.
Bei einem Antennenschalter, für den die vorliegende Technologie verwendet wird, wird beispielsweise die gesamte W-Länge des Transistors häufig so ausgelegt, dass sie 1 mm oder mehr beträgt, um Ron zu reduzieren, und gibt es mehrere Dutzend Gates, wodurch Rwire einer Routing-Einheit zwangsläufig zunimmt. Darüber hinaus muss das Source/Drain-Metall in Form eines Halbstapels vorliegen, da Widerstand und Kapazität grundsätzlich in einer Zielkonfliktebeziehung bzw. Trade-off-Beziehung stehen und es schwierig ist, beide Eigenschaften zu reduzieren. In Anbetracht des Obigen bestand ein Problem, dass der Verbesserungseffekt in Bezug auf (Ron × Coff) schlecht ist.
3 und 4 zeigen Ergebnisse einer Berechnung von Rwire und Cwire der jeweiligen herkömmlichen Verdrahtungs-Layouts, wie sie in 2A bis 2D veranschaulicht sind, auf der Basis einer Simulation elektromagnetischer Felder. 3 zeigt die jeweilige Verdrahtungs-Layout-Abhängigkeit von Rwire, und 4 zeigt die jeweilige Verdrahtungs-Layout-Abhängigkeit von Cwire. Die Simulation wurde mit einer Einheit-W-Länge von 25 µm und der Anzahl von 40 Kammzähnen ausgeführt.
Jeweilige Simulationsergebnisse des Verdrahtungs-Layouts von nur 1MT (2A), einem 2MT-Halbstapel (2B), einem 3MT-Halbstapel (2C) und einem 2MT/3MT-Kurzschluss ( 2D) sind der Reihe nach dargestellt. Wie in 3 veranschaulicht ist, nimmt Rwire entsprechend der Änderung des Verdrahtungs-Layouts wie oben beschrieben ab. Im Gegensatz dazu nimmt, wie in 4 veranschaulicht ist, Cwire entsprechend der Änderung des Verdrahtungs-Layouts wie oben beschrieben zu. Daher bestand beim herkömmlichen Verdrahtungs-Layout ein Problem, dass der Effekt einer Reduzierung von (Ron × Coff) gering ist.
Die Kopplungskapazität ist in der Konfiguration, bei der eine Verbindung von unmittelbar oberhalb des Elements zum Kontakthöcker geschaffen wird, um ein Routing der Verdrahtung zu vermeiden, wie etwa dem oben beschriebenen Leistungstransistor beachtlich. Um den Widerstand in der Höhenrichtung zu reduzieren, ist es darüber hinaus notwendig, Maßnahmen wie etwa ein Anordnen einer Vielzahl von Kontakten in einem Element und ein Vergrößern eines Kontaktdurchmessers zu ergreifen, wobei es schwierig ist, die Konfiguration für einen Feldeffekttransistor für einen Antennenschalter, dessen Elementgröße verkleinert werden muss, zu übernehmen.
Die vorliegende Technologie zielt darauf ab, solch ein Problem zu lösen. Gemäß der vorliegenden Technologie ist in einem Verdrahtungs-Layout eines Multi-Gate-Schalttransistors (in einem Fall, in dem er der Einfachheit halber einen Kammzahnabschnitt aufweist) ein Ende eines Wurzelabschnitts (Kopplungsteil) eines kammförmigen 1MT, bei dem jede/jeder einer/eines Source/Drain in einer W-Längenrichtung herausgezogen und gebündelt ist, unmittelbar oberhalb und vor (passende Position) eines Endes eines Source-/Drain-Gebiets in der W-Längenrichtung angeordnet, wie durch Pfeile in 5 angegeben ist. In 6 ist das Ende des Source-/Drain-Gebiets durch eine gestrichelte Linie angegeben. Alternativ dazu ist das Ende des Wurzelabschnitts (Kopplungsteils) innerhalb des Endes des Source-/Drain-Gebiets in der W-Längenrichtung angeordnet. Zu dieser Zeit ist das gegenüberliegende 1MT in Richtung zur Mitte hin in der W-Längenrichtung zurückgezogen und wird der (mit 1CON bezeichnete) Kontakt am Ende um die Annäherungsbreite (engl.: approach width) (pro Einheit-W-Länge) ausgedünnt. Als ein Beispiel wird der Abstand von 1MT in der W-Längenrichtung dem innen angeordneten Ende des Wurzelabschnitts gegenüberliegend in einem Bereich von 0,1 µm bis 0,8 µm eingestellt. Mit dieser Anordnung wird das Metall des Wurzelabschnitts von 1MT, wo der Strom am stärksten konzentriert wird, dicker, wodurch es möglich wird, Rwire zu reduzieren und Cwire zu reduzieren, wobei die Fläche des gegenüberliegenden Metalls der/des Source/Drain verringert wird.
In der vorliegenden Technologie ändern sich die Gesamtgröße und die Stehspannung des Feldeffekttransistors vor und nach einer Anwendung nicht. Mit zunehmender Annäherungsbreite nimmt Coff tendenziell monoton ab und nimmt die effektive W-Länge des Feldeffekttransistors ab (verengt sich der tatsächliche Betriebsbereich), wodurch sich die Tendenz einer Zunahme und das Verhalten von Ron von einem bestimmten Punkt an ändern. Das heißt, eine optimale Annäherungsbreite des 1MT-Wurzelabschnitts wird in Abhängigkeit von der Einheit-W-Länge eingestellt.
Außerdem wird ein beispielhaftes Verdrahtungs-Layout beschrieben. In einem Multi-Gate-Transistor, in dem beispielsweise eine Diffusionsschicht gemeinsam genutzt und mit Umgebungen wie etwa (Drain → Gate → Source → Gate → Drain) verbunden ist, weisen der Drain und die Source eine Kammform auf, in der 1MT in der W-Längenrichtung in entgegengesetzte Richtungen herausgezogen und gebündelt ist. In gleicher Weise ist die Gate-Elektrode in der W-Längenrichtung herausgezogen und auf einer Seite gebündelt. Auf die Konfiguration einer einseitigen Bündelung wird als T-Form verwiesen. Auf die Konfiguration einer Bündelung der Gate-Elektroden auf beiden Seiten, wie in 1 veranschaulicht ist, wird als H-Form verwiesen.
Das Metallmaterial ist hier Al oder Cu, die Filmdicke von 1MT liegt im Bereich von 200 bis 1000 nm, die Breite von 1MT liegt im Bereich von 200 bis 700 nm, die Höhe von 1CON liegt im Bereich von 300 bis 1100 nm, der Durchmesser von 1CON liegt im Bereich von 100 bis 500 nm, die Dicke der Gate-Elektrode liegt im Bereich von 50 bis 300 nm und die Gate-Länge liegt im Bereich von 10 bis 500 nm. Man beachte, dass nicht nur polykristallines Silizium, sondern auch ein Metallmaterial wie etwa TiN, TiAlN, TaN oder TaC für das Gate verwendet werden kann.
Ein Body-Kontakt ist normalerweise zwischen dem gebündelten Gate und dem 1MT-Wurzelabschnitt des gebündelten Drain oder der gebündelten Source angeordnet. Während in vielen Fällen 1MT des Body-Kontakts parallel zum 1MT des Gates, des Drain oder der Source als Multi-Kontakt angeordnet ist, ist es in der herkömmlichen Konfiguration von 7 allein angeordnet. Von diesem Zustand ausgehend wird der 1MT-Wurzelabschnitt der/des Source/Drain wie in 8 veranschaulicht bis in die Nähe der Gate-Elektrode verdickt. Dieses Verdrahtungs-Layout ist ein Referenzbeispiel, und das tatsächliche Messergebnis von Ron im Referenzbeispiel ist in 9 dargestellt (ein Beispiel mit einer Einheitslänge von 25 µm und einer gesamten W-Länge von 1 mm) . Darüber hinaus ist in 10 das tatsächliche Messergebnis von Coff im Referenzbeispiel dargestellt.
9 ist eine grafische Darstellung, die eine Beziehung zwischen der Verdickungsbreite (horizontale Achse) des 1MT-Wurzelabschnitts und Ron (vertikale Achse) darstellt. Man kann sehen, dass Rwire mit zunehmender Verdickungsbreite abnimmt, wodurch Ron geringfügig abnimmt. 10 ist eine grafische Darstellung, die eine Beziehung zwischen der Verdickungsbreite (horizontale Achse) des 1MT-Wurzelabschnitts und Coff (vertikale Achse) darstellt. 11 ist eine grafische Darstellung, die eine Beziehung zwischen der Verdickungsbreite (horizontale Achse) des 1MT-Wurzelabschnitts und (Ron × Coff) (vertikale Achse) darstellt. 12 ist eine grafische Darstellung, die eine Beziehung zwischen der Verdickungsbreite (horizontale Achse) des 1MT-Wurzelabschnitts und einer Leistungsunterbrechung (engl.: power break) (PB: mit der Stehspannung korrelierter Faktor) (vertikale Achse) darstellt. Wie man aus 11 und 12 ersehen kann, ändern sich Coff und PB kaum, selbst wenn die Verdickungsbreite zunimmt.
Als Folge der geringfügigen Abnahme von Rwire, nimmt auch (Ron × Coff) geringfügig ab. Wie oben beschrieben wurde, beträgt, obgleich Eigenschaften durch das gegenüber der herkömmlichen Konfiguration (7) wie in 8 veranschaulicht geänderte Verdrahtungs-Layout verbessert werden, der Effekt nur -1 fs (10^-15).
Wie in 13 veranschaulicht ist, ist die erste Ausführungsform der vorliegenden Technologie ein Verdrahtungs-Layout, bei dem das Ende des 1MT-Wurzelabschnitts der/des Source/Drain verdickt ist, bis es vor (bis zu einer Position, die mit der Position unmittelbar oberhalb des Endes übereinstimmt) unmittelbar über das Ende des Source-/Drain-Gebiets in der W-Längenrichtung gelangt. Wie in 14 veranschaulicht ist, ist die zweite Ausführungsform der vorliegenden Technologie ein Verdrahtungs-Layout, bei dem das Ende des 1MT-Wurzelabschnitts der/des Source/Drain verdickt ist, bis es an die Innenseite des Endes des Source-/Drain-Gebiets in der W-Längenrichtung gelangt. In jeder der Ausführungsformen ist das gegenüberliegende 1MT (die Source-Elektrode im Fall einer Verdickung des Wurzelabschnitts des Drain 1MT und die Drain-Elektrode im Fall einer Verdickung des Wurzelabschnitts der Source 1MT) zu dieser Zeit in Richtung der Mitte in der W-Längenrichtung zurückgezogen und ist der Kontakt am Ende entfernt. Der Abstand zwischen dem 1MT-Wurzelabschnitt und dem gegenüberliegenden 1MT ist auf 0,2 µm bis 1,0 µm festgelegt, und die maximale Anzahl an Kontakten, die zwischen ihnen platziert werden können, wird angeordnet.
In Bezug auf die erste Ausführungsform und die zweite Ausführungsform ist ein tatsächliches Messergebnis von Ron in 15 dargestellt, ist ein tatsächliches Messergebnis von Coff in 16 dargestellt, ist ein tatsächliches Messergebnis von (Ron × Coff) in 17 dargestellt und ist ein tatsächliches Messergebnis von PB in 18 dargestellt. Jene Daten sind Daten im Fall von beispielsweise einer Einheitslänge von 25 µm und einer gesamten W-Länge von 1 mm.
15 ist eine grafische Darstellung, die eine Beziehung zwischen einem Abstand des Source-/Drain-Gebiets des Endes des Wurzelabschnitts vom Ende in der W-Längenrichtung (horizontale Achse) und Ron (vertikale Achse) darstellt. Man kann sehen, dass im Vergleich mit dem Fall von 9 bei einer Positionierung unmittelbar oberhalb des Endes des Source-/Drain-Gebiets (Abstand beträgt 0) Ron abnimmt und bei einer Positionierung innerhalb des Endes des Source-/Drain-Gebiets Ron weiter abnimmt. Man geht davon aus, dass dies auf der Tatsache beruht, dass der Betrieb über die gesamte W-Länge des Transistors betrachtet nicht völlig gleichmäßig ist und es ein Gebiet gibt, bei dem sich die ursprüngliche Leistungsfähigkeit des Transistors am Ende des Source-/Drain-Gebiets nicht vollständig zeigt. In diesem Gebiet kann der gesamte Ron durch Verdicken der 1MT-Verdrahtung und Reduzieren von Rwire reduziert werden.
Darüber hinaus nimmt bei einer Positionierung innerhalb eines als Grenze festgelegten bestimmten Punktes Ron tendenziell zu (im Fall der Einheitslänge = 25 µm ist das Ende des 1MT-Wurzelabschnitts um 1,2 µm auf der Innenseite des Endes des Source-/Drain-Gebiets positioniert). Dies liegt daran, dass die effektive W-Länge (tatsächlicher Betriebsbereich) des Transistors kürzer wird, um in einen Bereich zu gelangen, in dem ein nachteiliger Effekt in Bezug auf Ron ausgeübt wird.
16 ist eine grafische Darstellung, die eine Beziehung zwischen der Position des Endes des 1MT-Wurzelabschnitts und Coff darstellt. Wie in 16 dargestellt ist, nimmt Coff gleichmäßiger ab, je näher man der Mitte in der W-Längenrichtung kommt. Dies liegt daran, dass die Fläche von 1MT, die der/dem Source/Drain gegenüberliegt, abnimmt.
17 ist eine grafische Darstellung, die eine Beziehung zwischen einem Abstand zwischen dem Ende des Wurzelabschnitts und dem Ende des Source-/Drain-Gebiets in der W-Längenrichtung (horizontale Achse) und (Ron × Coff) (vertikale Achse) darstellt. (Ron × Coff) weist eine Ron ähnliche Tendenz auf, und der Umfang der Abnahme am optimalen Punkt beträgt 6,5 fs im Fall des Verdrahtungs-Layouts, in dem der 1MT-Wurzelabschnitt verdickt ist (8), was signifikant groß ist. Darüber hinaus ist 18 eine grafische Darstellung, die eine Beziehung zwischen einem Abstand vom Ende des Source- /Drain-Gebiets in der W-Längenrichtung (horizontale Achse) und der Leistungsunterbrechung (PB: mit der Stehspannung korrelierter Faktor) (vertikale Achse) darstellt. Wenn der Abstand vom Ende des Source-/Drain-Gebiets geändert wird, ändert sich PB nicht. Wie oben beschrieben wurde, wird es gemäß den ersten und zweiten Ausführungsformen der vorliegenden Technologie möglich, den Zielkonflikt zwischen Ron, Coff und der Stehspannung zu vermeiden.
Darüber hinaus geht man davon aus, dass die optimale Position des Endes des 1MT-Wurzelabschnitts für jede Einheitslänge unterschiedlich ist. Wie in 19 dargestellt ist, wird vorhergesagt, dass die Beziehung zwischen der Einheit-W-Länge und dem optimalen Wert des Abstands vom Ende des Source- /Drain-Gebiets in der W-Längenrichtung grundsätzlich eine proportionale Beziehung ist. Im Hinblick auf den Spielraum aufgrund einer Differenz im Prozess und Entwurf scheint die optimale Position des 1MT-Wurzelabschnitts um (Einheit-W-Länge × 0,05 +/- Einheit-W-Länge × 0,03) µm in einem Bereich der Innenseite des Endes des Source-/Drain-Gebiets in der W-Längenrichtung zu liegen. Im Fall einer Einheit-W-Länge von 25 µm liegt beispielsweise die optimale Position des Endes des 1MT-Wurzelabschnitts im Bereich von 0,5 bis 2,0 µm von der Innenseite des Endes des Source-/Drain-Gebiets in der W-Längenrichtung.
Als Nächstes wird eine dritte Ausführungsform der vorliegenden Technologie beschrieben. In der dritten Ausführungsform wird die vorliegende Technologie für einen Feldeffekttransistor verwendet, in dem ein Spalt (Luftspalt), der ein Leerraumbereich (engl.: vacuum area) ist, zwischen gegenüberliegenden Metallen einer/eines Source/Drain ausgebildet ist, um die Kapazität zu reduzieren. Wie in 20A veranschaulicht ist, ist in einem normalen Verdrahtungs-Layout ein Spalt AG bis zur Außenseite eines Source-/Drain-Gebiets ausgebildet. Indes ist in der dritten Ausführungsform wie in 20B veranschaulicht, wenn ein Ende eines 1MT-Wurzelabschnitts in einer W-Längenrichtung in Richtung der Mitte versetzt ist, der gegenüberliegende 1MT zurückgezogen und ist in ähnlicher Weise auch der Spalt AG zurückgezogen. Dies dient dazu, zu verhindern, dass das Metall aufgrund eines Kontakts zwischen dem 1MT-Wurzelabschnitt und dem Spalt AG an der Außenseite eines Zwischenschichtfilms freiliegt.
21 veranschaulicht einen Fall, in dem ein Spalt ebenfalls zwischen einem Ende eines 1MT-Wurzelabschnitts und einem gegenüberliegenden 1MT ausgebildet ist, als vierte Ausführungsform der vorliegenden Technologie. Bei solch einer Struktur ist ein Spalt AG zwischen Source-/Drain-Metallen angeordnet, die in einer W-Längenrichtung gegenüberliegen, wodurch Cwire reduziert werden kann. Der Spalt AG weist eine mäanderförmige Struktur auf.
Wie in 22 veranschaulicht ist, wird in einer fünften Ausführungsform der vorliegenden Technologie die vorliegende Technologie für ein Verdrahtungs-Layout mit einem Metall einer oberen Schicht von 2MT oder höher verwendet. Das Metallmaterial von 2MT oder höher ist beispielsweise Al oder Cu, die Filmdicke des Metalls liegt im Bereich von 200 bis 1000 nm (bis zu 5000 nm für den Fall der obersten Schicht), die Metallbreite liegt im Bereich von 200 nm bis 700 nm, das Material des Kontakts ist W oder Cu, die Höhe des Kontakts liegt im Bereich von 300 bis 1100 nm, und Kontaktdurchmesser liegt im Bereich von 100 bis 500 nm.
Wie in 23 veranschaulicht ist, bedeckt in einer sechsten Ausführungsform der vorliegenden Technologie ein Metall einer oberen Schicht von 2MT oder höher einen Wurzelabschnitt und sind benachbarte Drain-Metalle und Source-Metalle in einer Halbstapel-Konfiguration unmittelbar oberhalb eines Betriebsbereichs eines Transistors kurzgeschlossen. Mit solch einer Struktur wird es möglich, Rwire weiter zu reduzieren.
Gemäß der vorliegenden Technologie wird in einem Multi-Gate-Transistor ein 1MT-Wurzelabschnitt einer/eines Source/Drain in Kammform dicker, während eine Elementgröße und die Stehspannung aufrechterhalten werden, wodurch Rwire reduziert werden kann. Außerdem wird ein gegenüberliegendes Metall in Richtung der Mitte der W-Länge zurückgezogen, wodurch eine Fläche des gegenüberliegenden Metalls der/des Source/Drain reduziert werden kann und auch Cwire reduziert werden kann. Daher wird es möglich, (Ron × Coff), das eine wichtige Kennzahl in einem Hochfrequenzschalter wie etwa einem Antennenschalter ist, deutlich zu reduzieren.
Falls die vorliegende Technologie als ein Beispiel für einen Feldeffekttransistor mit einer standardmäßigen Einheit-W-Länge von 25 µm und 40 Multi-Gates verwendet wird, kann, wenn ein kammförmiger 1MT-Wurzelabschnitt vom Ende eines Source-/Drain-Gebiets in einer W-Längenrichtung um 1,2 µm nach innen versetzt wird, ein gegenüberliegendes Metall zurückgezogen wird und ein Kontaktstöpsel des Endes entfernt wird, (Ron × Coff) um 6 fs oder mehr reduziert werden und kann ein signifikant deutlicher Effekt erhalten werden.
Darüber hinaus ändern sich die Stehspannung und eine Elementgröße im Vergleich mit jenen vor der Anwendung der Technologie nicht und wird es möglich, den zwischen Ron, Coff, der Stehspannung der Größe bestehenden Zielkonflikt zu vermeiden.
Man beachte, dass die Konfigurationen gemäß den oben beschriebenen ersten bis sechsten Ausführungsformen für sowohl ein drain-seitiges Metall als auch ein source-seitiges Metall verwendet werden können oder für eines von ihnen verwendet werden können.
Darüber hinaus kann ein Verdrahtungs-Layout gemäß der vorliegenden Technologie für eine Schaltung aus einem komplementären Metall-Oxid-Halbleiter (Complementary Metal Oxide Semiconductor; CMOS) verwendet werden. Außerdem kann das Verdrahtungs-Layout gemäß der vorliegenden Technologie für eine Anzeige bzw. ein Display, einen Bildsensor, einen Halbleiterspeicher, einen Hochfrequenzschalter, einen Leistungsverstärker und einen rauscharmen Verstärker verwendet werden.
Obgleich die Ausführungsformen der vorliegenden Technologie oben konkret beschrieben wurden, ist sie nicht auf die oben beschriebenen jeweiligen Ausführungsformen beschränkt und können verschiedene, auf dem technischen Gedanken der vorliegenden Technologie basierende Modifikationen vorgenommen werden. Außerdem können die Konfigurationen, Verfahren, Prozesse, Formen, Materialien, numerischen Werte und dergleichen der oben beschriebenen Ausführungsformen miteinander kombiniert werden, ohne vom Kern der vorliegenden Technologie abzuweichen. Beispielsweise sind in der vorliegenden Technologie ein Betriebsverfahren und ein Leitfähigkeitstyp eines Transistors nicht eingeschränkt. Während die vorliegende Technologie für eine Antennenschalteranwendung geeignet ist, da ein zu erhaltender Effekt größer ist, je größer die Anzahl an Multi-Gates ist, kann sie auch für einen Feldeffekttransistor für eine andere Anwendung verwendet werden. Außerdem kann ein Basissubstrat irgendeines aus einem Verbindungshalbleiter wie etwa Bulk-Silizium, Silizium-auf-Isolator (SOI), GaAs, GaN oder SiC, Glas und Saphir sein, was eine ausgezeichnete Vielseitigkeit bietet.
Man beachte, dass die vorliegende Technologie auch die folgenden Konfigurationen verwenden kann.
(1)
Eine Halbleitervorrichtung, die einen Multi-Gate-Transistor enthält, der eine Vielzahl von Gates in einem gemeinsamen Aktiv-Gebiet aufweist, worin
der Multi-Gate-Transistor eine kammförmige Metallstruktur aufweist, in der ein erstes Metall in einer W-Längenrichtung von Kontakten, die in einer einzelnen Reihe in sowohl einem Source-Gebiet als euch einem Drain-Gebiet angeordnet sind, herausgezogen und gebündelt ist, und
der Multi-Gate-Transistor ein Verdrahtungs-Layout aufweist, in welchem sich ein Wurzelabschnitt des ersten Metalls unmittelbar oberhalb eines Endes des Source-Gebiets und des Drain-Gebiets befindet oder innerhalb des Endes des Source-Gebiets und des Drain-Gebiets in der W-Längenrichtung angeordnet ist.
(2)
Die Halbleitervorrichtung gemäß (1), worin zumindest einer der Kontakte auf einer vorderen Fläche in einer L-Längenrichtung über ein Gate vorhanden ist.
(3)
Die Halbleitervorrichtung gemäß (1) oder (2), worin ein Metall einer oberen Schicht aus einem zweiten Metall oder höher unmittelbar oberhalb des Wurzelabschnitts des ersten Metalls überlappt.
(4)
Die Halbleitervorrichtung gemäß einem von (1) bis (3), worin der Wurzelabschnitt des ersten Metalls in einem Bereich von (Einheit-W-Länge × 0,05 + Einheit-W-Länge × 0,03) (µm) von unmittelbar oberhalb (vor) des Source-/Drain-Gebiets in Richtung der Innenseite angeordnet ist.
(5)
Die Halbleitervorrichtung gemäß einem von (1) bis (4), worin ein Abstand eines ersten Metalls, das dem Wurzelabschnitt des ersten Metalls in der W-Längenrichtung gegenüberliegt, in einem Bereich von 0,1 µm bis 0,8 µm liegt.
(6)
Die Halbleitervorrichtung gemäß einem von (1) bis (4), worin ein Kontakt, der ein erstes Metall, das dem Wurzelabschnitt des ersten Metalls gegenüberliegt, und ein Substrat verbindet, nicht in einem Bereich von (Einheit-W-Länge × 0,05 - Einheit-W-Länge × 0,03) (µm) von unmittelbar oberhalb des Source-/Drain-Gebiets angeordnet ist.
(7)
Eine Halbleitervorrichtung, aufweisend einen Transistor, worin sowohl ein drain-seitiges Metall als auch ein source-seitiges Metall des Transistors das Verdrahtungs-Layout gemäß einem von (1) bis (6) aufweisen.
(8)
Eine Halbleitervorrichtung, aufweisend einen Transistor, worin eines eines drain-seitigen Metalls oder eines source-seitigen Metalls des Transistors das Verdrahtungs-Layout gemäß einem von (1) bis (6) aufweist.
(9)
Die Halbleitervorrichtung gemäß einem von (1) bis (8), worin die Anzahl an Multi-Gates des Transistors 10 oder mehr beträgt.
(10)
Die Halbleitervorrichtung gemäß einem von (1) bis (9), worin ein SOI-Substrat für den Transistor verwendet wird.
(11)
Die Halbleitervorrichtung gemäß einem von (1) bis (9), worin ein Verbindungshalbleiter für den Transistor verwendet wird.
Bezugszeichenliste

1: Transistor
G: Gate-Elektrode
21: Kammzahnabschnitt einer Gate-Elektrode
22a, 22b: Wurzelabschnitt einer Gate-Elektrode
D: Drain-Elektrode
31: Kammzahnabschnitt einer Source-Elektrode
32: Wurzelabschnitt einer Source-Elektrode
S: Source-Elektrode
41: Kammzahnabschnitt einer Drain-Elektrode
42: Wurzelabschnitt einer Drain-Elektrode
A: Aktiv-Gebiet
AG: Spalt

ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

JP 2011199112 [0006]

Claims

Halbleitervorrichtung, aufweisend einen Multi-Gate-Transistor, der eine Vielzahl von Gates in einem gemeinsamen Aktiv-Gebiet aufweist, wobei der Multi-Gate-Transistor eine kammförmige Metallstruktur aufweist, in der ein erstes Metall in einer W-Längenrichtung von Kontakten, die in einer einzelnen Reihe in sowohl einem Source-Gebiet als euch einem Drain-Gebiet angeordnet sind, herausgezogen und gebündelt ist, und der Multi-Gate-Transistor ein Verdrahtungs-Layout aufweist, in welchem sich ein Wurzelabschnitt des ersten Metalls unmittelbar oberhalb eines Endes des Source-Gebiets und des Drain-Gebiets befindet oder innerhalb des Endes des Source-Gebiets und des Drain-Gebiets in der W-Längenrichtung angeordnet ist.
Halbleitervorrichtung nach Anspruch 1, wobei zumindest einer der Kontakte auf einer vorderen Fläche in einer L-Längenrichtung über ein Gate vorhanden ist.
Halbleitervorrichtung nach Anspruch 1, wobei ein Metall einer oberen Schicht aus einem zweiten Metall oder höher unmittelbar oberhalb des Wurzelabschnitts des ersten Metalls überlappt.
Halbleitervorrichtung nach Anspruch 1, wobei der Wurzelabschnitt des ersten Metalls in einem Bereich von (Einheit-W-Länge × 0,05 + Einheit-W-Länge × 0,03) (µm) von unmittelbar oberhalb (vor) des Source-/Drain-Gebiets in Richtung der Innenseite angeordnet ist.
Halbleitervorrichtung nach Anspruch 1, wobei ein Abstand eines ersten Metalls, das dem Wurzelabschnitt des ersten Metalls in der W-Längenrichtung gegenüberliegt, in einem Bereich von 0,1 µm bis 0,8 µm liegt.
Halbleitervorrichtung nach Anspruch 1, wobei ein Kontakt, der ein erstes Metall, das dem Wurzelabschnitt des ersten Metalls gegenüberliegt, und ein Substrat verbindet, nicht in einem Bereich von (Einheit-W-Länge × 0,05 - Einheit-W-Länge × 0,03) (µm) von unmittelbar oberhalb des Source-/Drain-Gebiets angeordnet ist.
Halbleitervorrichtung, aufweisend einen Transistor, wobei sowohl ein drain-seitiges Metall als auch ein source-seitiges Metall des Transistors das Verdrahtungs-Layout nach einem der Ansprüche 1 bis 6 aufweisen.
Halbleitervorrichtung, aufweisend einen Transistor, wobei eines eines drain-seitigen Metalls oder eines source-seitigen Metalls des Transistors das Verdrahtungs-Layout nach einem der Ansprüche 1 bis 6 aufweist.
Halbleitervorrichtung nach Anspruch 1, wobei die Anzahl an Multi-Gates des Transistors 10 oder mehr beträgt.
Halbleitervorrichtung nach Anspruch 1, wobei ein SOI-Substrat für den Transistor verwendet wird.
Halbleitervorrichtung nach Anspruch 1, wobei ein Verbindungshalbleiter für den Transistor verwendet wird.