DE102016113828B4 - Halbleitervorrichtung - Google Patents

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Abstract

Halbleitervorrichtung, die Folgendes aufweist:ein Substrat (100), welches eine erste, eine zweite und eine dritte Logikzelle (C1, C2, C3) aufweist, wobei die zweite und die dritte Logikzelle (C2, C3) voneinander in einer ersten Richtung (D1) beabstandet sind, mit der ersten Logikzelle (C1) dazwischenliegend angeordnet;aktive Strukturen (AP), welche in jeder der ersten bis dritten Logikzelle (C1, C2, C3) derart vorgesehen sind, dass sie von dem Substrat (100) hervorstehen; undGatestrukturen (GS), welche die aktiven Strukturen (AP) kreuzen,wobei die aktiven Strukturen (AP) in der ersten Richtung (D1) angeordnet sind und sich in einer zweiten Richtung (D2), welche die erste Richtung (D1) kreuzt, erstrecken, undwobei ein erster Abstand zwischen einem ersten benachbarten Paar der aktiven Strukturen (AP), welche eine von der ersten Logikzelle (C1) und eine andere von der zweiten Logikzelle (C2) aufweisen, welche am nächsten zueinander in der ersten Richtung (D1) sind, unterschiedlich von einem zweiten Abstand zwischen einem zweiten benachbarten Paar der aktiven Strukturen (AP) ist, welche eine von der ersten Logikzelle (C1) und eine andere von der dritten Logikzelle (C3) aufweisen, welche am nächsten zueinander in der ersten Richtung (D1) sind,wobei jede der ersten bis dritten Logikzelle (C1, C2, C3) einen ersten und einen zweiten aktiven Bereich (PR, NR) aufweist, welche einen voneinander unterschiedlichen Leitfähigkeitstyp aufweisen,wobei die aktiven Strukturen (AP) den ersten und den zweiten aktiven Bereich (PR, NR) jeder der ersten bis dritten Logikzelle (C1, C2, C3) bilden,wobei die aktiven Strukturen (AP) in dem ersten aktiven Bereich (PR, NR) derart vorgesehen sind, dass sie einen ersten Pitch haben,wobei die aktiven Strukturen (AP) in dem zweiten aktiven Bereich (PR, NR) derart vorgesehen sind, dass sie einen zweiten Pitch haben, welcher derselbe ist wie der erste Pitch, undein Unterschied zwischen dem ersten und dem zweiten Abstand derselbe ist wie der erste Pitch.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich allgemein auf eine Halbleitervorrichtung und insbesondere auf eine Halbleitervorrichtung, welche eine Mehrzahl von Logikzellen aufweist.
  • DISKUSSION DES STANDES DER TECHNIK
  • Aufgrund ihrer Eigenschaften, klein, multifunktional und/oder kostengünstig zu sein, sind Halbleitervorrichtung gegenüber anderen Typen von elektronischen Vorrichtungen vorteilhaft und werden allgemein in der Elektronikindustrie verwendet. Die Halbleitervorrichtungen können in eine Speichervorrichtung zum Speichern von Daten, eine Logikvorrichtung zum Verarbeiten von Daten und eine Hybridvorrichtung, welche sowohl einen Speicher als auch Logikelemente aufweist, klassifiziert werden. Um die erhöhte Nachfrage nach Elektronikvorrichtungen mit einer schnellen Geschwindigkeit und/oder einer niedrigen Leistungsaufnahme zu erfüllen, benötigen die Halbleitervorrichtungen eine hohe Zuverlässigkeit, eine hohe Leistungsfähigkeit und/oder mehrere Funktionen. Um diese Anforderungen zu erfüllen, werden die Komplexität und/oder die Integrationsdichte der Halbleitervorrichtungen erhöht.
  • US 2015 / 0 102 413 A1 offenbart: Es wird eine Halbleitervorrichtung bereitgestellt, die ein Substrat mit einer Vielzahl von logischen Zellen, Transistoren, die in der Vielzahl von logischen Zellen vorgesehen sind, Kontaktstecker, die mit den Elektroden der Transistoren verbunden sind, erste Durchgangsstecker, die mit den oberen Oberflächen der Kontaktstecker in Kontakt sind, und erste Drähte, die mit den oberen Oberflächen der ersten Durchgangsstecker in Kontakt sind, enthält. Die ersten Drähte können eine gemeinsame leitfähige Leitung umfassen, die über die Kontaktstecker mit der Mehrzahl von Logikzellen verbunden ist, und alle ersten Drähte können wie eine gerade Linie geformt sein, die sich parallel zu einer bestimmten Richtung erstreckt.
  • VAIDYANATHAN, Kaushik [et al.]: Sub-20 nm design technology cooptimization for standard cell logic. In:2014 IEEE/ACM International Conference on Computer-Aided Design (ICCAD), 2014, p. 124-131 offenbart Standardzellenlogik.
  • US 8 723 268 B2 offenbart: Eine finFET-Blockarchitektur verwendet end-to-end finFET-Blöcke, bei denen die Finnenlängen mindestens das Doppelte des Kontaktpitchs betragen, wodurch genügend Platz für Zwischenschichtverbinder am proximalen und distalen Ende einer bestimmten Halbleiterfinne und am Gate-Element auf der bestimmten Halbleiterfinne vorhanden ist. Ein erster Satz von Halbleiterfinnen mit einem ersten Leitfähigkeitstyp und ein zweiter Satz von Halbleiterfinnen mit einem zweiten Leitfähigkeitstyp können Ende an Ende ausgerichtet werden. Zwischenschichtverbinder können über entsprechenden Halbleiterfinnen ausgerichtet werden, die mit Gate-Elementen verbunden sind.
  • US 2014 / 0 167 815 A1 offenbart: Eine integrierte Schaltung, die flächenmäßig rekonfigurierbare Zellen einer Standardzellenbibliothek verwendet, enthält Standardzellen, die in Reihen und Spalten nebeneinander angeordnet sind. Jede der Standardzellen hat einen Begrenzungstyp und einen Körper mit einem ersten Paar gegenüberliegender Seiten und einem zweiten Paar gegenüberliegender Seiten, die orthogonal zum ersten Paar gegenüberliegender Seiten sind. Jede Standardzelle hat außerdem einen Abstandshalter, der sich neben jedem der beiden ersten gegenüberliegenden Seiten des Körpers befindet. Der Abstandshalter hat einen Abstandshaltertyp, der dem Begrenzungstyp der Standardzelle entspricht. Der Abstandshalter ist von der Standardzelle abnehmbar, wenn der Abstandshalter einen Abstandshaltertyp hat, der mit einem anderen Abstandshalter einer benachbarten Standardzelle übereinstimmt.
  • US 2012 / 0 249 182 A1 offenbart: Eine zellenbasierte Architektur für eine integrierte Schaltung. Eine Reihe von Zelleninstanzen grenzt an eine erste benachbarte Reihe von Zelleninstanzen entlang einer ersten Grenze und an eine zweite benachbarte Reihe von Zelleninstanzen entlang einer zweiten Grenze. Eine erste Stromschiene (z.B. die eine Hilfsspannung führt) erstreckt sich entlang der ersten Grenze. Eine zweite Stromschiene (z. B. VSS) erstreckt sich entlang der zweiten Grenze. Die zweite Stromschiene ist breiter als die erste Stromschiene. Darüber hinaus erstreckt sich eine dritte Stromschiene (z. B. VDD) über das Innere der zweiten Reihe von Zellen.
  • KURZFASSUNG
  • Die Erfindung ist definiert in den beigefügten Ansprüchen. Beispielhafte Ausführungsformen des erfinderischen Konzepts sehen eine in hohem Maße integrierte Halbleitervorrichtung vor, in welcher ein Feldeffekttransistor mit verbesserten elektrischen Eigenschaften enthalten ist.
  • Figurenliste
  • Beispielhafte Ausführungsformen des erfinderischen Konzepts werden deutlicher anhand der folgenden detaillierten Beschreibung der Ausführungsformen zusammen mit den beigefügten Zeichnungen verstanden werden, in denen:
    • 1 eine Draufsicht auf eine Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist;
    • 2 eine Draufsicht ist, welche einen Bereich der Halbleitervorrichtung der 1 veranschaulicht, in welchem Logikzellen derart angeordnet sind, dass sie eine asymmetrische Blockstruktur gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts aufweisen;
    • 3 und 4 Draufsichten sind, welche einen Bereich einer herkömmlichen Halbleitervorrichtung veranschaulichen, in der Logikzellen derart angeordnet sind, dass sie eine symmetrische Blockstruktur gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts haben;
    • 5 eine Draufsicht ist, welche ein Beispiel eine Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht;
    • 6A und 6B Querschnittsansichten entlang Linie I-I' bzw. II-II' in 5 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts sind;
    • 7A eine Draufsicht ist, welche ein Beispiel eines Grenzbereichs A zwischen einer ersten und einer vierten Logikzelle der 1 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht;
    • 7B eine Draufsicht ist; welche ein anderes Beispiel eines Grenzbereiches A zwischen einer ersten und einer vierten Logikzelle der 1 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht;
    • 8A bis 10A Querschnittsansichten entlang einer Linie I-I' in 5, um ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts zu veranschaulichen;
    • 8B bis 10B Querschnittsansichten entlang einer Linie II-II' in 5 gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts sind;
    • 11 eine Querschnittsansicht ist, welche ein Beispiel einer aktiven Struktur einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht; und
    • 12 eine Querschnittsansicht ist, welche ein anderes Beispiel einer aktiven Struktur einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht.
  • Es sollte festgehalten werden, dass 1 bis 12 vorgesehen sind, um die allgemeinen Charakteristiken von Verfahren, Strukturen und/oder Materialien zu veranschaulichen, welche in bestimmten beispielhaften Ausführungsformen des erfinderischen Konzepts verwendet werden, und um die Beschreibung, welche untenstehend vorgesehen ist, zu ergänzen. Diese Zeichnungen sind nicht notwendigerweise maßstabsgetreu gezeichnet und mögen die strukturellen oder Leistungsfähigkeits-Charakteristiken einer beliebigen gegebenen beispielhaften Ausführungsform nicht präzise reflektieren.
  • DETAILLIERTE BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
  • Beispielhafte Ausführungsformen des erfinderischen Konzepts werden nun vollständiger unter Bezugnahme auf die beigefügten Zeichnungen beschrieben werden, in denen beispielhafte Ausführungsformen gezeigt sind.
  • 1 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts.
  • Bezug nehmend auf 1 kann eine Halbleitervorrichtung eine Mehrzahl von Logikzellen, welche auf einem Substrat integriert sind, aufweisen. Als ein Beispiel können die Logikzellen eine erste Logikzelle C1, eine zweite und eine dritte Logikzelle C2 und C3 aufweisen, welche voneinander in einer ersten Richtung D1 beabstandet sind, wobei die erste Logikzelle C1 dazwischenliegend angeordnet ist, und eine vierte Logikzelle C4, welche von der ersten Logikzelle C1 in einer zweiten Richtung D2, welche die erste Richtung D1 kreuzt, beabstandet ist. Eine Zellgrenze CB kann zwischen benachbarten Logikzellen definiert sein. Beispielsweise können die benachbarten Logikzellen konfiguriert sein, um die Zellgrenze CB dazwischen zu teilen. Obwohl sechs Logikzellen in 1 veranschaulicht sind, ist das erfinderische Konzept nicht darauf beschränkt.
  • Jede der Logikzellen kann aktive Bereiche, welche voneinander durch eine Vorrichtungsisolierschicht ST getrennt sind, aufweisen. Beispielsweise kann jede der Logikzellen einen PMOSFET-Bereich PR und einen NMOSFET-Bereich NR aufweisen, welche voneinander durch die Vorrichtungsisolierschicht ST getrennt sind, und unterschiedliche Leitfähigkeitstypen haben. Der PMOSFET-Bereich PR und der NMOSFET-Bereich NR können voneinander in der ersten Richtung D1 beabstandet sein. Zusätzlich können Logikzellen benachbart zueinander in der ersten Richtung D1 auf einem solchen Wege angeordnet sein, dass die aktiven Bereiche desselben Leitfähigkeitstyps einander zugewandt sind. Beispielsweise können die PMOSFET-Bereiche PR der ersten und der zweiten Logikzelle C1 und C2 benachbart zueinander in der ersten Richtung D1 sein, und die NMOSFET-Bereiche NR der ersten und zweiten Logikzelle C1 und C3 können benachbart zueinander in der ersten Richtung D1 sein. Jede der Logikzellen kann wenigstens einen PMOS-Transistor aufweisen, welcher in dem PMOSFET-Bereich PR integriert ist, und wenigstens einen NMOS-Transistor, welcher in dem NMOSFET-Bereich NR integriert ist. In jeder der Logikzellen können die Transistoren wenigstens einen Teil einer Logikschaltung zum Durchführen einer booleschen Logikfunktion (beispielsweise INVERTER, AND, OR, NAND, NOR und so weiter) oder einer Speicherfunktion (beispielsweise FLIP-FLOP) bilden. In der vorliegenden Beschreibung kann sich ein Begriff „Logikzelle“ auf eine Einheitsschaltung beziehen, welche konfiguriert ist, um eine einzelne logische Operation durchzuführen, oder auf einen Einheitsbereich, welcher mit einer Logikschaltung zum Durchführen der einzelnen Logikoperation vorgesehen ist.
  • Gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts können die Logikschaltungen basierend auf einem Standardzellschema ausgebildet sein. Da die Nachfrage nach den in hohem Maße integrierten Halbleitervorrichtungen schnell zunimmt, werden viel Zeit und Geld in ein Designen eines Layouts für eine Halbleitervorrichtung, insbesondere für eine Logikzelle, eingebracht. Ein standardzellbasiertes Designverfahren kann verwendet werden, um das Layout für die Logikzelle zu gestalten. Gemäß dem standardzellbasierten Designverfahren können einige oftmals verwendete Vorrichtungen (beispielsweise OR-Gatter oder AND-Gatter als Standardzellen gestaltet werden und dann in einem Computersystem gespeichert werden, und das gespeicherte Design der Standardzellen kann dann verwendet werden, um eine erwünschte Halbleitervorrichtung herzustellen. Demnach kann die Bearbeitungszeit für ein Layoutdesign durch ein Verwenden des standardzellbasierten Designverfahrens verringert werden.
  • In einer beispielhaften Ausführungsform des erfinderischen Konzepts können die Transistoren jeder Logikzelle basierend auf einer FinFET-Technologie konstruiert sein. Beispielsweise kann wenigstens eine FinFET-Struktur in den aktiven Bereichen PR und NR vorgesehen sein. Jeder der aktiven Bereiche PR und NR kann eine Mehrzahl von aktiven Strukturen aufweisen, welche sich in einer Richtung (beispielsweise der zweiten Richtung D2) erstrecken und in einer anderen Richtung (beispielsweise der ersten Richtung D1) angeordnet sind. Jede oder wenigstens eine der aktiven Strukturen kann finnenförmige Struktur sein, welche nach oben von der oberen Oberfläche des Substrats hervorsteht (beispielsweise in eine dritte Richtung D3, welche orthogonal beziehungsweise rechtwinklig zu sowohl der ersten als auch der zweiten Richtung D1 und D2 ist). Gateelektroden der Transistoren können angeordnet sein, um sich in der ersten Richtung D1 zu erstrecken und um wenigstens eine der aktiven Strukturen zu kreuzen. Eine Mehrzahl von aktiven Strukturen kann in jedem der aktiven Bereiche PR und NR angeordnet sein, und die Anzahl der aktiven Strukturen kann gemäß den technischen Anforderungen einer erwünschten Halbleitervorrichtung geändert werden. In einer beispielhaften Ausführungsform des erfinderischen Konzepts können die aktiven Bereiche PR und NR auf einem solchen Wege konfiguriert sein, dass es keinen Unterschied in der Anzahl der aktiven Strukturen gibt. Die aktiven Strukturen PR und NR können ebenfalls auf solch einem Wege konfiguriert sein, dass es keinen Unterschied hinsichtlich des Pitchs bzw. Abstands der aktiven Muster gibt. Beispielsweise kann der Pitch der aktiven Muster, welcher in dem PMOSFET-Bereich PR vorgesehen ist, im Wesentlichen derselbe sein wie der Pitch der aktiven Muster, welche in dem NMOSFET-Bereich NR vorgesehen sind.
  • In jeder Logikzelle kann ein Begriff „Zellhöhe“ verwendet werden, um sich auf einen Abstand zwischen den Zellgrenzen CB zu beziehen, welche benachbart und gegenüberliegend zueinander in der ersten Richtung D1 positioniert sind. Ein Begriff „Zellbreite“ kann verwendet werden, um sich auf einen Abstand zwischen den Zellgrenzen CB zu beziehen, welche benachbart und entgegengesetzt zueinander in der zweiten Richtung D2 positioniert sind. Da die Logikzelle basierend auf der FinFET-Technologie konstruiert ist, kann die Zellhöhe der Logikzelle als eine Funktion der Anzahl und des Pitchs der aktiven Strukturen präsentiert werden, welche in jedem des aktiven Bereichs PR und NR vorgesehen sind. Ebenso können, in dem Fall, in dem eine Logikschaltung jeder Logikzelle basierend auf dem standardzellbasierten Designverfahren entworfen und angeordnet ist, die Logikzellen konfiguriert werden, um dieselbe Zellhöhe zu haben. Alternativ kann die Zellbreite jeder Logikzelle verschiedentlich geändert werden, falls es nötig ist. Beispielsweise können wenigstens zwei der Logikzellen konfiguriert sein, um eine unterschiedliche Zellbreite zu haben.
  • Jede Logikzelle kann in zwei Blöcke durch eine interne Grenze IB unterteilt sein. Diese zwei Blöcke können zwei Topfbereichen entsprechen, welche unterschiedliche Leitfähigkeitstypen haben. Gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts können diese zwei Blöcke unterschiedliche planare Größen haben. Beispielsweise können diese zwei Blöcke konfiguriert sein, um dieselbe Breite zu haben (beispielsweise in der zweiten Richtung D2), jedoch unterschiedliche Längen (beispielsweise in der ersten Richtung D 1). Hierin nachstehend wird eine Blockstruktur der Logikzelle gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts detaillierter unter Bezugnahme auf die 2 bis 4 beschrieben werden.
  • 2 ist eine Draufsicht, welche einen Bereich der Halbleitervorrichtung der 1 veranschaulicht, in welchem Logikzellen angeordnet sind, um eine asymmetrische Blockstruktur gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts zu haben. Die 3 und 4 sind Draufsichten, welche einen Bereich einer herkömmlichen Halbleitervorrichtung veranschaulicht, in welcher Logikzellen angeordnet sind, um eine symmetrische Blockstruktur zu haben. Um die Komplexität in den Zeichnungen zu verringern und um ein besseres Verständnis des erfinderischen Konzepts vorzusehen, sind einige Elemente (beispielsweise die aktiven Strukturen) der Halbleitervorrichtung selektiv veranschaulicht.
  • Bezug nehmend auf 2 kann die erste Logikzelle C1 einen p-Block PB und einen n-Block NB aufweisen, welche in der ersten Richtung D1 angeordnet sind. Beispielsweise kann die erste Logikzelle C 1 den p-Block PB und den n-Block NB aufweisen, welche voneinander mit der internen Grenze IB dazwischenliegend angeordnet voneinander beabstandet sind. Der p-Block PB kann einem Bereich für einen p-Typ Topf entsprechen, wohingegen der n-Block NB einem anderen Bereich für einen p-Typ Topf entsprechen kann. Die interne Grenze IB kann einem Grenzbereich zwischen den n- und p-Töpfen entsprechen. Die interne Grenze IB kann sich in der zweiten Richtung D2 erstrecken.
  • Die erste Logikzelle C1 kann eine Mehrzahl von aktiven Strukturen AP aufweisen, welche in der ersten Richtung D 1 angeordnet sind. Die aktiven Strukturen AP können eine linienförmige Struktur sein, welche sich in der zweiten Richtung D2 erstreckt, und können mit einem einheitlichen Pitch P in der ersten Richtung D1 angeordnet sein. Beispielsweise können die aktiven Strukturen AP im Wesentlichen dieselbe Breite haben und können voneinander durch im Wesentlichen denselben Abstand beabstandet sein. Hierin nachstehend wird auf den Pitch P der aktiven Struktur AP Bezug genommen werden als ein „FinnenPitch P“. Der FinnenPitch P kann als ein Pitch zwischen den Mittellinien eines benachbarten Paars der aktiven Strukturen AP definiert sein. In der vorliegenden Beschreibung bedeutet ein Begriff „Mittellinie“ eine Linie, welche sich durch eine Mitte eines Objekts in einer Erstreckungsrichtung des Objekts erstreckt, oder eine Linie, welche äquidistant von den betrachteten Objekten ist.
  • Einige der aktiven Strukturen AP der ersten Logikzelle C1 können den PMOSFET-Bereich PR bilden, und andere können den NMOSFET-Bereich NR bilden. In jedem der Blöcke PB und NB können die aktiven Strukturen AP, welche außerhalb der aktiven Bereiche PR und NR positioniert sind, als aktive Dummystrukturen AP_DM dienen. In einer beispielhaften Ausführungsform des erfinderischen Konzepts können die aktiven Dummystrukturen AP_DM von der letztendlichen Struktur der Halbleitervorrichtung entfernt werden. Die Anzahl der aktiven Strukturen AP der aktiven Bereiche PR und NR kann im Wesentlichen dieselbe sein. Obwohl jeder der aktiven Bereiche PR und NR veranschaulicht ist, um drei aktive Strukturen AP zu haben, kann das erfinderische Konzept nicht darauf beschränkt werden. Ebenso kann, wie in 2 gezeigt ist, ein Paar der aktiven Dummystrukturen AP_DM zwischen den aktiven Bereichen PR und NR vorgesehen sein, und wenigstens eine aktive Dummystruktur AP_DM kann an jeder Seite jedes der aktiven Bereiche PR und NR angeordnet sein, das heißt wenigstens zwei aktive Dummystrukturen AP_DM in jedem aktiven Bereich, das erfinderische Konzept kann jedoch nicht darauf beschränkt werden.
  • Die erste Logikzelle C1 kann eine erste bis vierte Zellgrenze CB1-CB4 aufweisen. Die erste und zweite Zellgrenze CB 1 und CB2 können sich parallel in der zweiten Richtung D2 erstrecken und einander in der ersten Richtung D1 zugewandt sein. Die dritte und vierte Zellgrenze C3 und C4 können sich parallel in der ersten Richtung D1 erstrecken und einander in der zweiten Richtung D2 zugewandt sein. Beispielsweise kann die dritte und vierte Zellgrenze CB3 und CB4 rechtwinklig zu der ersten und zweiten Zellgrenze CB1 und CB2 sein. Grenzen jedes der Blöcke PB und NB können durch die interne Grenze IB und die erste bis vierte Zellgrenze CB1-CB4 definiert beziehungsweise begrenzt sein. Obwohl jeder der Blöcke PB und NB der ersten Logikzelle veranschaulicht ist, um einen einzelnen aktiven Bereich zu haben, kann das erfinderische Konzept nicht darauf beschränkt werden. Beispielsweise kann eine Mehrzahl der aktiven Bereiche PR und NR in jedem der Blöcke PB und NB vorgesehen sein. Beispielsweise kann der p-Block PB konfiguriert sein, um eine Mehrzahl von PMOSFET-Bereichen PR aufzuweisen, welche voneinander durch eine Vorrichtungsisolierschicht beabstandet sind und in der zweiten Richtung D2 angeordnet sind, und der n-Block NB kann konfiguriert sein, um eine Mehrzahl von NMOSFET-Bereichen NR aufzuweisen, welche voneinander durch die Vorrichtungsisolierschicht beabstandet sind und in der zweiten Richtung D2 angeordnet sind.
  • In einer beispielhaften Ausführungsform des erfinderischen Konzepts kann die erste Logikzelle C1 eine asymmetrische Blockstruktur haben. Beispielsweise können die Blöcke PB und NB der ersten Logikzelle C1 unterschiedlich voneinander hinsichtlich ihrer planaren Größen oder Flächen sein. Als ein Beispiel können die Blöcke PB und NB konfiguriert sein, um dieselbe Breite (beispielsweise in der zweiten Richtung D2) zu haben, aber unterschiedliche Längen (beispielsweise in der ersten Richtung D1). Hier können die Breite jedes der Blöcke PB und NB als ein Abstand zwischen der dritten und vierten Zellgrenze CB3 und CB4 definiert sein. Ebenso kann die Länge in der ersten Richtung D1 des p-Blocks PB als ein Abstand zwischen der internen Grenze IB und der ersten Zellgrenze CB 1 definiert sein, und die Länge in der ersten Richtung D1 des n-Blocks NB kann als ein Abstand zwischen der internen Grenze IB und der zweiten Zellgrenze CB2 definiert sein. Hierin nachstehend kann auf die Länge in der ersten Richtung D1 des p-Blocks PB Bezug genommen werden als eine „p-Blockhöhe Hp“, und auf die Länge in der ersten Richtung D1 des n-Blocks NB kann Bezug genommen werden als eine „n-Blockhöhe Hn“.
  • In einer beispielhaften Ausführungsform des erfinderischen Konzepts kann zwischen der ersten Zellgrenze CB1 und dem PMOSFET-Bereich PR die Anzahl der aktiven Dummystrukturen AP_DM 1,5 sein, wie in 2 gezeigt ist. Beispielsweise kann die erste Zellgrenze CB 1 ausgerichtet sein auf oder positioniert sein auf der Mittellinie des aktiven Dummymusters AP_DM, welches durch die erste und die zweite Logikzelle C1 und C2 gemeinsam verwendet wird. Demzufolge kann die erste Zellgrenze CB1 von der Mittellinie der am meisten benachbarten aktiven Struktur AP des MOSFET-Bereichs PR um einen Abstand von 2 P beabstandet sein. Der erste Trennungsabstand der Mittellinien des zueinander nächsten Paars der aktiven Strukturen AP, welche einen des PMOSFET PR in der ersten Logikzelle C1 und des anderen einen von dem PMOSFET PR in der zweiten Logikzelle C2 aufweisen, ist 4P. Im Gegensatz dazu kann zwischen der zweiten Zellgrenze CB2 und dem NMOSFET-Bereich NR die Anzahl der aktiven Dummymuster AP_DM eins sein. Die zweite Zellgrenze CB2 kann ausgerichtet sein auf oder positioniert auf der Mittellinie zwischen einem benachbarten Paar der aktiven Dummystrukturen AP_DM, welche jeweils in der ersten und dritten Logikzelle C1 und C3 enthalten sind. Demzufolge kann die zweite Zellgrenze CB2 von der Mittellinie der aktiven Struktur AP des NMOSFET-Bereichs NR, welcher benachbart dazu ist, durch einen Abstand von 1,5 P beabstandet sein. Der zweite Trennabstand der Mittellinien des zueinander nächsten Paars der aktiven Strukturen AP, welche einen von dem MOSFET NR in der ersten Logikzelle C 1 und den anderen einen von dem NMOSFET NR in der dritten Logikzelle C3 aufweisen, ist 3 P. Die interne Grenze IB kann ausgerichtet auf oder positioniert sein auf der Mittellinie äquidistant von einem benachbarten Paar der aktiven Strukturen AP, welche jeweils in dem PMOSFET- und NMOSFET-Bereich PR und NR enthalten sind. Die aktiven Strukturen AP des benachbarten Paars, welche obenstehend beschrieben sind, sind am nächsten zueinander im Vergleich zu den aktiven Strukturen AP von beliebigen anderen Paaren, welche eine aktive Struktur AP in dem PMOSFET-Bereich PR und die andere aktive Struktur AP in dem NMOSFET-Bereich NR aufweisen. Ebenso kann die interne Grenze IB von einem benachbarten Paar der aktiven Dummystrukturen AP_DM äquidistant sein, welche jeweils in dem p-Block und n-Block PB und NB enthalten sind. Beispielsweise kann die interne Grenze IB von der Mittellinie der aktiven Dummystruktur AP_DM des p-Blocks PB und von der Mittellinie der aktiven Dummystruktur AP_DM des n-Blocks NB um einen Abstand von 0,5 P beabstandet sein. Um zu summieren, kann die p-Blockhöhe Hp 5,5 mal der FinnenPitch P sein, und die n-Blockhöhe Hn kann fünfmal der FinnenPitch P sein. In anderen Worten gesagt kann die p-Blockhöhe Hp um 0,5 P länger sein als die n-Blockhöhe Hn. Eine Zellhöhe Hc der ersten Logikzelle C1 kann als eine Summe der Höhen der Blöcke PB und NB definiert sein (das heißt Hp + Hn) und kann 10,5 mal der FinnenPitch (das heißt 10,5 P) sein. Beispielsweise kann die Zellhöhe Hc der ersten Logikzelle C 1 gegeben sein durch ein Addieren von 0,5 mal dem FinnenPitch P (das heißt 0,5 P) zu zweimal einer Höhe eines kürzeren Blocks der Blöcke PB und NB (beispielsweise des n-Blocks NB). Dies kann von einer Logikzelle mit einer symmetrischen Blockstruktur unterschieden werden, deren Zellhöhe durch eine Multiplikation einer ganzen Zahl mit dem FinnenPitch P gegeben ist. Obwohl in dem obigen Beispiel die p-Blockhöhe Hp beschrieben war, um länger zu sein als die n-Blockhöhe Hn kann das erfinderische Konzept aber nicht darauf beschränkt sein. Beispielsweise kann die n-Blockhöhe Hn um 0,5 P länger sein als die p-Blockhöhe Hp. Bisher wurden einige beispielhafte Ausführungsformen des erfinderischen Konzepts unter Bezugnahme auf die erste Logikzelle C1 beschrieben, es können aber andere Logikzellen konfiguriert sein, um dieselbe oder ähnliche Struktur wie die erste Logikzelle C1 zu haben. Beispielsweise kann jede der Logikzellen auf einem solchen Wege konfiguriert sein, dass die p-Blockhöhe Hp und die n-Blockhöhe Hn eine Differenz von 0,5 P haben. Die asymmetrische Blockstruktur der Logikzellen kann es möglich machen, eine unnötige Zunahme einer Zellfläche zu unterdrücken, welche auftreten kann, wenn das Layout modifiziert wird, um die Zellfläche zu erhöhen. Dies wird detaillierter unter Bezugnahme auf die 3 und 4 beschrieben werden.
  • In dem Fall, in dem, wie in 3 gezeigt ist, die erste Logikzelle C1 eine symmetrische Blockstruktur hat, müssen die Blöcke PB und NB keinen Unterschied hinsichtlich ihrer planaren Größe oder Flächen haben. Beispielsweise können die Blöcke PB und NB der ersten Logikzelle C 1 dieselbe Breite und dieselbe Höhe haben. Wie in 3 gezeigt ist, kann jeder der Blöcke PB und NB eine Blockhöhe Hp oder Hn von 5 P haben, und demnach kann die erste Logikzelle C1 eine Zellhöhe Hc von 10 P haben. In anderen Worten gesagt kann die Zellhöhe Hc der ersten Logikzelle C1 mit der symmetrischen Blockstruktur durch eine Multiplikation einer ganzen Zahl mit dem FinnenPitch P gegeben sein. Für eine FinFET-basierte Logikzelle kann durch ein Erhöhen der Anzahl von aktiven Strukturen, welche jeder Logikzelle zugeordnet sind, die Zellfläche erhöht werden. In dem Fall, in dem die Anzahl der aktiven Strukturen AP, welche in jedem der aktiven Bereiche PR und NR der Logikzelle vorgesehen sind, durch ein vorbestimmtes Design gegeben ist, kann die Zellhöhe der Logikzelle durch ein Hinzufügen wenigstens einer aktiven Dummystruktur AP_DM zwischen ein benachbartes Paar der aktiven Bereiche PR und NR oder an beiden Seiten jedes der aktiven Bereiche PR und NR erhöht werden.
  • Wie in 4 gezeigt ist, kann in dem Fall, in dem eine aktive Dummystruktur AP_DM zwischen dem PMOSFET- und NMOSFET-Bereich PR und NR der 3 hinzugefügt ist, um die Zellfläche zu erhöhen, die Zellhöhe Hc zunehmen, und demzufolge kann auch die Fläche der ersten Logikzelle C1 ebenso zunehmen. Beispielsweise kann die Zellhöhe Hc der ersten Logikzelle C1 der 4 elfmal der FinnenPitch P sein. In dem Fall, in dem die Logikzelle eine symmetrische Blockstruktur hat, kann die Zunahme der Zellhöhe Hc von der Anzahl der aktiven Struktur AP, welche hinzugefügt wird, abhängen oder von beispielsweise der Zunahme um 1 P. In diesem Fall kann die Zunahme der Zellhöhe Hc jenseits einer erwünschten inkrementellen Länge für die Zellhöhe Hc sein, wodurch eine unnötige Zunahme in der Zellfläche verursacht wird. Gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist die Logikzelle vorgesehen, um eine asymmetrische Blockstruktur zu haben, wie vorstehend unter Bezugnahme auf 2 beschrieben wurde, und dies kann es ermöglichen, dass die Zellhöhe um eine verringerte inkrementelle Länge von 0,5 P erhöht wird. Beispielsweise kann die erste Logikzelle C1 der 2 die Zellhöhe Hc von 10,5 P haben, welche um 0,5 P größer ist als die erste Logikzelle C1 der 3. Solch eine Verringerung in einer inkrementellen Länge der Zellhöhe Hc vermeidet eine unnötige Zunahme in der Zellfläche. Ferner gibt es gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts keine Notwendigkeit, einen Block einer Logikzelle auf eine symmetrische Struktur zu beschränken.
  • 5 ist eine Draufsicht, welche ein Beispiel einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht. Die 6A und 6B sind Querschnittsansichten, aufgenommen jeweils entlang Linien I-I' und II-II' der 5.
  • Bezug nehmend auf die 1, 5, 6A und 6B kann ein Substrat 100 mit der ersten Logikzelle C1 vorgesehen sein. In einer beispielhaften Ausführungsform des erfinderischen Konzepts kann das Substrat 100 ein Silizium-Substrat, ein Germanium-Substrat oder ein Silizium-auf-Isolator (SOI)-Substrat sein.
  • Die erste Logikzelle C1 kann den p-Block PB und den n-Block NB, welche durch die interne Grenze IB unterteilt sind, aufweisen. In einer beispielhaften Ausführungsform des erfinderischen Konzepts können der p-Block PB und der n-Block NB in der ersten Richtung D1 angeordnet sein. Der p-Block PB und der n-Block NB können jeweils n- und p-Töpfen entsprechen, welche in dem Substrat 100 der ersten Logikzelle C1 vorgesehen sind, und die interne Grenze IB kann einer Grenzfläche zwischen den n- und p-Töpfen entsprechen. Wie unter Bezugnahme auf 2 beschrieben ist, kann die p-Blockhöhe Hp größer sein als die n-Blockhöhe Hn. Demzufolge kann die Größe oder die Fläche des p-Blocks PB größer sein als diejenige des n-Blocks NB. Das erfinderische Konzept ist jedoch nicht darauf beschränkt; beispielsweise kann die n-Blockhöhe Hn größer sein als die p-Blockhöhe Hp. Hierin nachstehend wird sich zum Zweck der Einfachheit die Beschreibung, welche folgt, auf ein Beispiel beziehen, in welchem die p-Blockhöhe Hp größer ist als die n-Blockhöhe Hn.
  • Die erste Logikzelle C1 kann wenigstens zwei aktive Bereiche von unterschiedlichen Leitfähigkeitstypen (beispielsweise den PMOSFET-Bereich PR und den NMOSFET-Bereich NR) aufweisen. Die aktiven Strukturen AP, welche sich in der zweiten Richtung D2 erstrecken, können in jedem der aktiven Bereiche PR und NR vorgesehen sein, und können in der ersten Richtung D1 angeordnet sein. Die aktiven Strukturen AP können jeden der aktiven Bereiche PR und NR bilden. In anderen Worten gesagt ist der Leitfähigkeitstyp der aktiven Strukturen AP des PMOSFET-Bereichs PR unterschiedlich von demjenigen der aktiven Strukturen des NMOSFET-Bereichs NR. Jede der aktiven Strukturen AP kann eine Struktur haben, welche von der oberen Oberfläche des Substrats 100 in der dritten Richtung D3 hervorsteht. In einer beispielhaften Ausführungsform des erfinderischen Konzepts können die aktiven Strukturen AP Teile des Substrats 100 sein. Alternativ können die aktiven Strukturen AP epitaktische Strukturen aufweisen, welche von dem Substrat 100 gewachsen sind. Hier können die epitaktischen Strukturen eine Mehrzahl von epitaktischen Schichten mit unterschiedlichen Gitterkonstanten aufweisen. Demzufolge können die aktiven Strukturen AP wenigstens einen Abschnitt aufweisen, auf welchen eine Druck- oder Zug-Belastung ausgeübt wird.
  • In jedem der aktiven Bereiche PR und NR können die aktiven Strukturen AP mit dem FinnenPitch P angeordnet sein. Beispielsweise kann der FinnenPitch P der aktiven Strukturen AP des PMOSFET-Bereichs PR im Wesentlichen derselbe sein wie der FinnenPitch P der aktiven Strukturen AP des NMOSFET-Bereichs NR. Die aktiven Strukturen AP können in jedem des PMOSFET- und NMOSFET-Bereichs PR und NR vorgesehen sein, welche in jeder der Logikzellbereiche (beispielsweise der ersten bis dritten Logikzelle C1 bis C3) vorgesehen sind. Beispielsweise können, wie gezeigt ist, drei aktive Strukturen AP in jedem der aktiven Bereiche PR und NR vorgesehen sein, das erfinderische Konzept muss jedoch nicht darauf beschränkt sein.
  • Eine erste Vorrichtungsisolierschicht ST1 kann in dem Substrat 100 und zwischen dem PMOSFET- und dem NMOSFET-Bereich PR und NR vorgesehen sein. Beispielsweise kann die erste Vorrichtungsisolierschicht ST1 vorgesehen sein, um die aktiven Bereiche PR und NR der ersten Logikzelle C1 zu trennen. In einer beispielhaften Ausführungsform des erfinderischen Konzepts kann eine erste Breite W1, welche in der ersten Richtung D1 der ersten Vorrichtungsisolierschicht ST1 gemessen ist, größer sein als der FinnenPitch P der aktiven Strukturen AP. Die erste Breite W1 der ersten Vorrichtungsisolierschicht ST1 kann die minimale Breite sein, welche es erlaubt, dass die aktiven Bereiche PR und NR mit unterschiedlichen Leitfähigkeitstypen voneinander getrennt sind. Die erste Vorrichtungsisolierschicht ST1 kann sich in der zweiten Richtung D2 erstrecken.
  • Jeder der aktiven Bereiche PR und NR der ersten Logikzelle C1 kann von dem aktiven Bereich einer anderen Logikzelle, welche benachbart dazu in der ersten Richtung D1 positioniert ist, durch eine zweite Vorrichtungsisolierschicht ST2 beabstandet sein. Beispielsweise kann die zweite Vorrichtungsisolierschicht ST2 zwischenliegend sein zwischen den zwei benachbarten PMOSFET-Bereichen PR mit jedem jeweils in der ersten und zweiten Logikzelle C1 und C2 und zwischen den zwei benachbarten NMOSFET-Bereichen NR mit jedem jeweils in der ersten und dritten Logikzelle C1 und C3. Die zweite Vorrichtungsisolierschicht ST2 kann sich in der zweiten Richtung D2 erstrecken. Hierin nachstehend wird zum Zweck der Einfachheit ein Begriff „obere zweite Vorrichtungsisolierschicht ST2_U“ verwendet werden, um auf einen Abschnitt der zweiten Vorrichtungsisolierschicht ST2 Bezug zu nehmen, welcher zwischen den PMOSFET-Bereichen PR der ersten und zweiten Logikzelle C1 und C2 zwischenliegend angeordnet ist, und ein Begriff „untere zweite Vorrichtungsisolierschicht ST2_U“ wird verwendet werden, um sich auf einen anderen Abschnitt der zweiten Vorrichtungsisolierschicht ST2 zwischen den NMOSFET-Bereichen NR der ersten und dritten Logikzelle C1 und C3 zu beziehen. Beispielsweise kann die obere zweite Vorrichtungsisolierschicht ST2_U in dem Substrat 100 und zwischen einem benachbarten Paar der aktiven Strukturen AP mit einer in der ersten Logikzelle C1 und der anderen einen in der zweiten Logikzelle C2 vorgesehen sein, und die untere zweite Vorrichtungsisolierschicht ST2_L kann in dem Substrat 100 und zwischen einem benachbarten Paar der aktiven Strukturen AP mit einer in der ersten Logikzelle C1 und einer anderen einen in der dritten Logikzelle C3 zwischenliegend angeordnet sein.
  • In einer beispielhaften Ausführungsform des erfinderischen Konzepts kann, wenn in der ersten Richtung D1 gemessen, eine zweite Breite W2 der oberen zweiten Vorrichtungsisolierschicht ST2_U unterschiedlich von einer dritten Breite W3 der unteren zweiten Vorrichtungsisolierschicht ST2_L sein. Beispielsweise kann in dem Fall, in dem die p-Blockhöhe Hp größer als die n-Blockhöhe Hn ist, die zweite Breite W2 der oberen zweiten Vorrichtungsisolierschicht ST2_U größer sein als die dritte Breite W3 der unteren zweiten Vorrichtungsisolierschicht ST2_L. Demzufolge kann der erste Trennungsabstand zwischen den aktiven Strukturen AP, welcher die erste Zellgrenze CB1 definiert, größer sein als der zweite Trennungsabstand zwischen den aktiven Strukturen AP, welche die zweite Zellgrenze CB2 definieren. Andererseits kann, wenn die n-Blockhöhe Hn größer ist p-Blockhöhe Hp die zweite Breite W2 kleiner sein als die dritte Breite W3 und der erste Trennungsabstand kann kleiner sein als der zweite Trennungsabstand. Obwohl die dritte Breite W3 der unteren zweiten Vorrichtungsisolierschicht ST2_L veranschaulicht ist, um im Wesentlichen dieselbe zu sein wie die erste Breite W1 der ersten Vorrichtungsisolierschicht ST1, ist das erfinderische Konzept aber nicht darauf beschränkt. Die erste und die zweite Vorrichtungsisolierschicht ST1 und ST2 können miteinander verbunden sein, wodurch sie einen einzelnen kontinuierlichen Körper bilden. Die erste und die zweite Vorrichtungsisolierschicht ST1 und ST2 können gebildet sein aus oder beispielsweise aufweisen eine Siliziumoxidschicht.
  • Dritte Vorrichtungsisolierschichten ST3 können an beiden Seiten jedes der aktiven Strukturen AP vorgesehen sein und können sich in der zweiten Richtung D2 erstrecken. Die dritten Vorrichtungsisolierschichten ST3 können vorgesehen sein, um obere Abschnitte der aktiven Strukturen AP freizulegen. Ein Begriff „aktive Finne AF“ kann verwendet werden, um sich auf jeden der oberen Abschnitte der aktiven Strukturen AP zu beziehen, welche durch die dritten Vorrichtungsisolierschichten ST3 freiliegend sind. Die dritten Vorrichtungsisolierschichten ST3 können vorgesehen sein, um eine Dicke kleiner als diejenige der ersten und zweiten Vorrichtungsisolierschichten ST1 und ST2 zu haben. In einer beispielhaften Ausführungsform des erfinderischen Konzepts können die erste, die zweite und die dritte Vorrichtungsisolierschicht ST1, ST2 und ST3 vorgesehen sein, um obere Oberflächen zu haben, welche auf im Wesentlichen derselben Höhe positioniert sind.
  • Die erste Zellgrenze CB1 kann zwischen der ersten Logikzelle C1 und der zweiten Logikzelle C2 definiert sein. Die zweite Zellgrenze CB2 kann zwischen der erste Logikzelle C1 und der dritten Logikzelle C3 definiert sein. Beispielsweise kann die erste Zellgrenze CB1 definiert sein als eine Linie äquidistant von den aktiven Strukturen AP, welche jeweils in der ersten und zweiten Logikzelle C1 und C2 enthalten sind und am meisten zueinander in der ersten Richtung D1 benachbart sind. Alternativ kann die erste Zellgrenze CB 1 als eine Mittellinie definiert sein, welche durch eine Mitte in der ersten Richtung D1 der oberen zweiten Vorrichtungsisolierschicht ST2_U hindurchtritt. Ähnlich kann die zweite Zellgrenze CB2 definiert sein als eine Linie äquidistant von den aktiven Strukturen AP, welche jeweils in der ersten und dritten Logikzelle C1 und C3 enthalten sind und am meisten benachbart zueinander in der ersten Richtung D1 sind. Alternativ kann die zweite Zellgrenze CB2 als eine Mittellinie definiert werden, welche durch eine Mitte in der ersten Richtung D1 der unteren zweiten Vorrichtungsisolierschicht ST2_L hindurchtritt. In einer beispielhaften Ausführungsform des erfinderischen Konzepts kann der Trennungsabstand zwischen der internen Grenze IB und der ersten Zellgrenze CB 1 (das heißt die p-Blockhöhe Hp) um 0,5 mal den FinnenPitch P (das heißt 0,5 P) größer sein als der Trennungsabstand zwischen der internen Grenze IB und der zweiten Zellgrenze CB2 (das heißt die n-Blockhöhe Hn). Demzufolge kann der erste Trennungsabstand zwischen den aktiven Strukturen AP, welche die erste Zellgrenze CB1 definieren, um 1 mal den FinnenPitch P (das heißt 1 P) größer sein als der zweite Trennungsabstand zwischen den aktiven Strukturen AP, welcher die zweite Zellgrenze CB2 definiert. Wie voranstehend beschrieben ist, ist der erste Trennungsabstand zwischen den aktiven Strukturen AP, welche die erste Zellgrenze CB1 definieren 4 P, und der zweite Trennungsabstand zwischen den aktiven Strukturen AP, welche die zweite Zellgrenze CB2 definieren, ist 3 P.
  • Gatestrukturen GS können auf den aktiven Mustern AP derart vorgesehen sein, dass sie die aktiven Strukturen AP kreuzen und sich in der ersten Richtung D1 erstrecken. Die Gatestrukturen GS können sich in der ersten Richtung D1 erstrecken, um die PMOSFET- und NMOSFET-Bereiche PR und NR zu kreuzen und können derart angeordnet sein, dass sie sich voneinander in der zweiten Richtung D2 entfernen beziehungsweise beabstandet sind. In einer beispielhaften Ausführungsform des erfinderischen Konzepts kann die Gatestruktur GS ferner in der ersten Richtung D1 erstreckt sein, um die zweite und dritte Logikzelle C2 und C3 zu kreuzen. Jede der Gatestrukturen GS kann eine Gateisolierstruktur 110, eine Gateelektrode 120 und eine Gateabdeckstruktur 130 aufweisen, welche nacheinander auf dem Substrat 100 gestapelt sind. Die Gateisolierstruktur 110 kann gebildet sein aus oder aufweisen wenigstens eines einer Siliziumoxidschicht, einer Siliziumoxinitridschicht und einer dielektrischen Schicht mit hohem k, welches eine dielektrische Konstante höher hat als diejenige der Siliziumoxidschicht. Die Gateeletrode 120 kann gebildet sein aus oder aufweisen wenigstens eines von einem dotierten Halbleiter, einem Metall und einem leitfähigen Metallnitrid. Die Gateabdeckstruktur 130 kann gebildet sein aus oder aufweisen wenigstens eines einer Siliziumoxidschicht, einer Siliziumnitridschicht und einer Siliziumoxinitridschicht. Gateabstandshalter SP können an Seitenwänden der Gatestrukturen GS vorgesehen sein. Die Gateabstandshalter SP können gebildet sein aus oder aufweisen wenigstens eines einer Siliziumoxidschicht, einer Siliziumnitridschicht und einer Siliziumoxinitridschicht.
  • Source-/Drain-Bereiche SD können an beiden Seiten jeder der Gatestrukturen GS und in oder auf den aktiven Strukturen AP vorgesehen sein. Die Source-/Drain-Bereiche SD können lokal in einem Abschnitt der aktiven Struktur AP positioniert an beiden Seiten jeder Gatestruktur GS gebildet sein, in bestimmten beispielhaften Ausführungsform des erfinderischen Konzepts jedoch können die Source-/Drain-Bereiche SD gebildet sein, um Abschnitte zu haben, welche an beziehungsweise auf der dritten Vorrichtungsisolierschichten ST3 gebildet sind. Die Source-/Drain-Bereiche SD in dem PMOSFET-Bereich PR können p-Typ-Störstellenbereiche sein und die Source-/Drain-Bereiche SD in dem NMOSFET-Bereich NR können n-Typ-Störstellenbereiche sein. Die aktiven Strukturen AP können die oberen Abschnitte (beispielsweise die aktive Finne AF) aufweisen, welche jeweils positioniert sind unter und überlappt sind mit den Gatestrukturen GS, und wenigstens ein Abschnitt jeder aktiven Finne AF kann als ein Kanalbereich eines Transistors dienen.
  • Source-/Drain-Kontakte CA können an beiden Seiten jeder der Gatestrukturen GS vorgesehen sein. Die Source-/Drain-Kontakte CA können elektrisch mit wenigstens einem der Source-/Drain-Bereiche SD verbunden sein. In einer beispielhaften Ausführungsform des erfinderischen Konzepts kann wenigstens einer der Source-/Drain-Kontakte CA mit einer Mehrzahl der Source-/Drain-Bereiche SD benachbart zueinander in der ersten Richtung D1 verbunden sein. Als ein Beispiel kann in dem PMOSFET-Bereich PR wenigstens einer der Source-/Drain-Kontakte CA mit einer Mehrzahl der Source-/Drain-Bereiche SD, welche zueinander in der ersten Richtung D1 benachbart sind, verbunden sein. Ähnlich kann in dem NMOSFET-Bereich NR wenigstens einer der Source-/Drain-Kontakte CA anders als die einen in dem PMOSFET-Bereich PR mit einer Mehrzahl der Source-/Drain-Bereiche SD, welche zueinander in der ersten Richtung D1 benachbart sind, verbunden sein. Die Source-/Drain-Kontakte CA können konfiguriert sein, um verschiedene Formen zu haben. Als ein Beispiel können, wenn sie in einer Draufsicht betrachtet sind, einige der Source-/Drain-Kontakte CA wie ein Stab geformt sein, welcher sich in der ersten Richtung D1 erstreckt. Dies Source-/Drain-Kontakte CA können gebildet sein aus oder aufweisen wenigstens eines von beispielsweise dotierten Halbleitern, Metallen, Metallsiliziden und leitfähigen Metallnitriden.
  • Die Source-/Drain-Kontakte CA können in einer ersten Zwischenschicht-Isolierschicht 140 vorgesehen sein. Die erste Zwischenschicht-Isolierschicht 140 kann gebildet sein aus oder aufweisen wenigstens eines von beispielsweise einer Siliziumoxidschicht, einer Siliziumnitridschicht und einer Siliziumoxinitridschicht. Obere Oberflächen der Source-/Drain-Kontakte CA können koplanar mit denjenigen der ersten Zwischenschicht-Isolierschicht 140 sein. Die erste Zwischenschicht-Isolierschicht 140 kann vorgesehen sein, um die Gatestrukturen GS und die Source-/Drain-Bereiche SD zu bedecken.
  • Eine zweite Zwischenschicht-Isolierschicht 150 kann auf der ersten Zwischenschicht-Isolierschicht 140 vorgesehen sein. Die zweite Zwischenschicht-Isolierschicht 150 kann gebildet sein aus oder aufweisen wenigstens eines von beispielsweise einer Siliziumoxidschicht, einer Siliziumnitridschicht und einer Siliziumoxinitridschicht. Durchkontaktierungskontakte 160 können in der zweiten Zwischenschicht-Isolierschicht 150 vorgesehen sein. Jeder der Source-/Drain-Kontakte CA kann mit einer entsprechenden einen von Leitungen, welche auf der zweiten Zwischenschicht-Isolierschicht 150 vorgesehen sind, durch wenigstens einen der Durchkontaktierungskontakte 160 verbunden sein. Die Leitungen können gemeinsame Leitungen, erste Leitungen und zweite Leitungen aufweisen. Die Durchkontaktierungskontakte 160 können gebildet sein aus oder aufweisen ein leitfähiges Material. In bestimmten beispielhaften Ausführungsformen des erfinderischen Konzepts können die Source-/Drain-Kontakte CA direkt mit den Leitungen ohne die Verwendung der Durchkontaktierungskontakte 160 verbunden sein.
  • Wenigstens eine der gemeinsamen Leitungen kann entlang einer Grenze der ersten Logikzelle C1 vorgesehen sein, welche sich in der zweiten Richtung D2 erstreckt. Beispielsweise können die gemeinsamen Leitungen eine erste gemeinsame Leitung PW1, welche sich entlang der ersten Zellgrenze CB 1 und in der zweiten Richtung D2 erstreckt, und eine zweite gemeinsame Leitung PW2 aufweisen, welche sich entlang der zweiten Zellgrenze CB2 und in der zweiten Richtung D2 erstreckt. Die erste gemeinsame Leitung PW1 kann zwischen den PMOSFET-Bereichen PR angeordnet sein, welche jeweils benachbart zueinander in der ersten Richtung D1 der ersten und zweiten Logikzellen C1 und C2 sind und können mit einer oberen zweiten Vorrichtungsisolierschicht ST2_U überlappt sein. Die zweite gemeinsame Leitung PW2 kann zwischen den NMOSFET-Bereichen NR angeordnet sein, welche jeweils benachbart zueinander in der ersten Richtung D1 der ersten und dritten Logikzelle C1 und C3 sind, und kann überlappt sein mit der unteren zweiten Vorrichtungsisolierschicht ST2_L. In einer beispielhaften Ausführungsform des erfinderischen Konzepts kann eine vierte Breite W4 der ersten gemeinsamen Leitung PW1 größer sein als eine fünfte Breite W5 der zweiten gemeinsamen Leitung PW2. Da der p-Block PB ausgelegt ist, um eine Fläche größer als diejenige des n-Blocks NB zu haben, wird eine Prozessmarge zum Bilden des p-Blocks PB aufrechterhalten, auch wenn die erste gemeinsame Leitung PW1 gebildet ist, um eine relativ große Breite zu haben. Ferner wird in dem Fall, in dem eine der gemeinsamen Leitungen gebildet ist, um eine größere Breite zu haben, ein Widerstand verringert und die elektrischen Charakteristiken einer Halbleitervorrichtung werden verbessert.
  • In einer beispielhaften Ausführungsform des erfinderischen Konzepts können einige der Source-/Drain-Kontakte CA, welche in dem PMOSFET-Bereich PR der ersten Logikzelle C1 vorgesehen sind, mit der ersten gemeinsamen Leitung PW 1 durch entsprechende eine der Durchkontaktierungskontakte 160 verbunden sein. Endabschnitte der Source-/Drain-Kontakte CA, welche mit der ersten gemeinsamen Leitung PW1 verbunden sind, können sich in Richtung der oberen zweiten Vorrichtungsisolierschicht ST2_U erstrecken und können mit der ersten gemeinsamen Leitung PW1 überlappt sein. Die erste gemeinsame Leitung PW1 kann eine Drain-Spannung (Vdd) (beispielsweise eine Leistungsspannung) für die Source-/Drain-Bereiche SD vorsehen, welche damit über die Durchkontaktierungskontakte 160 und die Source-/Drain-Kontakte CA verbunden sind. Ähnlich können einige der Source-/Drain-Kontakte CA, welche in dem NMOSFET-Bereich NR der ersten Logikzelle C1 vorgesehen sind, mit der zweiten gemeinsamen Leitung PW2 über entsprechende eine der Durchkontaktierungskontakte 160 verbunden sein. Endabschnitte der Source-/Drain-Kontakte CA, welche mit der zweiten gemeinsamen Leitung PW2 verbunden sind, können sich in Richtung der unteren zweiten Vorrichtungsisolierschicht ST2_L erstrecken und können mit der zweiten gemeinsamen Leitung PW2 überlappt sein. Die zweite gemeinsame Leitung PW2 kann eine Source-Spannung (Vss) (beispielsweise eine Massespannung) für die Source-/Drain-Bereiche SD vorsehen, welche damit über die Durchkontaktierungskontakte 160 und die Source-/Drain-Kontakte CA verbunden sind.
  • Die erste gemeinsame Leitung PW1 kann durch die erste und zweite Logikzelle C1 und C2, die zueinander in der ersten Richtung D1 benachbart sind, gemeinsam verwendet werden, und die zweite gemeinsame Leitung PW2 kann durch die erste und dritte Logikzelle C1 und C3, welche zueinander in der ersten Richtung D1 benachbart sind, gemeinsam verwendet werden. Beispielsweise können einige der Source-/Drain-Kontakte CA der zweiten Logikzelle C2 mit der ersten gemeinsamen Leitung PW1 über die Durchkontaktierungskontakte 160 verbunden sein. Ähnlich können einige der Source-/Drain-Kontakte CA der dritten Logikzelle C3 mit der zweiten gemeinsamen Leitung PW2 über die Durchkontaktierungskontakte 160 verbunden sein. Andere der Source-/Drain-Kontakte CA, welche von der ersten und der zweiten gemeinsamen Leitung PW1 und PW2 getrennt sind, können mit ersten Leitungen verbunden sein, welche auf der zweiten Zwischenschicht-Isolierschicht 150 vorgesehen sind. Die ersten Leitungen können vorgesehen sein, um eine Mehrzahl der Source-/Drain-Kontakte CA miteinander zu verbinden. Die ersten Leitungen können verwendet werden, um im Wesentlichen dieselbe Spannung an die Source-/Drain-Bereiche SD über die Mehrzahl der Source-/Drain-Kontakte CA, welche damit verbunden sind, anzulegen. Die Positionen und die Anzahlen der ersten und zweiten Leitungen können verschiedentlich geändert werden entsprechend verschiedenen Designs zum Realisieren unterschiedlicher erwünschter Funktionen (beispielsweise einer booleschen Logikfunktion oder einer Speicherfunktion) jeder Logikzelle. Die erste und die zweite gemeinsame Leitung PW1 und PW2 und die erste und die zweite Leitung können gebildet sein aus oder aufweisen wenigstens eines von beispielsweise dotierten Halbleitern, leitfähigen Metallnitriden und Metallen.
  • Gatekontakte 170 können auf den Gatestrukturen GS vorgesehen sein und können elektrisch mit den Gatestrukturen GS verbunden sein. Die Gatekontakte 170 können im Wesentlichen dasselbe Material wie dasjenige der Source-/Drain-Kontakte CA aufweisen. Beispielsweise können die Gatekontakte 170 gebildet sein aus oder aufweisen wenigstens eines von beispielsweise dotierten Halbleitern, Metallen, Metallsiliziden und leitfähigen Metallnitriden. Zusätzlich können zweite Leitungen auf der zweiten Zwischenschicht-Isolierschicht 150 vorgesehen sein und können mit den Gatekontakten 170 verbunden sein. Die zweiten Leitungen können konfiguriert sein, um eine Gatespannung an die Gatestrukturen GS über die Gatekontakte 170 anzulegen.
  • 7A ist eine Draufsicht, welche ein Beispiel des Grenzbereiches A zwischen der ersten und vierten Logikzelle C1 und C4 der 1 veranschaulicht.
  • Bezug nehmend auf 7A kann eine vierte Vorrichtungsisolierschicht ST4 entlang der vierten Zellgrenze CB4 zwischen der ersten und vierten Logikzelle C1 und C4, welche in der zweiten Richtung D2 angeordnet sind, vorgesehen sein und kann sich in der ersten Richtung D1 erstrecken. Die vierte Vorrichtungsisolierschicht ST4 kann die aktiven Bereiche PR und NR der ersten Logikzelle C1 von den aktiven Bereichen PR und NR der vierten Logikzelle C4 trennen. Die vierte Vorrichtungsisolierschicht ST4 kann mit der ersten und zweiten Vorrichtungsisolierschicht ST1 und ST2 verbunden sein. Die Gatestruktur GS, welche am meisten benachbart zu der vierten Zellgrenze CB4 unter den Gatestrukturen GS der ersten Logikzelle C1 ist, kann als eine Dummygatestruktur GS_DM dienen, welche teilweise mit der vierten Vorrichtungsisolierschicht ST4 überlappt ist. Ähnlich dazu kann die Gatestruktur GS, welche am meisten zu der vierten Zellgrenze CB4 unter den Gatestrukturen GS der vierten Logikzelle C4 benachbart ist, als die Dummygatestruktur GS_DM dienen, welche teilweise mit der vierten Vorrichtungsisolierschicht ST4 überlappt ist. Beispielsweise kann ein Paar von Dummygatestrukturen GS_DM, welche eine der ersten Logikzelle und die andere eine von der vierten Logikzelle aufweisen, benachbart zueinander mit der vierten Zellgrenze CB dazwischen zwischenliegend angeordnet sein.
  • 7B ist eine Draufsicht, welche ein anderes Beispiel des Grenzbereichs A zwischen der ersten und der vierten Logikzelle C1 und C4 der 1 veranschaulicht.
  • Bezug nehmend auf 7B kann die Dummygatestruktur GS_DM ausschließlich zwischen der ersten und vierten Logikzelle C1 und C2 in der zweiten Richtung D2 angeordnet vorgesehen sein. Die Dummygatestruktur GS_DM kann die vierte Vorrichtungsisolierschicht ST4 bedecken und sich in der Erstreckungsrichtung der vierten Vorrichtungsisolierschicht ST4 erstrecken.
  • Hierin nachstehend wird ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts beschrieben werden.
  • Die 8A bis 10A sind Querschnittsansichten, welche entlang der Linie I-I' der 5 aufgenommen sind, um ein Verfahren zum Herstellen einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts zu veranschaulichen. Die 8B bis 10B sind Querschnittsansichten, aufgenommen entlang einer Linie II-II' der 5.
  • Bezug nehmend auf die 1, 5, 8A und 8B können die aktiven Strukturen AP auf dem Substrat 100 gebildet werden. In einer beispielhaften Ausführungsform des erfinderischen Konzepts kann das Substrat 100 ein Siliziumsubstrat, ein Germaniumsubstrat oder ein Silizium-auf-Isolator (SOI)-Substrat sein. Die aktiven Strukturen AP können zwischen der dritten Vorrichtungsisolierschicht ST3 gebildet werden, um eine nach oben hervorstehende finnenförmige Struktur zu haben, und hier können die dritten Vorrichtungsisolierschichten ST3 gebildet werden, um sich in der zweiten Richtung D2 zu erstrecken. Beispielsweise kann jede der aktiven Strukturen AP einen oberen Abschnitt (beispielsweise die aktive Finne AF) aufweisen, welche durch die dritte Vorrichtungsisolierschichten ST3 freigelegt sind. Die aktiven Strukturen AP können in der ersten Richtung D1 angeordnet sein. In einer beispielhaften Ausführungsform des erfinderischen Konzepts können die aktiven Strukturen AP durch ein Strukturieren des Substrats 100 gebildet werden. In bestimmten beispielhaften Ausführungsformen des erfinderischen Konzepts können die aktiven Strukturen AP durch ein Bilden einer epitaktischen Schicht auf dem Substrat 100 und ein Strukturieren der eptiaktischen Schicht gebildet werden. Die epitaktische Schicht kann eine Mehrzahl von epitaktischen Schichten mit unterschiedlichen Gitterkonstanten aufweisen. In diesem Fall können die aktiven Strukturen AP wenigstens einen Abschnitt aufweisen, auf welche eine Druck- oder Zug-Belastung ausgeübt wird.
  • Die erste Vorrichtungsisolierschicht ST1 und die zweite Vorrichtungsisolierschicht ST2 können in dem Substrat 100 gebildet werden. Die erste Vorrichtungsisolierschicht ST1 kann gebildet werden, um sich in der zweiten Richtung D2 zu erstrecken und um den PMOSFET-Bereich PR der ersten Logikzelle C1 von dem NMOSFET-Bereich NR zu trennen. Die erste Vorrichtungsisolierschicht ST1 kann gebildet sein, um die erste Breite W1 zu haben. Die erste Breite W1 kann größer sein als der FinnenPitch P der aktiven Strukturen AP. Die zweite Vorrichtungsisolierschicht ST2 kann gebildet werden, um sich in der zweiten Richtung D2 zu erstrecken und um benachbarte der aktiven Bereiche zu trennen, welche jeweils in der ersten Logikzelle C1 und anderen Logikzellen (beispielsweise C2 und C3) benachbart dazu enthalten sind, voneinander zu trennen. Als ein Beispiel kann die zweite Vorrichtungsisolierschicht ST2 die obere zweite Vorrichtungsisolierschicht ST2_U zwischen dem PMOSFET-Bereich PR der ersten Logikzelle C1 und dem PMOSFET-Bereich PR der zweiten Logikzelle C2 und die untere zweite Vorrichtungsisolierschicht ST2_L zwischen dem NMOSFET-Bereich NR der ersten Logikzelle C1 und dem NMOSFET-Bereich NR der dritten Logikzelle C3 aufweisen. Die zweite Breite W2 der oberen zweiten Vorrichtungsisolierschicht ST2_U kann größer sein als die dritte Breite W3 der unteren zweiten Vorrichtungsisolierschicht ST2_L. Die erste und die zweite Vorrichtungsisolierschicht ST1 und ST2 kann durch ein Grabenisolations (STI)-Verfahren gebildet werden. Die aktiven Dummystrukturen AP_DM zwischen benachbarten aktiven Bereichen der Logikzelle oder Zellen kann während der Bildung der ersten und zweiten Vorrichtungsisolierschicht ST1 und ST2 entfernt werden. Als ein Beispiel können die erste und die zweite Vorrichtungsisolierschicht ST1 und ST2 eine Sililziumoxidschicht aufweisen. Die erste und die zweite Isolierschicht ST1 und ST2 können gebildet sein, um dicker zu sein als die dritten Vorrichtungsisolierschichten ST3.
  • Bezug nehmend auf die 1, 5, 9A und 9B können die Gatestrukturen GS gebildet werden, um die aktiven Strukturen AP zu kreuzen und um sich in der ersten Richtung D1 zu erstrecken. Jede der Gatestrukturen GS kann die Gateisolierstruktur 110, die Gateelektrode 120 und die Gateabdeckstruktur 130 aufweisen, welche nacheinander folgend auf das Substrat 100 geschichtet sind. In einer beispielhaften Ausführungsform des erfinderischen Konzepts kann die Bildung der Gatestrukturen GS ein nacheinander folgendes Bilden einer Gateisolierschicht, einer Gateelektrodenschicht und einer Gateabdeckschicht auf dem Substrat 100 aufweisen, um die aktiven Strukturen AP zu bedecken, und ein Durchführen einer Strukturierung darauf. Die Gateisolierschicht kann wenigstens eines einer Siliziumoxidschicht, einer Siliziumoxinitridschicht und einer dielektrischen Schicht mit hohem k, von welcher eine dielektrische Konstante höher ist als diejenige einer Siliziumoxidschicht, aufweisen. Die Gateelektrodenschicht kann wenigstens eines einer dotierten Halbleiterschicht, einer Metallschicht und einer leitfähigen Metallnitridschicht aufweisen. Die Gateabdeckschicht kann wenigstens eines einer Siliziumoxidschicht, einer Siliziumnitridschicht und einer Siliziumoxinitridschicht aufweisen. Wenigstens eine der Gateisolierschicht, der Gateelektrodenschicht und der Gateabdeckschicht kann durch einen chemischen Gasphasenabscheidungsvorgang oder einen Sputtervorgang gebildet werden. Die Gateabstandshalter SP können an Seitenwänden der Gatestrukturen GS gebildet werden. Die Bildung der Gateabstandshalter SP kann ein Bilden einer Gateabstandshalterschicht aufweisen, um die Gatestrukturen GS zu bedecken und ein anisotropes Ätzen der Gateabstandshalterschicht. Die Gateabstandshalterschicht kann wenigstens eines einer Siliziumoxidschicht, einer Siliziumnitridschicht und einer Siliziumoxinitridschicht aufweisen.
  • Anders als das oben Beschriebene können die Gatestrukturen GS durch einen Gate-Last-Prozess unter Verwendung einer Opfergatestruktur gebildet werden. Beispielsweise kann die Bildung der Gatestrukturen ein Bilden einer Opfergatestruktur aufweisen, um die aktiven Strukturen AP zu kreuzen, ein Bilden der Gateabstandshalter SP an beiden Seitenwänden der Opfergatestruktur, ein Entfernen der Opfergatestruktur, um einen Gatebereich, welcher die aktiven Strukturen AP zwischen den Gateabstandshaltern SP freilegt, zu definieren, und ein nacheinander folgendes Bilden der Gateisolierstruktur 110, der Gateelektrode 120 und der Gateabdeckstruktur 130 in dem Gatebereich.
  • Die Source-/Drain-Bereiche SD können an beiden Seiten der Gatestrukturen GS gebildet werden. Beispielsweise können die Source-/Drain-Bereiche SD in den aktiven Strukturen AP gebildet werden, welche nicht mit den Gatestrukturen GS bedeckt sind. Die Source-/Drain-Bereiche SD können mit Störstellen dotiert werden. Beispielsweise können die Source-/Drain-Bereiche SD in dem PMOSFET-Bereich PR mit p-Typ-Störstellen dotiert werden, und die Source-/Drain-Bereiche SD in dem NMOSFET-Bereich NR können mit n-Typ-Störstellen dotiert werden.
  • Bezug nehmend auf die 1, 5, 10A und 10B kann die erste Zwischenschicht-Isolierschicht 140 gebildet werden, um die Gatestrukturen GS zu bedecken, und dann können die Source-/Drain-Kontakte CA mit den Source-/Drain-Bereichen SD durch die erste Zwischenschicht-Isolierschicht 140 verbunden werden. Die erste Zwischenschicht-Isolierschicht 140 kann gebildet sein aus oder aufweisen wenigstens eines von beispielsweise einer Siliziumoxidschicht, einer Siliziumnitridschicht und einer Siliziumoxinitridschicht. Als ein Beispiel kann die Bildung der Source-/Drain-Kontakte CA ein Ätzen der ersten Zwischenschicht-Isolierschicht 140 aufweisen, um Source-/Drain-Kontaktlöcher 145 zu bilden und ein Füllen der Source-/Drain-Kontaktlöcher 145 mit einer leitfähigen Schicht. Die Source-/Drain-Kontaktlöcher 145 können derart geformt werden, dass sie eine Nutform aufweisen, welche sich in der ersten Richtung D1 erstreckt. Die leitfähige Schicht kann geformt sein aus oder aufweisen wenigstens eines von beispielsweise dotierten Halbleitern, Metallen, Metallsiliziden und leitfähigen Metallnitriden. Die leitfähige Schicht kann durch eine chemische Gasphasenabscheidung oder einen Sputtervorgang gebildet werden.
  • Die Gatekontakte 170 können auf den Gatestrukturen GS gebildet werden und können elektrisch mit den Gatestrukturen GS verbunden sein. Die Gatekontakte 170 können aus im Wesentlichen demselben Material wie demjenigen der Source-/Drain-Kontakte CA gebildet sein. Beispielsweise können die Gatekontakte 170 gebildet sein aus oder aufweisen wenigstens eines von beispielsweise dotierten Halbleitern, Metallen, Metallsiliziden und leitfähigen Metallnitriden.
  • Zurückverweisend auf die 1, 5, 6A und 6B kann die zweite Zwischenschicht-Isolierschicht 150 auf der Struktur gebildet sein, welche mit den Source-/Drain-Kontakten CA und den Gatekontakten 170 vorgesehen ist. Die zweite Zwischenschicht-Isolierschicht 150 kann gebildet sein aus oder aufweisen wenigstens eines von beispielsweise einer Siliziumoxidschicht, einer Siliziumnitridschicht und einer Siliziumoxinitridschicht. Durchkontaktierungskontakte 160 können gebildet sein auf oder durch die zweite Zwischenschicht-Isolierschicht 150. Die Durchkontaktierungskontakte 160 können elektrisch mit den Source-/Drain-Kontakten CA verbunden sein.
  • Die erste und die zweite gemeinsame Leitung PW1 und PW2 können auf der zweiten Zwischenschicht-Isolierschicht 150 gebildet sein. Die erste und die zweite gemeinsame Leitung PW1 und PW2 können sich in der zweiten Richtung D2 erstrecken und können voneinander in der ersten Richtung beabstandet sein. Die erste gemeinsame Leitung PW1 kann jeweils zwischen den PMOSFET-Bereichen PR, welche benachbart zueinander in der ersten Richtung D1 sind, von der ersten und zweiten Logikzelle C1 und C2 gebildet sein und kann mit der oberen zweiten Vorrichtungsisolierschicht ST2_U überlappt sein. Die zweite gemeinsame Leitung PW2 kann jeweils zwischen den NMOSFET-Bereichen NR, welche benachbart zueinander in der ersten Richtung D1 sind, der ersten und dritten Logikzelle C1 und C3 gebildet sein und kann mit der unteren zweiten Vorrichtungsisolierschicht ST2_L überlappt sein. In einigen Ausführungsformen kann die vierte Breite W4 der ersten gemeinsamen Leitung PW1 größer sein als die fünfte Breite W5 der zweiten gemeinsamen Leitung PW2. Da der p-Block PB entworfen ist, um eine Fläche größer zu haben als diejenige des n-Blocks NB, wird die Prozessmarge zum Bilden des p-Blocks PB aufrechterhalten und darüber hinaus um es zu erlauben, dass die erste gemeinsame Leitung PW1 eine Breite größer als diejenige der zweiten gemeinsamen Leitung PW2 hat.
  • In einer beispielhaften Ausführungsform des erfinderischen Konzepts kann die erste gemeinsame Leitung PW1 mit einigen der Source-/Drain-Kontakte CA, welche in dem PMOSFET-Bereich PR der ersten Logikzelle C1 vorgesehen sind, durch entsprechende eine Durchkontaktierungskontakte 160 verbunden sein. Die zweite gemeinsame Leitung PW2 kann mit einigen der Source-/Drain-Kontakte CA, welche in dem NMOSFET-Bereich NR der ersten Logikzelle C1 vorgesehen sind, durch entsprechende eine der Durchkontaktierungskontakte 160 verbunden sein. Die erste gemeinsame Leitung PW1 kann durch die erste und die zweite Logikzelle C1 und C2, welche benachbart zueinander in der ersten Richtung D1 sind, gemeinsam verwendet werden, und die zweite gemeinsame Leitung PW2 kann durch die erste und die dritte Logikzelle C1 und C3, welche zueinander in der ersten Richtung D1 benachbart sind, gemeinsam verwendet werden.
  • Die erste und die zweite Leitung können auf der zweiten Zwischenschicht-Isolierschicht 150 gebildet sein. Die erste Leitung kann mit den Source-/Drain-Kontakten CA verbunden sein, welche von der ersten und der zweiten gemeinsamen Leitung PW1 und PW2 getrennt sind, und die zweite Leitung kann mit den Gatekontakten 170 verbunden sein. Die erste und die zweite gemeinsame Leitung PW1 und PW2 und die erste und die zweite Leitung können gebildet sein aus oder aufweisen wenigstens eines von beispielsweise dotieren Halbleitern, leitfähigen Metallnitriden und Metallen.
  • Bisher wurden die aktiven Strukturen AP veranschaulicht, um eine finnenförmige Struktur zu haben, eine Struktur davon jedoch kann verschiedentlich geändert werden. 11 ist eine Querschnittsansicht, welche ein Beispiel einer aktiven Struktur einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht. Die aktive Struktur AP kann vorgesehen sein, um einen omegaförmigen Querschnitt zu haben; beispielsweise kann die aktive Struktur AP einen Nackenabschnitt NC benachbart zu dem Substrat 100 und einen Körperabschnitt BD, dessen Breite größer ist als derjenige des Nackenabschnitts NC, aufweisen. Die Gateisolierstruktur 110 und die Gateelektrode 120 können nacheinander folgend auf der aktiven Struktur AP vorgesehen sein. Die Gateelektrode 120 kann wenigstens einen Abschnitt, welcher unter der aktiven Struktur AP positioniert ist, aufweisen.
  • 12 ist eine Querschnittsansicht, welche ein anderes Beispiel einer aktiven Struktur einer Halbleitervorrichtung gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts veranschaulicht. Die aktive Struktur AP der Halbleitervorrichtung kann in der Form eines Nanodrahts vorgesehen sein, welcher vertikal von dem Substrat 100 getrennt ist. Die Gateisolierstruktur 110 und die Gateelektrode 120 können nacheinander folgend auf der aktiven Struktur AP vorgesehen sein. Die Gateelektrode 120 kann einen Abschnitt aufweisen, welcher zwischenliegend zwischen der aktiven Struktur AP und dem Substrat 100 angeordnet sind.
  • Gemäß einer beispielhaften Ausführungsform des erfinderischen Konzepts ist es, wenn es eine Notwendigkeit gibt, eine Fläche einer Logikzelle zu erhöhen, durch ein Verringern der Zunahme der Einheitsgröße einer Zellhöhe möglich, eine unnötige Zunahme in einer Zellfläche zu verringern oder zu minimieren. Als ein Ergebnis kann eine in hohem Maße integrierte Halbleitervorrichtung leicht realisiert werden.

Claims (23)

  1. Halbleitervorrichtung, die Folgendes aufweist: ein Substrat (100), welches eine erste, eine zweite und eine dritte Logikzelle (C1, C2, C3) aufweist, wobei die zweite und die dritte Logikzelle (C2, C3) voneinander in einer ersten Richtung (D1) beabstandet sind, mit der ersten Logikzelle (C1) dazwischenliegend angeordnet; aktive Strukturen (AP), welche in jeder der ersten bis dritten Logikzelle (C1, C2, C3) derart vorgesehen sind, dass sie von dem Substrat (100) hervorstehen; und Gatestrukturen (GS), welche die aktiven Strukturen (AP) kreuzen, wobei die aktiven Strukturen (AP) in der ersten Richtung (D1) angeordnet sind und sich in einer zweiten Richtung (D2), welche die erste Richtung (D1) kreuzt, erstrecken, und wobei ein erster Abstand zwischen einem ersten benachbarten Paar der aktiven Strukturen (AP), welche eine von der ersten Logikzelle (C1) und eine andere von der zweiten Logikzelle (C2) aufweisen, welche am nächsten zueinander in der ersten Richtung (D1) sind, unterschiedlich von einem zweiten Abstand zwischen einem zweiten benachbarten Paar der aktiven Strukturen (AP) ist, welche eine von der ersten Logikzelle (C1) und eine andere von der dritten Logikzelle (C3) aufweisen, welche am nächsten zueinander in der ersten Richtung (D1) sind, wobei jede der ersten bis dritten Logikzelle (C1, C2, C3) einen ersten und einen zweiten aktiven Bereich (PR, NR) aufweist, welche einen voneinander unterschiedlichen Leitfähigkeitstyp aufweisen, wobei die aktiven Strukturen (AP) den ersten und den zweiten aktiven Bereich (PR, NR) jeder der ersten bis dritten Logikzelle (C1, C2, C3) bilden, wobei die aktiven Strukturen (AP) in dem ersten aktiven Bereich (PR, NR) derart vorgesehen sind, dass sie einen ersten Pitch haben, wobei die aktiven Strukturen (AP) in dem zweiten aktiven Bereich (PR, NR) derart vorgesehen sind, dass sie einen zweiten Pitch haben, welcher derselbe ist wie der erste Pitch, und ein Unterschied zwischen dem ersten und dem zweiten Abstand derselbe ist wie der erste Pitch.
  2. Halbleitervorrichtung nach Anspruch 1, ferner aufweisend eine erste Vorrichtungsisolierschicht (ST1), welche in jeder der ersten bis dritten Logikzellen (C1, C2, C3) vorgesehen ist, wobei die erste Vorrichtungsisolierschicht (ST1) zwischen dem ersten und zweiten aktiven Bereich (PR, NR) jeder der ersten bis dritten Logikzelle (C1, C2, C3) und in dem Substrat (100) derart vorgesehen ist, dass sie sich in der zweiten Richtung (D2) erstreckt.
  3. Halbleitervorrichtung nach Anspruch 2, wobei eine erste Breite (W1) der ersten Vorrichtungsisolierschicht (ST1) gemessen in der ersten Richtung (D1) größer ist als der erste Pitch.
  4. Halbleitervorrichtung nach Anspruch 2, wobei die erste und die zweite Logikzelle (C1, C2) eine erste Zellgrenze (CB1) teilen, welche zwischen der ersten und der zweiten Logikzelle (C1, C2) derart positioniert ist, dass sie sich in der zweiten Richtung (D2) erstreckt, wobei die erste und die dritte Logikzelle (C1, C3) eine zweite Zellgrenze (CB2) teilen, welche zwischen der ersten und dritten Logikzelle (C1, C3) derart positioniert ist, dass sie sich in der zweiten Richtung (D2) erstreckt, wobei die erste Logikzelle (C1) eine interne Grenze (IB) hat, welche äquidistant von benachbarten der aktiven Strukturen (AP) ist, welche voneinander mit der ersten Vorrichtungsisolierschicht (ST1) dazwischenliegend beabstandet sind, und wobei, wenn in einer Draufsicht betrachtet, eine erste Höhe (Hp) von der internen Grenze (IB) zu der ersten Zellgrenze (CB1) unterschiedlich ist von einer zweiten Höhe (Hn) von der zweiten Zellgrenze (CB2) zu der internen Grenze (IB).
  5. Halbleitervorrichtung nach Anspruch 4, wobei die erste Zellgrenze (CB1) äquidistant von dem ersten benachbarten Paar der aktiven Strukturen (AP) ist, welche den ersten Abstand definieren, und die zweite Zellgrenze (CB2) äquidistant von dem zweiten benachbarten Paar der aktiven Strukturen (AP) ist, welche den zweiten Abstand definieren.
  6. Halbleitervorrichtung nach Anspruch 5, wobei eine Differenz zwischen der ersten und der zweiten Höhe (Hp, Hn) die Hälfte des ersten Pitchs ist.
  7. Halbleitervorrichtung nach Anspruch 4, ferner aufweisend: eine obere zweite Vorrichtungsisolierschicht (ST2_U), welche in dem Substrat (100) und zwischen benachbarten der aktiven Strukturen (AP) mit einer in der ersten Logikzelle (C1) und einer anderen in der zweiten Logikzelle (C2) vorgesehen ist; und eine untere zweite Vorrichtungsisolierschicht (ST2_L), welche in dem Substrat (100) und zwischen benachbarten der aktiven Strukturen (AP) mit einer in der ersten Logikzelle (C1) und einer anderen in der dritten Logikzelle (C3) vorgesehen ist, wobei die obere und die untere zweite Vorrichtungsisolierschicht (ST2_U, ST2_L) sich in der zweiten Richtung (D2) erstrecken, und wobei, wenn in der ersten Richtung (D1) gemessen, eine zweite Breite (W2) der oberen zweiten Vorrichtungsisolierschicht (ST2_U) unterschiedlich von einer dritten Breite (W3) der unteren zweiten Vorrichtungsisolierschicht (ST2_L) ist.
  8. Halbleitervorrichtung nach Anspruch 7, wobei die erste Zellgrenze (CB 1) als eine Mittellinie der oberen zweiten Vorrichtungsisolierschicht (ST2_U) definiert ist, und die zweite Zellgrenze (CB2) als eine Mittellinie der unteren zweiten Vorrichtungsisolierschicht (ST2_L) definiert ist.
  9. Halbleitervorrichtung nach Anspruch 7, wobei jeder der zueinander benachbarten aktiven Bereiche (PR, NR) der ersten und zweiten Logikzellen (C1, C2) der erste aktive Bereich ist, und jeder der zueinander benachbarten aktiven Bereiche (PR, NR) der ersten und dritten Logikzellen (C1, C3) der zweite aktive Bereich ist.
  10. Halbleitervorrichtung nach Anspruch 7, wobei wenn die erste Höhe ((Hp) größer ist als die zweite Höhe (Hn), der erste Abstand größer ist als der zweite Abstand und die zweite Breite (W2) größer ist als die dritte Breite (W3), und wenn die zweite Höhe (Hn) größer ist als die erste Höhe (Hp), der erste Abstand kleiner ist als der zweite Abstand und die zweite Breite (W2) kleiner ist als die dritte Breite (W3).
  11. Halbleitervorrichtung nach Anspruch 7, ferner aufweisend: Source-/Drain-Bereiche (SD), welche auf den aktiven Strukturen (AP) und an beiden Seiten der Gatestrukturen (GS) vorgesehen sind; Source-/Drain-Kontakte (CA), welche mit wenigstens einem der Source-/Drain-Bereiche (SD) verbunden sind; eine erste gemeinsame Leitung (PW1), welche sich entlang der ersten Zellgrenze (CB1) und in der zweiten Richtung (D2) erstreckt, wobei die erste gemeinsame Leitung (PW1) mit der oberen zweiten Vorrichtungsisolierschicht (ST2_U) überlagert; und eine zweite gemeinsame Leitung (PW2), welche sich entlang der zweiten Zellgrenze (CB2) und in der zweiten Richtung (D2) erstreckt, wobei die zweite gemeinsame Leitung (PW2) mit der unteren zweiten Vorrichtungsisolierschicht (ST2_L) überlagert, wobei wenigstens einer der Source-/Drain-Kontakte (CA) mit der ersten gemeinsamen Leitung (PW1) verbunden ist; und wenigstens ein anderer der Source-/Drain-Kontakte (CA) mit der zweiten gemeinsamen Leitung (PW2) verbunden ist.
  12. Halbleitervorrichtung nach Anspruch 11, wobei, wenn in der ersten Richtung (D1) gemessen, die erste gemeinsame Leitung (PW1) eine vierte Breite (W4) hat, und die zweite gemeinsame Leitung (PW2) eine fünfte Breite (W5) hat, wobei die vierte Breite (W4) unterschiedlich von der fünften Breite (W5) ist.
  13. Halbleitervorrichtung nach Anspruch 12, wobei, wenn die erste Höhe (Hp) größer ist als die zweite Höhe (Hn), die vierte Breite (W4) größer ist als die fünfte Breite (W5), und wenn die zweite Höhe (Hn) größer ist als die erste Höhe (Hp), die vierte Breite (W4) kleiner ist als die fünfte Breite (W5).
  14. Halbleitervorrichtung nach Anspruch 7, ferner aufweisend eine dritte Vorrichtungsisolierschicht (ST3), welche auf dem Substrat (100) und an beiden Seiten der aktiven Strukturen (AP) vorgesehen ist, und derart ausgebildet ist, dass sie obere Abschnitte der aktiven Strukturen (AP) freiliegend lässt, wobei die dritte Vorrichtungsisolierschicht (ST3) dünner ist als die erste Vorrichtungsisolierschicht (ST1).
  15. Halbleitervorrichtung, die Folgendes aufweist: ein Substrat (100), welches eine Mehrzahl von Logikzellen (C1, C2, C3) aufweist, welche in einer ersten Richtung (D1) angeordnet sind, wobei jede der Mehrzahl von Logikzellen (C1, C2, C3) einen ersten und einen zweiten Bereich (PB, NB) aufweist, welche voneinander in der ersten Richtung (D1) beabstandet sind; aktive Strukturen (AP), welche in jedem des ersten und des zweiten Bereichs (PB, NB) vorgesehen sind und in der ersten Richtung (D1) angeordnet sind, wobei die aktiven Strukturen (AP) von dem Substrat (100) hervorstehen und sich in einer zweiten Richtung (D2), welche die erste Richtung (D1) kreuzt, erstrecken; und Gatestrukturen (GS), welche in der zweiten Richtung (D2) derart angeordnet sind, dass sie sich in der ersten Richtung (D1) erstrecken und wenigstens eine der aktiven Strukturen (AP) kreuzen; und wobei ein Leitfähigkeitstyp der aktiven Strukturen (AP) des ersten Bereichs (PB) unterschiedlich von demjenigen der aktiven Strukturen (AP) des zweiten Bereichs (NB) ist, und wobei jede der Mehrzahl von Logikzellen (C1, C2, C3) Folgendes aufweist: eine erste und eine zweite Zellgrenze (CB1, CB2), von welchen jede jeweils benachbarten Logikzellen (C1, C2, C3), welche einander in der ersten Richtung (D1) gegenüberliegen, gemeinsam ist; und eine interne Grenze (IB), welche eingefügt zwischen dem ersten und dem zweiten Bereich (PB, NB) angeordnet ist und äquidistant von einem benachbarten Paar der aktiven Strukturen (AP) ist, welche eine aus dem ersten Bereich (PB) und eine andere aus dem zweiten Bereich (NB) aufweisen, welche am nächsten zueinander in der ersten Richtung (D1) sind, eine erste Höhe (Hp) von der internen Grenze (IB) zu der ersten Zellgrenze (CB1) größer ist als eine zweite Höhe (Hn) von der zweiten Zellgrenze (CB2) zu der internen Grenze (IB), wobei ein Pitch der aktiven Strukturen (AP) des ersten Bereichs (PB) derselbe ist wie derjenige der aktiven Strukturen (AP) des zweiten Bereichs (NB), und die erste Höhe (Hp) um den halben Pitch größer ist als die zweite Höhe (Hn), wobei die erste Zellgrenze (CB1) als eine Mittellinie zwischen den aktiven Strukturen (AP) definiert ist, die mit der ersten Zellgrenze (CB1) dazwischen liegend am nächsten zueinander sind, und die zweite Zellgrenze (CB2) als eine Mittellinie zwischen den aktiven Strukturen (AP) definiert ist, die mit der zweiten Zellgrenze (CB2) dazwischen liegend am nächsten zueinander sind.
  16. Halbleitervorrichtung nach Anspruch 15, wobei, wenn in einer Draufsicht betrachtet, jede der Mehrzahl von Logikzellen (C1, C2, C3) eine Zellhöhe (Hc) hat, welche als ein Abstand zwischen der ersten und der zweiten Zellgrenze (CB1, CB2) definiert ist, und die Zellhöhen (Hc) der Mehrzahl von Logikzellen (C1, C2, C3) dieselben sind.
  17. Halbleitervorrichtung nach Anspruch 15, wobei ein Abstand zwischen den aktiven Strukturen (AP), die die erste Zellgrenze (CB1) definieren, um den Pitch größer ist, als ein Abstand zwischen den aktiven Strukturen (AP), die die zweite Zellgrenze (CB2) definieren.
  18. Halbleitervorrichtung nach Anspruch 15, wobei jede der aktiven Strukturen (AP), welche die erste Zellgrenze (CB1) definieren, in dem ersten Bereich (PB) ihrer entsprechenden Logikzelle (C1, C2, C3) ist, und jede der aktiven Strukturen (AP), welche die zweite Zellgrenze (CB2) definieren, in dem zweiten Bereich (NB) ihrer entsprechenden Logikzelle (C1, C2, C3) ist.
  19. Halbleitervorrichtung nach Anspruch 15, ferner aufweisend eine erste Vorrichtungsisolierschicht (ST1), welche in jeder der Logikzellen (C1, C2, C3) und in dem Substrat (100) zwischen dem ersten und dem zweiten Bereich (PB, NB) vorgesehen ist, wobei sich die erste Vorrichtungsisolierschicht (ST1) in der zweiten Richtung (D2) erstreckt und mit der internen Grenze (IB) überlagert ist.
  20. Halbleitervorrichtung nach Anspruch 19, wobei eine erste Breite (W1) der ersten Vorrichtungsisolierschicht (ST1) gemessen in der ersten Richtung (D1) größer ist als der Pitch.
  21. Halbleitervorrichtung nach Anspruch 19, weiter aufweisend: eine obere zweite Vorrichtungsisolierschicht (ST2_U), welche in dem Substrat (100) und zwischen einem benachbarten Paar der aktiven Strukturen (AP) mit jeweils einer aktiven Struktur (AP) von jedem der ersten Bereiche (PB) der Logikzellen (C1, C2, C3), die die erste Zellgrenze (CB1) teilen, vorgesehen ist; und eine untere zweite Vorrichtungsisolierschicht (ST2_L), welche in dem Substrat (100) und zwischen einem benachbarten Paar der aktiven Strukturen (AP) mit jeweils einer aktiven Struktur aus jedem der zweiten Bereiche (NB) der Logikzellen (C1, C2, C3), die die zweite Zellgrenze (CB2) teilen, vorgesehen ist, wobei eine zweite Breite (W2) der oberen zweiten Vorrichtungsisolierschicht (ST2_U) gemessen in der ersten Richtung (D1) größer ist als eine dritte Breite (W3) der unteren zweiten Vorrichtungsisolierschicht (ST2_L) gemessen in der ersten Richtung (D1).
  22. Halbleitervorrichtung nach Anspruch 21, ferner aufweisend: Source-/Drain-Bereiche (SD), welche auf den aktiven Strukturen (AP) und an beiden Seiten der Gatestrukturen (GS) vorgesehen sind; Source-/Drain-Kontakte (CA), welche mit wenigstens einem der Source-/Drain-Bereiche (SD) verbunden sind; eine erste gemeinsame Leitung (PW1), welche sich entlang der ersten Zellgrenze (CB1) und in der zweiten Richtung (D2) erstreckt; und eine zweite gemeinsame Leitung (PW2), welche sich entlang der zweiten Zellgrenze (CB1) und in der zweiten Richtung (D2) erstreckt, wobei wenigstens einer der Source-/Drain-Kontakte (CA) mit der ersten gemeinsamen Leitung (PW1) verbunden ist, und wenigstens ein anderer der Source-/Drain-Kontakte (CA) mit der zweiten gemeinsamen leitfähigen Leitung (PW2) verbunden ist.
  23. Halbleitervorrichtung, die Folgendes aufweist: ein Substrat (100), welches eine Mehrzahl von Logikzellen (C1, C2, C3) aufweist, welche in einer ersten Richtung (D1) angeordnet sind, wobei jede der Mehrzahl von Logikzellen (C1, C2, C3) einen ersten und einen zweiten Bereich (PB, NB) aufweist, welche voneinander in der ersten Richtung (D1) beabstandet sind; aktive Strukturen (AP), welche in jedem des ersten und des zweiten Bereichs (PB, NB) vorgesehen sind und in der ersten Richtung (D1) angeordnet sind, wobei die aktiven Strukturen (AP) von dem Substrat (100) hervorstehen und sich in einer zweiten Richtung (D2), welche die erste Richtung (D1) kreuzt, erstrecken; und Gatestrukturen (GS), welche in der zweiten Richtung (D2) derart angeordnet sind, dass sie sich in der ersten Richtung (D1) erstrecken und wenigstens eine der aktiven Strukturen (AP) kreuzen; und wobei ein Leitfähigkeitstyp der aktiven Strukturen (AP) des ersten Bereichs (PB) unterschiedlich von demjenigen der aktiven Strukturen (AP) des zweiten Bereichs (NB) ist, und wobei jede der Mehrzahl von Logikzellen (C1, C2, C3) Folgendes aufweist: eine erste und eine zweite Zellgrenze (CB1, CB2), von welchen jede jeweils benachbarten Logikzellen (C1, C2, C3), welche einander in der ersten Richtung (D1) gegenüberliegen, gemeinsam ist; und eine interne Grenze (IB), welche eingefügt zwischen dem ersten und dem zweiten Bereich (PB, NB) angeordnet ist und äquidistant von einem benachbarten Paar der aktiven Strukturen (AP) ist, welche eine aus dem ersten Bereich (PB) und eine andere aus dem zweiten Bereich (NB) aufweisen, welche am nächsten zueinander in der ersten Richtung (D1) sind, eine erste Höhe (Hp) von der internen Grenze (IB) zu der ersten Zellgrenze (CB1) größer ist als eine zweite Höhe (Hn) von der zweiten Zellgrenze (CB2) zu der internen Grenze (IB), wobei ein Pitch der aktiven Strukturen (AP) des ersten Bereichs (PB) derselbe ist wie derjenige der aktiven Strukturen (AP) des zweiten Bereichs (NB), und die erste Höhe (Hp) um den halben Pitch größer ist als die zweite Höhe (Hn), ferner aufweisend: eine erste Vorrichtungsisolierschicht (ST1), welche in jeder der Logikzellen (C1, C2, C3) und in dem Substrat (100) zwischen dem ersten und dem zweiten Bereich (PB, NB) vorgesehen ist, wobei sich die erste Vorrichtungsisolierschicht (ST1) in der zweiten Richtung (D2) erstreckt und mit der internen Grenze (IB) überlagert ist, und weiter aufweisend: eine obere zweite Vorrichtungsisolierschicht (ST2_U), welche in dem Substrat (100) und zwischen einem benachbarten Paar der aktiven Strukturen (AP) mit jeweils einer aktiven Struktur (AP) von jedem der ersten Bereiche (PB) der Logikzellen (C1, C2, C3), die die erste Zellgrenze (CB1) teilen, vorgesehen ist; und eine untere zweite Vorrichtungsisolierschicht (ST2_L), welche in dem Substrat (100) und zwischen einem benachbarten Paar der aktiven Strukturen (AP) mit jeweils einer aktiven Struktur aus jedem der zweiten Bereiche (NB) der Logikzellen (C1, C2, C3), die die zweite Zellgrenze (CB2) teilen, vorgesehen ist, wobei eine zweite Breite (W2) der oberen zweiten Vorrichtungsisolierschicht (ST2_U) gemessen in der ersten Richtung (D1) größer ist als eine dritte Breite (W3) der unteren zweiten Vorrichtungsisolierschicht (ST2_L) gemessen in der ersten Richtung (D1).
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