DE102019131091A1 - Maskenlayout, halbleitervorrichtung und herstellungsverfahren, das dieses verwendet - Google Patents

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silicide blocking
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Guk Hwan KIM
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MAGNACHIP MIXED-SIGNAL, LTD., CHEONGJU-SI, KR
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MagnaChip Semiconductor Ltd
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    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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Abstract

Ein Maskenlayout zur Bildung einer Halbleitervorrichtung enthält eine aktive Maskenstruktur (61-1, 61-2), eine Gate-Elektroden-Maskenstruktur (GE), eine Silicidblockierungsmaskenstruktur (GE) und eine Kontaktmaskenstruktur (71, 72, 73, 74). Die aktive Maskenstruktur (61-1, 61-2) bildet eine Source-Region (23) und eine Drain-Region (24) in einem Substrat (10). Die Gate-Elektroden-Maskenstruktur (GE), die in Überlappung mit der aktiven Maskenstruktur (61-1, 61-2) angeordnet ist, bildet eine Gate-Elektrode zwischen der Source-Region (23) und der Drain-Region (24). Die Silicidblockierungsmaskenstruktur (Z1) ist in Überlappung mit der Gate-Elektroden-Maskenstruktur (GE) und der aktiven Maskenstruktur (61-1, 61-2) in der Gate-Elektrode, der Source-Region (23) und der Drain-Region (24) angeordnet, um eine Silicidblockierungsregion zu bilden. Die Kontaktmaskenstruktur (71, 72, 73, 74), die mit Abstand zur Silicidblockierungsmaskenstruktur (Z1) angeordnet ist, bildet einen Kontaktstecker auf dem Substrat (10). Die Silicidblockierungsmaskenstruktur bedeckt die Gate-Elektroden-Maskenstruktur und erstreckt sich zur aktiven Maskenstruktur.

Description

  • HINTERGRUND
  • Technisches Gebiet
  • Die folgende Beschreibung betrifft ein Maskenlayout und ein Verfahren zur Herstellung einer Halbleitervorrichtung, das dieses verwendet, und insbesondere ein Maskenlayout, das in einem Pegelwandlerblock einer Anzeigetreiber-IC verwendet wird, und ein Verfahren zur Herstellung einer Halbleitervorrichtung, das dieses verwendet.
  • Beschreibung des Standes der Technik
  • Eine Pegelwandlerschaltung bezieht sich auf eine Schaltung, die den Spannungspegel im Inneren eines Halbleiterchips wie einer Anzeigetreiber-IC (DDI, Display Driver IC) ändert. Zum Beispiel wird eine Pegelwandlerschaltung verwendet, um ein Niederspannungs- (LV, Low Voltage) -signal zu einem Mittelspannungs- (MV, Middle Voltage) oder einem Hochspannungs- (HV, High Voltage) -signal zu ändern. Das heißt, eine Pegelwandlerschaltung ist eine Schaltung, die zwischen den unähnlichen Spannungen mit unterschiedlichen Spannungen liegt.
  • Elektrostatische Entladungs-, ESD, -ereignisse, die IC involvieren, können eine Beschädigung oder Zerstörung des darauf befindlichen Schaltkreises bewirken, falls dieser nicht auf andere Weise geschützt ist. Wie in der Folge ausführlicher besprochen ist, können einige ESD-Schaltungen nach einem Modell eines menschlichen Körpers (HBM, Human Body Model) gestaltet sein, während andere gemäß einem Modell einer geladenen Vorrichtung (CDM, Charged Device Model) gestaltet sein können. Solche Schaltungen können unterschiedliche Eigenschaften aufweisen, die, wenn sie gemeinsam verwendet werden, sowohl die Entladung wesentlicher elektrischer Strommengen wie auch ein Offenhalten von Entladewegen für eine ausreichende Dauer ermöglichen. Eine Hochspannungsbetriebsvorrichtung und eine Niederspannungsbetriebsvorrichtung sind in einem Chip gefertigt. In einer Pegelwandlerschaltung wird eine Hochspannungsbetriebsvorrichtung unter Verwendung einer Extended Drain MOS (EDMOS) Struktur implementiert. Mit Electrical Overstress (EOS, Überlastung im Betriebsfall) in Zusammenhang stehende Fehler, die durch das Modell einer geladenen Vorrichtung (CDM) verursacht werden, sind leicht in einem EDMOS vom n-Typ (in der Folge als eine nEDMOS-Halbleitervorrichtung bezeichnet) zu beobachten, der in einem Pegelwandler verwendet wird. EOS bezieht sich auf eine Beschädigung einer Vorrichtung, wenn eine Spannung oder ein Strom über einer Toleranzgrenze erzeugt wird. Falls der EOS-Stresspegel übermäßig erhöht wird, kann ein mit EOS in Zusammenhang stehender Fehler in einem Mittelspannungspegelwandler in einem Kanaldecoder auftreten. Wenn daher ein Fehler im Mittelspannungspegelwandler auftritt, der ein Chip-Kernblock ist, entscheiden die abnormalen Anzeigedaten einen Source-Ausgang aufgrund eines Pegelwandlerfehlers, was einen Line-Dim-Fehler verursacht.
  • Ein Fehler, der durch EOS verursacht wird, tritt bekanntlich zum Beispiel in der Silicidregion einer EDMOS-Vorrichtung auf. Er ist vermutlich auf eine Migration des Silicids, das sich in der Gate-Elektrode befindet, aufgrund des übermäßigen Stroms zurückzuführen. Daher kann EOS leicht in die Source-Region eingeführt werden, die näher bei der Gate-Elektrode liegt, und es tritt ein Fehler auf. Die Silicidregion senkt den Widerstand und unterstützt den Stromfluss. Die Silicidregion ist auf dem Großteil der Source-Region angeordnet und der Gate-Source-Widerstand wird niedriger als der Gate-Drain-Widerstand.
  • Daher kann das Design einer Silicidblockierungsregion erwünscht sein, um den Strom zur Source-Region zu verringern, wenn EOS eintritt.
  • KURZDARSTELLUNG DER ERFINDUNG
  • Diese Kurzdarstellung ist zur Einführung einer Auswahl von Konzepten in vereinfachter Form bereitgestellt, die in der Folge unter „Ausführliche Beschreibung“ näher beschrieben sind. Diese Kurzdarstellung soll weder Schlüsselmerkmale oder wesentliche Merkmale des beanspruchten Gegenstands identifizieren, noch soll sie als eine Hilfe bei der Festlegung des Umfangs des beanspruchten Gegenstands verwendet werden.
  • In einem allgemeinen Aspekt enthält ein Maskenlayout zur Bildung einer Halbleitervorrichtung eine aktive Maskenstruktur, eine Gate-Elektroden-Maskenstruktur, eine Silicidblockierungsmaskenstruktur und eine Kontaktmaskenstruktur. Die aktive Maskenstruktur bildet eine Source-Region und eine Drain-Region in einem Substrat. Die Gate-Elektroden-Maskenstruktur, die in Überlappung mit der aktiven Maskenstruktur angeordnet ist, bildet eine Gate-Elektrode zwischen der Source-Region und der Drain-Region. Die Silicidblockierungsmaskenstruktur ist in Überlappung mit der Gate-Elektroden-Maskenstruktur und der aktiven Maskenstruktur in der Gate-Elektrode, der Source-Region und den Drain-Regionen angeordnet, um eine Silicidblockierungsregion zu bilden. Die Kontaktmaskenstruktur, die mit Abstand zur Silicidblockierungsmaskenstruktur angeordnet ist, bildet einen Kontaktstecker auf dem Substrat. Die Silicidblockierungsmaskenstruktur kann die Gate-Elektroden-Maskenstruktur bedecken und sich zur aktiven Maskenstruktur erstrecken.
  • Die Silicidblockierungsregion in der Gate-Elektrode kann größer sein als die Silicidregion.
  • Die Source-Region kann gleichzeitig sowohl mit der Silicidregion als auch der Silicidblockierungsregion in Kontakt sein.
  • Die Silicidblockierungsmaskenstruktur kann eine Körperregion und mehrere vorstehende Regionen enthalten.
  • Die Breite der vorstehenden Region kann kleiner sein als die Breite der Körperregion.
  • Die Silicidblockierungsregion kann von der Deckfläche der Gate-Elektrode angeordnet sein und erstreckt sich zu einem Teil der Deckfläche der Source-Region.
  • In einem anderen allgemeinen Aspekt enthält ein Verfahren zur Herstellung einer Halbleitervorrichtung Bilden eines Gate-Isolierfilms auf einem Substrat Bilden einer Gate-Elektrode auf dem Gate-Isolierfilm, Bilden einer Source-Region und einer Drain-Region an den gegenüberliegenden Enden der Gate-Elektrode, Bilden eines ersten Isolierfilms auf der Gate-Elektrode, der Source-Region und der Drain-Region, Bilden eines Silicidblockierungsfilms auf der Gate-Elektrode, der Source-Region und der Drain-Region durch Strukturieren des ersten Isolierfilms und Bilden eines Silicidfilms auf der Gate-Elektrode, einem Abschnitt der Source-Region und einem Abschnitt der Drain-Region.
  • Der Silicidblockierungsfilm kann so gebildet werden, dass er sich von der Gate-Elektrode zur Source- und Drain-Region erstreckt.
  • Eine Gate-Elektroden-Maskenstruktur, die in Überlappung mit einer aktiven Maskenstruktur angeordnet ist, kann eine Gate-Elektrode zwischen der Source-Region und der Drain-Region bilden.
  • Die aktive Maskenstruktur kann zur Bildung der Source-Region und der Drain-Region an den gegenüberliegenden Enden der Gate-Elektrode verwendet werden.
  • Eine Silicidblockierungsmaskenstruktur kann in Überlappung mit der Gate-Elektroden-Maskenstruktur und der aktiven Maskenstruktur in der Gate-Elektrode, der Source-Region und den Drain-Regionen angeordnet sein, um den Silicidblockierungsfilm zu bilden.
  • In einem anderen allgemeinen Aspekt enthält eine Halbleitervorrichtung eine aktive Region, eine Gate-Elektrode und eine Gate-Silicidregion und eine Silicidblockierungsregion. Die aktive Region definiert eine Isolierungsregion, eine Source-Region und eine Drain-Region in einem Substrat. Die Gate-Elektrode ist zwischen der Source-Region und der Drain-Region angeordnet, um die aktive Region zu überlappen. Die Gate-Silicidregion und die Silicidblockierungsregion sind auf der Gate-Elektrode angeordnet. Die Silicidblockierungsregion enthält eine Körperregion und mehrere vorstehende Regionen, die sich von der Körperregion erstrecken. Eine Breite der vorstehenden Region ist kleiner als eine Breite der Körperregion.
  • Eine erste vorstehende Silicidblockierungsregion kann in der Gate-Elektrode und einem Abschnitt der Source-Region angeordnet sein. Eine zweite vorstehende Silicidblockierungsregion kann in der Gate-Elektrode und einem Abschnitt der Drain-Region angeordnet sein.
  • Die mehreren vorstehenden Regionen können ferner eine dritte vorstehende Silicidblockierungsregion enthalten, die zur Drain-Region vorsteht. Die Silicidblockierungsregion kann in Kontakt mit der zweiten vorstehenden Silicidblockierungsregion angeordnet sein.
  • Die Körperregion kann in Überlappung mit der Gate-Elektrode, einem Abschnitt der Source-Region und einem Abschnitt der Drain-Region angeordnet sein.
  • Die Körperregion kann in Überlappung mit einem Abschnitt der Gate-Elektrode und der Drain-Region angeordnet sein.
  • Eine aktive Maskenstruktur kann die Source-Region und die Drain-Region im Substrat bilden.
  • Eine Gate-Elektroden-Maskenstruktur, die in Überlappung mit der aktiven Maskenstruktur angeordnet ist, kann die Gate-Elektrode bilden.
  • Eine Silicidblockierungsmaskenstruktur, die in Überlappung mit der Gate-Elektroden-Maskenstruktur und der aktiven Maskenstruktur in der Gate-Elektrode, der Source-Region und den Drain-Regionen angeordnet ist, kann die Silicidblockierungsregion bilden.
  • Die Silicidblockierungsmaskenstruktur kann die Gate-Elektroden-Maskenstruktur bilden und sich zur aktiven Maskenstruktur erstrecken.
  • Andere Merkmale und Aspekte werden aus der folgenden ausführlichen Beschreibung, den Zeichnungen und den Ansprüchen offensichtlich.
  • Figurenliste
    • 1 ist ein Systemdiagramm, das ein Beispiel einer Anzeigetreiber-IC zeigt.
    • 2 veranschaulicht ein Beispiel eines Pegelwandlerblocks einer Anzeigetreiber-IC.
    • 3A und 3B veranschaulichen ein Beispiel eines Maskenlayouts zur Bildung einer Halbleitervorrichtung.
    • 4 ist eine Querschnittsansicht eines Beispiels einer Halbleitervorrichtung in Bezug auf A1-A1' von 3A.
    • 5 ist eine Querschnittsansicht eines Beispiels einer Halbleitervorrichtung in Bezug auf A2-A2' von 3A.
    • 6 ist eine Querschnittsansicht eines Beispiels einer Halbleitervorrichtung in Bezug auf B-B' von 3A.
    • 7 ist ein Maskenlayout zum Bilden eines anderen Beispiels einer Hal bleitervorrichtung.
    • 8 ist eine Querschnittsansicht eines Beispiels einer Halbleitervorrichtung in Bezug auf A1-A1' von 7.
    • 9 ist ein Maskenlayout zum Bilden eines anderen Beispiels einer Hal bleitervorrichtung.
    • 10 ist eine Querschnittsansicht eines Beispiels einer Halbleitervorrichtung in Bezug auf A1-A1' von 9.
    • 11 ist eine Maskenlayout zum Bilden eines anderen Beispiels einer Hal bleitervorrichtung.
    • 12 ist eine Querschnittsansicht eines Beispiels einer Halbleitervorrichtung in Bezug auf A1-A1' von 11.
    • 13 ist ein Maskenlayout zum Bilden eines anderen Beispiels einer Hal bleitervorrichtung.
    • 14 ist eine Querschnittsansicht einer Halbleitervorrichtung in Bezug auf A1-A1' von 13.
  • In allen Zeichnungen und in der ausführlichen Beschreibung beziehen sich dieselben Bezugszeichen auf dieselben Elemente. Die Zeichnungen könnten nicht im Maßstab sein und die relative Größe, Proportionen und Darstellung von Elementen können der Deutlichkeit, Veranschaulichung und Zweckmäßigkeit wegen übertrieben sein.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende ausführliche Beschreibung ist bereitgestellt, um dem Leser zu helfen, ein umfassendes Verständnis der hier beschriebenen Verfahren, Vorrichtungen und/oder Systeme zu erlangen. Es sind jedoch verschiedene Änderungen, Modifizierungen und Entsprechungen der hier beschriebenen Verfahren, Vorrichtungen und/oder Systeme in Kenntnis der Offenbarung dieser Anmeldung offensichtlich. Zum Beispiel sind die hier beschriebenen Abfolgen von Betrieben nur Beispiele und sind nicht auf die hier dargelegten beschränkt, sondern können geändert werden, wie in Kenntnis der Offenbarung dieser Anmeldung offensichtlich ist, mit Ausnahme von Betrieben, die unbedingt in einer bestimmten Reihenfolge ablaufen. Ebenso können Beschreibungen von Merkmalen, die am Stand der Technik bekannt sind, der Deutlichkeit und Bündigkeit wegen unterlassen worden sein.
  • Die hier beschriebenen Merkmale können in verschiedenen Formen verkörpert sein und sind nicht als auf die hier beschriebenen Beispiele beschränkt auszulegen. Vielmehr sind die hier beschriebenen Beispiele nur zur Veranschaulichung einiger der möglichen Arten einer Implementierung der hier beschriebenen Verfahren, Vorrichtungen und/oder Systeme angeführt, die in Kenntnis der Offenbarung dieser Anmeldung offensichtlich sind.
  • Wenn in der gesamten Beschreibung ein Element, wie eine Schicht, eine Region oder ein Substrat, als „auf“, „verbunden mit“ oder „gekoppelt mit“ einem anderen Element beschrieben ist, kann es direkt „auf“, „verbunden mit“ oder „gekoppelt mit“ dem anderen Element sein oder es können ein oder mehrere Elemente dazwischenliegen. Wenn im Gegensatz dazu ein Element als „direkt auf“, „direkt verbunden mit“ oder „direkt gekoppelt mit“ einem anderen Element beschrieben ist, können keine anderen Elemente dazwischenliegen.
  • Wie hier verwendet, enthält der Begriff „und/oder“ jede Kombination von beliebigen zwei oder mehr der zugehörigen aufgezählten Elemente.
  • Obwohl Begriffe wie „erster“, „zweiter“ und „dritter“ hier verwendet werden können, um verschiedene Elemente, Komponenten, Regionen, Schichten oder Bereiche zu beschreiben, sind diese Elemente, Komponenten, Regionen, Schichten oder Bereiche durch diese Begriffe nicht eingeschränkt. Vielmehr werden diese Begriffe nur verwendet, um eine Element, eine Komponente, eine Region, eine Schicht oder einen Bereich von einem anderen Element, einer anderen Komponente, Region, Schicht oder einem anderen Bereich zu unterscheiden. Daher kann ein erstes Element, eine erste Komponente, Region, Schicht oder ein erster Bereich, auf die in hier beschriebenen Beispielen Bezug genommen wird, auch als ein zweites Element, eine zweite Komponente, Region, Schicht oder ein zweiter Bereich bezeichnet werden, ohne von den Lehren der Beispiele abzuweichen.
  • Räumlich relative Begriffe wie „oberhalb“, „oberer“, „unterhalb“ und „unterer“ können hier der einfachen Beschreibung wegen verwendet werden, um ein Verhältnis eines Elements zu einem anderen Element zu beschreiben, wie in den Figuren dargestellt. Solche räumlich relativen Begriffe sollen verschiedene Ausrichtungen der Vorrichtung in Verwendung oder Betrieb zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Wenn zum Beispiel die Vorrichtung in den Figuren umgedreht wird, wird dann ein Element, das als „oberhalb“ oder „oberes“ relativ zu einem anderen Element beschrieben ist, „unterhalb“ oder „unteres“ relativ zu dem anderen Element sein. Daher umfasst der Begriff „oberhalb“ sowohl die Ausrichtung oberhalb als auch unterhalb, abhängig von der räumlichen Ausrichtung der Vorrichtung. Die Vorrichtung kann auch auf andere Weise ausgerichtet sein (zum Beispiel 90 Grad gedreht oder in anderen Ausrichtungen) und die räumlich relativen Begriff, die hier verwendet werden, sind dementsprechend zu interpretieren.
  • Die hier verwendete Terminologie dient nur der Beschreibung verschiedener Beispiele und soll die Offenbarung nicht einschränken. Die Artikel „einer“, „eine“, „eines“ und „der“, „die“, „das“ sollen auch die Pluralformen enthalten, falls der Zusammenhang nicht eindeutig anderes angibt. Die Begriffe „umfasst“, „enthält“ und „hat“ spezifizieren das Vorhandensein der genannten Merkmale, Zahlen, Betriebe, Glieder, Elemente und/oder Kombinationen davon, schließen aber die Gegenwart oder das Hinzufügen eines oder mehrerer anderer Merkmale, Zahlen, Betriebe, Glieder, Elemente und/oder Kombinationen davon nicht aus.
  • Aufgrund von Herstellungstechniken und/oder -toleranzen können Variationen der Formen, die in den Zeichnungen dargestellt sind, auftreten. Daher sind die hier beschriebenen Beispiele nicht auf die speziellen Formen beschränkt, die in den Zeichnungen dargestellt sind, sondern enthalten Änderungen in Form, die während einer Herstellung auftreten können.
  • Die Merkmale der hier beschriebenen Beispiele können auf verschiedene Weisen kombiniert werden, wie in Kenntnis der Offenbarung dieser Anmeldung offensichtlich. Ferner, obwohl die hier beschriebenen Beispiele eine Reihe von Konfigurationen haben, sind andere Konfigurationen ebenso möglich, wie in Kenntnis der Offenbarung dieser Anmeldung offensichtlich ist.
  • Hier wird festgehalten, dass der Begriff „können“ in Bezug auf ein Beispiel oder eine Ausführungsform, z.B. in Bezug darauf, was ein Beispiel oder eine Ausführungsform enthalten oder implementieren kann, bedeutet, dass es zumindest ein Beispiel oder eine Ausführungsform gibt, wo ein solches Merkmal nicht enthalten oder implementiert ist, während alle Beispiele und Ausführungsformen nicht darauf beschränkt sind.
  • Die folgende Beschreibung soll ein Maskenlayout zur Verringerung eines Stromflusses zu einer Source, wenn EOS eintritt, und ein Verfahren zur Herstellung einer Halbleitervorrichtung, das dieses verwendet, bereitstellen.
  • Die folgende Beschreibung stellt ein Maskenlayout mit einer Silicidblockierungsregion, die gegen EOS beständig ist, sowie ein Verfahren zur Herstellung einer Halbleitervorrichtung, das dieses verwendet, bereit.
  • Die folgende Beschreibung stellt auch ein Maskenlayout mit einer Silicidblockierungsregion, das EOS Strom passend streut, indem Gate-Source, Gate-Drain, Gate-Massewiderstand eingestellt werden, sowie ein Verfahren zur Herstellung einer Halbleitervorrichtung, das dieses verwendet, bereit.
  • 1 ist ein Beispiel eines Systemdiagramms, das eine Anzeigetreiber-IC gemäß der folgenden Beschreibung zeigt.
  • Eine Anzeigetreiber-IC (hier in der Folge als DDI bezeichnet) ist ein integrierter Schaltungschip, der zum Ansteuern eines Anzeigefelds verwendet wird und elektrisch ein Anzeigefeld mit Ansteuerungssignalen und Daten versorgt.
  • Die DDI enthält einen Hauptlogikblock 1, einen Anzeigetreiberblock 5 und einen Kanalblock 6.
  • Der Hauptlogikblock 1 steuert den Betrieb des Anzeigetreiberblocks 5 und des Kanalblocks 6.
  • Der Anzeigetreiberblock 5 decodiert den Dateneingang gemäß der Steuerung des Hauptlogikblocks und überträgt den Dateneingang zum Kanalblock. Der Anzeigetreiber 5 enthält einen Latch-Block 2, einen ersten Decoder 3, einen Pegelwandlerblock 100 und einen zweiten Decoder 4. Der Latch-Block 2 speichert das Antriebssignal und Daten, die vom Hauptlogikblock 1 empfangen werden. Der erste Decoder 3 decodiert ein Niederspannungssignal und der zweite Decoder 4 decodiert ein Mittelspannungssignal oder ein Hochspannungssignal. Der Pegelwandlerblock 100 ist zwischen dem ersten Decoder 3 und dem zweiten Decoder 4 verbunden, um den Spannungspegel des Signals von einer Niederspannung zu einer Mittelspannung oder einer Hochspannung zu ändern.
  • Der Kanalblock 6 enthält mehrere Kanäle, die jeweils mit dem Anzeigefeld verbunden sind, und gibt das decodierte Datensignal gemäß dem Steuersignal des Anzeigetreiberblocks 5 durch jeden Kanal aus. Das Anzeigefeld zeigt den Dateneingang durch jeden Kanal an.
  • 2 veranschaulicht ein Beispiel eines Pegelwandlerblocks einer Anzeigetreiber-IC gemäß der folgenden Beschreibung.
  • Unter Bezugnahme auf 2 enthält der Pegelwandlerblock 100 einen Eingangsschnittstellenblock 20, einen Ausgangsschnittstellenblock 200 und einen ESD-Schutzblock 300.
  • Der Eingangsschnittstellenblock 20 kann ein erstes decodiertes Signal vom ersten Decoder empfangen. Der Eingangsschnittstellenblock 20 enthält einen ersten NMOS NM1 und einen ersten PMOS PM1. Ein Ende des ersten NMOS NM1 ist mit der Systemmassespannung VSS verbunden und das andere Ende ist mit dem ersten PMOS PM1 verbunden. Ein Ende des ersten PMOS PM1 ist mit der Stromversorgungsspannung VDD verbunden und das andere Ende ist mit dem ersten NMOS NM1 verbunden. Ein Logisches-Hoch-Signal kann an die Gates des ersten NMOS NM1 und des ersten PMOS PM1 angelegt werden und ein Logisches-Tief-Signal kann von dem ersten NMOS NM1 und dem ersten PMOS PM1 ausgegeben werden.
  • Der Ausgangsschnittstellenblock 200 enthält einen zweiten NMOS NM2, einen zweiten PMOS PM2, einen dritten PMOS PM3, einen dritten NMOS NM3, einen vierten PMOS PM4, einen fünften PMOS PM5. Der zweite NMOS NM2, der zweite PMOS PM2 und der dritte PMOS PM3 sind in Reihe zwischen der Ausgangsstromversorgungsspannung VLOUT1 und der Ausgangsmassespannung VSSA verbunden. Der dritte NMOS NM3, der vierte PMOS PM4 und der fünfte PMOS PM5 sind auch in Reihe zwischen der Ausgangsstromversorgungsspannung VLOUT1 und der Ausgangsmassespannung VSSA verbunden.
  • Der Ausgangsschnittstellenblock 200 nimmt die Ausgangsklemme des Eingangsschnittstellenblocks 20 als eine Eingangsklemme auf und die Eingangsklemme (Logisches-Hoch-Signal, Logisches-Tief-Signal) ist mit jedem Gate des zweiten NMOS NM2 und des zweiten PMOS PM2, des dritten NMOS NM3 und des vierten PMOS PM4 verbunden. Hier können der zweite NMOS NM2 und der zweite PMOS PM2 ein Logisches-Hoch-Signal empfangen und der dritte NMOS NM3 und der vierte PMOS PM4 können ein Logisches-Tief-Signal empfangen. Ein Ende des Hauptstromwegs des zweiten NMOS NM2 und des dritten NMOS NM3 ist gemeinsam mit dem Masseanschluss verbunden und das andere Ende des Hauptstromwegs ist mit jedem Gate des fünften PMOS PM5 und des dritten PMOS PM3 verbunden. In einem Beispiel sind der zweite NMOS NM2 und der dritte NMOS NM3 nEDMOS-Vorrichtungen.
  • Der ESD-Schutzblock 300 kann nahe dem Chip-Kernblock im Pegelwandlerblock 100 angeordnet sein und kann eine Schaltung zum ESD-Stressschutz sein. Der ESD-Schutzblock 300 ist eine ESD-Klemme verschiedener Arten, die hohen ESD-Strom zwischen einer Eingangsspannung und einer Massespannung zu einer Niederspannung zum Zeitpunkt eines ESD-Stresseingangs entladen kann. Zum Beispiel kann ein Klemmelement eine Gategeerdete NMOS- (GGNMOS) Struktur oder eine Gate-gekoppelte NMOS- (GCNMOS) Struktur oder eine Struktur, die einen PNPN-Weg nach Einschalten eines Controlled Rectifier (SCR) begründet, haben, oder als ein anderes Beispiel kann eine schienenbasierte Klemmschaltung in der Form eines RC-getriggerten großen FET verwendet werden.
  • In diesem Fall, wenn der zweite NMOS NM2 und der dritte NMOS NM3 als ein Transistor mit einer Hochspannungsvorrichtungsstruktur implementiert sind, kann die Designfläche des Pegelwandlerblocks 100 zunehmen und die Größe des DDI-Chips kann ebenso zunehmen. Daher können der zweite NMOS NM2 und der dritte NMOS NM3 als nLDMOS- oder nEDMOS-Transistoren implementiert sein, um die Fläche zu minimieren, die durch die Transistoren im Pegelwandlerblock 100 besetzt ist.
  • Zu diesem Zeitpunkt, falls Electrical Overstress (EOS) oder elektrostatische Entladung (ESD, Electro Static Discharge) während des Betriebs des zweiten NMOS NM2 und des dritten NMOS NM3 auftreten, kann der Pegelwandlerblock 100 eine Fehlfunktion oder Beschädigung aufweisen.
  • CDM kann EOS im Pegelwandlerblock verursachen. Zum Beispiel tritt EOS in der Silicidregion der nEDMOS-Vorrichtung auf, wie in 2 veranschaulicht, wo EOS in die Source-Region eingeführt wird, die näher bei der Gate-Elektrode liegt, und Fehler verursacht werden. Die Silicidregion kann eine Region zum Senken des Widerstands sein, um den Stromfluss zu unterstützen, da die Silicidregion auf einem Großteil der Source-Region angeordnet ist, sodass der Gate-Source-Widerstand niedriger wird als der Gate-Drain Widerstand.
  • Daher kann es wünschenswert sein, dass das Design einer Silicidblockierungsregion den Strom zur Source-Region verringert, wenn EOS eintritt.
  • 3A ist ein Maskenlayout zum Bilden eines Beispiels einer Halbleitervorrichtung gemäß der folgenden Beschreibung.
  • Unter Bezugnahme auf 3A kann ein gestaltetes Maskenlayout 400 bereitgestellt werden. Das Maskenlayout 400 kann Strukturen enthalten, die in einer integrierten Schaltung auf einem Wafer gedruckt werden. Zum Beispiel enthält das IC-Designlayout eine Struktur, die verschiedene aktive Regionen definiert, die auf einem Halbleiterwafer zu bilden sind. Das Maskenlayout 400 kann Daten in einem geeigneten Format enthalten, wie einem grafischen Datensystem (z.B. GDS oder GDS II). Zum Beispiel kann GDS ein Datengrafiksystem sein und kann ein Datenbankdateiformat haben. GDS kann ein binäres Dateiformat haben, das ebene geometrische Formen und/oder andere Informationen über das Layout in hierarchischer Form darstellt. Die GDS-Daten können zum Rekonstruieren von Teilen von Layouts von Fotomasken verwendet werden.
  • Das Maskenlayout zur Bildung einer Halbleitervorrichtung enthält eine AKTIVE Maskenstruktur 61-1, 61-2, eine Gate-Elektroden-Maskenstruktur GE und eine Silicidblockierungsregion Z1. Das Maskenlayout gemäß dem Beispiel ist ein Überlappungsergebnis der jeweiligen Maskenstrukturen zum Bilden der Halbleitervorrichtungen 1000, 2000, 3000, 4000, 5000. Zum Beispiel N-Typ AKTIVE Maskenstruktur NA, 61-1 und 61-2 für N-Typ aktive Region und P-Typ AKTIVE Maskenstruktur PA zum Bilden einer P-Typ aktiven Region, WANNEN-Maske NW und PW zum Bilden von N-Wannen- und P-Wannenregionen, eine Gate-Elektroden-Maskenstruktur GE zur Bildung einer Gate-Elektrode, eine Silicidblockierungsmaske Z1 zur Bildung eines Silicidblockierungsfilms, Kontaktmasken 71, 72, 73, und 74 zum Bilden von Kontaktsteckern. Das Maskenlayout zeigt diese mehreren Masken in Überlappung in einer Zeichnung.
  • Die aktive Maskenstruktur 61-1, 61-2 enthält in einem Beispiel eine Drain-Region 22, eine Source-Region 23 und eine Masseregion 24. Die Source-Region 23 enthält eine stark dotierte Source-Region 23 und eine leicht dotierte Region LDD, 23-1. Die stark dotierte Source-Region 23 und die leicht dotierte Region LDD, 23-1 haben alle denselben Leitfähigkeitstyp. Die Drain-Region 22, die Source-Region 23 und die Masseregion 24 enthalten zumindest einen Drain-Kontakt 72, zumindest einen Gate-Kontakt 73 bzw. zumindest einen Massekontakt 74. Die erste aktive Maskenstruktur 61-1 und die zweite aktive Maskenstruktur 61-2 können voneinander beabstandet gesehen werden, sind aber eine aktive Region in einer Querschnittsansicht. Die Source-Region 23 und die Massekontaktregion 24 sind in der ersten aktiven Maskenstruktur 61-1 gebildet und die Drain-Region 22 ist in der zweiten aktiven Maskenstruktur 61-2 gebildet.
  • Die Silicidblockierungsmaskenstruktur („Silicidblockierungsregion“) Z1 ist eine Region, in der ein Silicidblockierungsfilm gebildet ist. Die übrige Region ausschließlich der Silicidblockierungsmaskenstruktur Z1 ist eine Region, in der der Silicidblockierungsfilm vollständig entfernt ist und eine Silicidschicht oder ein Silicidfilm (eine Silicidregion) gebildet ist.
  • In der folgenden Beschreibung kann die Silicidblockierungsregion Z1 als eine Region mit einem Silicidblockierungsfilm oder einem Silicidblockierungslayout oder einer Silicidblockierungsregion bezeichnet werden. Die Gate-Elektroden-Maskenstruktur GE ist eine Region, in der die Gate-Elektrode gebildet ist, und diese Begriffe werden in der folgenden Beschreibung beschrieben.
  • Die Silicidblockierungsregion Z1 kann vollständig oder teilweise auf der Deckfläche zumindest einer der Source-Region 23, der Gate-Elektroden-Maskenstruktur GE und der Drain-Region 22 angeordnet sein. Wie in 3A dargestellt, ist die Fläche, wo der Silicidblockierungsfilm auf der Gate-Elektrode angeordnet ist, größer als die Fläche, wo die Silicidschicht angeordnet ist. Durch Bedecken des Großteils der Gate-Elektrode mit dem Silicidblockierungsfilm kann eine Beständigkeit gegen EOS sichergestellt sein.
  • Unter der Annahme, dass es kein Silicidblockierungslayout gibt, wie in 3A veranschaulicht, werden EOS-Fehler leicht im n-Typ EDMOS (hier in der Folge als nEDMOS bezeichnet) beobachtet, der im Pegelwandler von 2 verwendet wird. Der Pegelwandlerblock bezieht sich auf einen Block, der Niederspannung LV (1,8V) auf einen Pegel wie Mittelspannung (MV) oder Hochspannung (HV) ändert.
  • Eine Fehlerregion kann zum Beispiel an der Gate-Elektrode und der Grenze der aktiven Region auftreten. Der Fehler kann auf eine Migration eines Metallsilicids, das in der Gate-Elektrode vorhanden ist, nach EOS-Fluss zurückzuführen sein. Wenn jedoch die Silicidblockierungsregion Z1 wie in 3A veranschaulicht angeordnet ist, können, selbst wenn eine Migration von Metallsilicid eintritt, die Silicidregion SAL2 auf der Source-Region und die Silicidregion SAL3 auf der Gate-Elektrode nicht miteinander in Kontakt sein, da die Silicidblockierungsregion Z1 in der Source-Region 23 vorliegt.
  • Falls der externe ESD-Stresspegel übermäßig erhöht ist, können Fehler in Zusammenhang mit EOS im mittleren Spannungspegelwandler im Kanaldecoder auftreten. Daher kann der externe Stress in die IC fließen und einen Fehler im Betrieb des Kernblocks der IC verursachen. In einem solchen Fall kann ein Line-Dim-Fehler auftreten. Wenn jedoch ein Silicidblockierungslayout gebildet ist, wie in 3A veranschaulicht, kann ein Auftreten von Fehlern im Chip-Kernblock verhindert werden. Es wird erwartet, dass der Pegelwandler stabiler funktioniert.
  • Unter Bezugnahme auf 3A ist die Silicidblockierungsregion Z1 so gebildet, dass sie die Gate-Elektroden-Maskenstruktur GE, die Source-Region 23 und die Drain-Region 22, ausschließlich der Gate-Silicidregion SAL3, überlappt. Die Silicidblockierungsregion Z1 ist in einer ‚C‘-Form gebildet, die drei Seiten der Gate-Silicidregion SAL3 umgibt und an einer Seite offen ist. Die Silicidblockierungsregion Z1 ist so gebildet, dass sie einen wesentlichen Teil der Gate-Elektroden-Maskenstruktur GE überlappt, und ist gebildet, drei Seiten der Gate-Silicidregion SAL3 zu umgeben. Eine Silicidblockierungsregion Z1 ist an den gegenüberliegenden Seiten des Gate-Kontakts 73 gebildet und ist mit einem gewissen Abstand von dem Gate-Kontakt 73 beabstandet zu bilden.
  • Da die Silicidblockierungsregion Z1 gebildet ist, die einen Teil der Source-Region 23 enthält, wird der Widerstand zwischen dem Gate-Kontakt 73 und dem Source-Kontakt 71 erhöht. Mit anderen Worten, der Widerstand der nEDMOS-Halbleitervorrichtung 1000 wird insgesamt aufgrund der Gegenwart der Silicidblockierungsregion Z1 auf der Gate-Elektrode und der Source-Region erhöht. Daher kann die Spannung, die zwischen der Gate-Elektrode und der Source-Region der nEDMOS Halbleitervorrichtung 1000 angelegt wird, in einer ESD-Stressumgebung verringert werden. Daher kann der einzigartige Betrieb der nEDMOS Halbleitervorrichtung 1000 sicherer in der ESD-Stressumgebung durchgeführt werden.
  • Wie in 3A veranschaulicht, ist ein Silicidblockierungsfilm auf dem oberen Teil der Gate-Elektrode gebildet und ein Silicidblockierungsfilm ist so gebildet, dass er sich über die Grenze zwischen der Gate-Elektrode und der aktiven Maskenstruktur 61 hinaus erstreckt. Somit kann der Silicidmigrationsweg blockiert werden. Zusätzlich kann eine Fehlausrichtung, die zwischen der Gate-Elektroden-Maskenstruktur GE und der Silicidblockierungsregion Z1 auftreten kann, verhindert werden. Die Silicidblockierungsregion Z1 ist so gestaltet, dass sie sich breiter als die Fläche der Gate-Elektroden-Maskenstruktur GE erstreckt.
  • Die Silicidblockierungsregion Z1 ist gebildet, einen Teil der Source-Region 23 zu enthalten, und ist mit einem gewissen Abstand vom Source-Kontakt 71 auf der Source-Region 23 beabstandet gebildet. Dies ist so, weil die Silicidblockierungsregion Z1 zwischen der Source-Region 23 und der Gate-Elektroden-Maskenstruktur GE angeordnet ist, um den Durchbruch aufgrund einer Überstrombelastung zu verhindern.
  • Die Kontaktmaskenstrukturen 71, 72, 73 und 74, veranschaulicht in 3A, enthalten mehrere Gate-Kontakte 73, mehrere Source-Kontakte 71, mehrere Drain-Kontakte 72 und mehrere Massekontakte 74. Das heißt, ein Kontaktstecker ist durch die Silicidblockierungsmaskenstrukturen 71, 72, 73 und 74 gebildet, um mit einer Metallverdrahtung verbunden zu werden.
  • In der in 3A veranschaulichten Maskenstruktur enthält die Silicidregion eine Gate-Silicidregion SAL3, eine Source-Silicidregion SAL2, eine Drain Silicidregion SAL1 und eine Massesilicidregion SAL4. Die Gate-Silicidregion SAL3 ist in einer gewissen Region, wo mehrere Gate-Kontakte 73 liegen, und um die mehreren Gate-Kontakte 73 gebildet. Die Source-Silicidregion SAL2 ist in einer gewissen Region, in der mehrere Source-Kontakte 71 liegen, und um die Source-Kontakte 71 gebildet. Die Drain Silicidregion SAL1 ist in einer gewissen Region, wo mehrere Drain-Kontakte 72 liegen, und um die Drain-Kontakte 72 gebildet. Die Massesilicidregion SAL4 ist in einer gewissen Region, wo die mehreren Massekontakts 74 liegen, und um Massekontakte 74 gebildet.
  • Zur ausführlichen Beschreibung der Silicidblockierungsregion Z1 wird die Silicidblockierungsregion Z1 in Teilen in 3B beschrieben.
  • Wie in 3B veranschaulicht, enthält die Silicidblockierungsregion Z1 eine Hauptsilicidblockierungsregion oder Körperregion Z1-1, eine erste vorstehende Silicidblockierungsregion Z1-2, eine zweite vorstehende Silicidblockierungsregion Z1-3 und eine erweiterte Silicidblockierungsregion Z1-4.
  • Die Hauptsilicidblockierungsregion Z1-1 überlappt mit einem Abschnitt der Source-Region, einem Abschnitt der Drain-Region und einem Abschnitt der Gate-Elektrode 60. Die Hauptsilicidblockierungsregion Z1-1 kann als eine Körperregion bezeichnet werden, wie in 3B dargestellt.
  • Ferner erstrecken sich eine erste vorstehende Silicidblockierungsregion Z1-2 und eine zweite vorstehende Silicidblockierungsregion Z1-3 von der Hauptsilicidblockierungsregion Z1-1. Die Breite W2 der ersten vorstehenden Region Z1-2 ist kleiner als die Breite W1 der Körperregion Z1-1. Ebenso ist die Breite W3 der zweiten vorstehenden Region Z1-3 kleiner als die Breite W1 der Körperregion Z1-1. Daher wird ein Silicidblockierungsfilm zwischen der Gate-Elektrode und der Source-Elektrode gebildet, wodurch verhindert wird, dass sich Strom in der Source-Region konzentriert.
  • Die erste vorstehende Silicidblockierungsregion Z1-2 erstreckt sich von der Gate-Elektrode zur Source-Region 23. Die erste vorstehende Silicidblockierungsregion Z1-2 hat einen Silicidblockierungsfilm, der zwischen einem Teil der Gate Region und der Source-Region gebildet wird. Somit wird ein Silicidblockierungsfilm zwischen der Gate-Elektrode und der Source-Elektrode gebildet, wodurch verhindert wird, dass sich Strom in der Source-Region konzentriert.
  • Eine zweite vorstehende Silicidblockierungsregion Z1-3 erstreckt sich von der Gate-Elektrode zur Drain-Region. Die zweite vorstehende Silicidblockierungsregion Z1-3 verhindert eine übermäßige Stromkonzentration zwischen der Drain-Region und der Gate-Elektrode durch Bildung eines Silicidblockierungsfilms. Jede von Breite oder Fläche der ersten vorstehenden Silicidblockierungsregion Z1-2 ist kleiner als die Hauptsilicidblockierungsregion Z1-1. Jede von Breite oder Fläche der zweiten vorstehenden Silicidblockierungsregion Z1-3 ist auch kleiner als die Hauptsilicidblockierungsregion Z1-1.
  • Andererseits enthält die Silicidblockierungsregion Z1 ferner eine dritte vorstehende Silicidblockierungsregion Z1-4, die sich weiter zur Drain-Region erstreckt. Die dritte vorstehende Silicidblockierungsregion Z1-4 ist in Kontakt mit der zweiten vorstehenden Silicidblockierungsregion Z1-3 gebildet. Die dritte vorstehende Silicidblockierungsregion kann die Wirkung zum Verhindern einer übermäßigen Konzentration von Strom in der Drain-Region durch Bildung einer Silicidblockierung verhindern, die sich weiter zur Drain-Region erstreckt.
  • 4 ist eine Querschnittsansicht eines Beispiels einer Halbleitervorrichtung 1000 gemäß der folgenden Beschreibung, entlang der Linie A1-A1' von 3A.
  • Unter Bezugnahme auf 4 enthält eine Halbleitervorrichtung 1000 die Wannenregion vom ersten Leitfähigkeitstyp 12, die in einem Substrat 10 gebildet ist. Die Wannenregion 12 ist zwischen Isolierungsregionen 30 und 31 in einer aktiven Region 61 angeordnet und ist tiefer als die Isolierungsregionen 30 und 31 gebildet. Gate-Isolierfilme 51 und 52 mit unterschiedlicher Dicke sind auf der Wannenregion 12 gebildet. Eine Gate-Elektrode 60 ist auf den Gate-Isolierfilmen 51 und 52 angeordnet. Eine Drain-Region 22 und eine Source-Region 23 sind in der Wannenregion 12 gebildet. Abstandhalter 53 sind an den gegenüberliegenden Seiten der Gate-Elektrode 60 gebildet. Da der Abstandhalter 53 auch ein Isolierfilm ist, verhindert er ein Bilden von Silicid. Daher kann der Abstandhalter 53 auch ein Silicidblockierungsfilm sein. In der folgenden Beschreibung jedoch ist ein Silicidblockierungsfilm 54 ein anderer Film als der Abstandhalter 53.
  • Die Gate-Isolierfilme 51 und 52 können einen ersten Gate-Isolierfilm 51 und einen zweiten Gate-Isolierfilm 52 mit unterschiedlicher Dicke enthalten. Der erste Gate-Isolierfilm 51 ist dünner als der zweite Gate-Isolierfilm 52.
  • Der erste Gate-Isolierfilm 51 ist nahe der Source-Region 23 angeordnet. Der zweite Gate-Isolierfilm 52 ist nahe der Drain-Region 22 angeordnet, wodurch der Durchbruch des Gate-Isolierfilms durch die Hochspannung, die an die Drain-Region angelegt wird, verhindert wird.
  • Wenn zum Beispiel die Drain-Spannung größer oder gleich etwa 3,3 V als eine Mittelspannung ist und die Gate Spannung etwa 0,5 V bis 2 V als eine Niederspannung ist, wenn nur der dicke Gate-Isolierfilm verwendet wird, kann der Drain-Strom zu schwach werden, wodurch die Fläche der Halbleitervorrichtung vergrößert wird, um eine größere Breite der Kanalregion zu haben. Wenn im Gegensatz dazu nur ein dünner Gate-Isolierfilm verwendet wird, kann der Gate-Isolierfilm aufgrund einer Drain-Spannung zerstört werden, die höher als die Mittelspannung ist. Daher stellt die folgende Beschreibung einen Gate-Isolierfilm bereit, der einen dünnen Gate-Isolierfilm und einen dicken Gate-Isolierfilm enthält.
  • Da die Drain-Spannung höher als die Source-Spannung ist, kann der Gate-Isolierfilm gemäß einem anderen Beispiel so gebildet werden, dass er schräg ist, sodass die Dicke des Isolierfilms in der Source-Region dünner ist als in der Drain-Region. Die Drain-Region 22 wird mit einem gewissen Abstand von der Gate-Elektrode 60 beabstandet gebildet, um die Durchbruchspannung zu erhöhen. Die Source-Region 23 wird durch Überlappen eines Teils der Gate-Elektrode 60 und des Abstandhalterisolierfilms 53 gebildet.
  • Die Halbleitervorrichtung 1000 enthält ferner eine verlängerte Drain-Übergangsregion 21.
  • Die verlängerte Drain-Übergangsregion 21 ist so angeordnet, dass sie sich von der Drain-Region 22 zum dünnen Gate-Isolierfilm 51 erstreckt und einen hohen Drain-Strom bereitstellt. Die verlängerte Drain-Übergangsregion 21 ist so gebildet, dass sie die Drain-Region 22 umgibt, da eine Ionenimplantation bei höherer Energiedichte als in der Drain-Region 22 durchgeführt wird. Die verlängerte Drain-Übergangsregion 21 kann unter Verwendung von N-Typ Unreinheit (Phosphor) oder Arsen gebildet werden. Die Tiefe der verlängerten Drain-Übergangsregion 21 ist kleiner als die Tiefe der anschließend angeordneten Isolierungsregion 30 eingestellt. Die Länge der verlängerten Drain-Übergangsregion 21 ist zwischen den Gate-Isolierfilmen 51 und 52 frei einstellbar. Die verlängerte Drain-Übergangsregion 21 kann eine verlängerte Drain-Übergangsregion vom N-Typ sein (hier in der Folge als NÄCHSTE bezeichnet).
  • Eine erweiterte Silicidblockierungsregion Z1-4 ist zwischen der Gate-Elektrode 60 und der Drain-Region 22 angeordnet, um die Gate-Drain-Durchbruchspannung zu erhöhen. Eine Hauptsilicidblockierungsregion Z1-1 erstreckt sich zwischen der Gate-Elektrode 60 und der Source-Region 23, um EOS Fehler zu verhindern.
  • Die Haupt- und verlängerten Silicidblockierungsregion Z1-1 und Z1-4 dienen zum Verhindern einer Bildung der Silicidschicht. Das heißt, die Region, wo der Silicidblockierungsfilm 54 gebildet ist.
  • Der Silicidblockierungsfilm 54 kann aus einem Material wie einem LPCVD-Oxidfilm, einem LPCVD-Nitridfilm (SiN) oder dergleichen gebildet sein. Der Silicidblockierungsfilm 54 kann mit einer Dicke von etwa 50 bis 400 nm gebildet sein. Ein Silicidfilm kann gebildet sein, der die Haupt- und verlängerte Silicidblockierungsregion Z1-1 und Z1-4 ausschließt. Hier dienen sowohl der Silicidblockierungsfilm 54 als auch der Abstandhalterisolationsfilm 53 als ein Silicidblockierungsfilm. Da jedoch der Silicidblockierungsfilm 54 nach Bildung des Abstandhalterisolierfilms 53 gebildet wird, unterscheidet sich der Silicidblockierungsfilm 54 vom Abstandhalterisolierfilm 53. In den meisten Fällen kann der Silicidblockierungsfilm 54 auf dem Substrat 10 und der Gate-Elektrode 60 wie auch dem Abstandhalterisolierfilm 53 gebildet sein.
  • Die Halbleitervorrichtung 1000 kann ferner die tiefe Wannenregion, DNW, vom zweiten Leitfähigkeitstyp 13 enthalten. Die tiefe Wannenregion vom zweiten Leitfähigkeitstyp 13 kann notwendig sein, wenn die vorliegende Halbleitervorrichtung 1000 und eine andere Vorrichtung zu isolieren sind. Die tiefe Wannenregion 13 ist zwischen den Isolierungsregion 30 und 32 angeordnet und ist unter der Wannenregion vom ersten Leitfähigkeitstyp 12 angeordnet. Zu diesem Zeitpunkt kann ferner die tiefe Wannenkontaktregion vom zweiten Leitfähigkeitstyp 25 zum Anlegen einer Vorspannung an die tiefe Wannenregion vom zweiten Leitfähigkeitstyp 13 gebildet werden. Die tiefe Wannenregion vom zweiten Leitfähigkeitstyp, DNW, 13 wird durch Ionenimplantation unter Verwendung einer N-Typ Unreinheit, das heißt, Arsen (As) oder Phosphor (P) mit der Energie von 20 bis 100 KeV, gebildet und eine Dotierkonzentration kann 1,5E10 ~ 1,5E16 Atome/cm2 sein.
  • Die Halbleitervorrichtung 1000 enthält Isolierungsregionen 30, 31 und 32 zur Isolierung einer benachbarten Vorrichtung, die neben der Drain-Region 22 und der Masseregion 24 gebildet ist.
  • Die Isolierungsregion kann eine von kurzer Grabenisolierung (STI, Short Trench Isolation), mittlerer Grabenisolierung (MIT, Medium Trench Isolation) und tiefer Grabenisolierung (DTI, Deep Trench Isolation) sein. Die Isolierungsregion kann ein LOCOS-Oxidfilm anstelle eines Grabens sein. Die Isolierungsregionen 30, 31 und 32 sind so gebildet, dass sie eine Tiefe von etwa 100 bis 2000 Å haben, wenn sie als STI gebildet sind. Die Isolierungsregionen 30, 31 und 32 können durch Füllen mit einem Siliziumoxidfilm (SiO2), einem Siliziumnitridfilm (SiN) oder Polysilizium- (poly-Si) -material oder einer Kombination der oben angegebenen Materialien gebildet werden.
  • Die Halbleitervorrichtung 1000 kann die Masseregion vom ersten Leitfähigkeitstyp 24 zwischen der Isolierungsregion 31 und der Source-Region 23 enthalten. Die Masseregion vom ersten Leitfähigkeitstyp 24 dient zum Anlegen einer Vorspannung an die Wannenregion 12 vom ersten Leitfähigkeitstyp.
  • Die Silicidregionen 41, 42 und 44 sind auf der tiefen Wannenkontaktregion vom zweiten Leitfähigkeitstyp 25, der Wannenkontaktregion vom ersten Leitfähigkeitstyp 24, der Source-Region 23 und der Drain-Region 22 angeordnet. Der Source-Kontakt 71 ist auf der Source-Silicidregion 42 gebildet. Der Drain-Kontakt 72 ist auf der Drain Silicidregion 44 gebildet. Ein Massekontakt vom ersten Leitfähigkeitstyp 74 ist auf der Masseregion vom ersten Leitfähigkeitstyp 24 gebildet. Hier sind die Silicidregionen 41, 42 und 44 Regionen, in welchen die Silicidschicht (oder ein Silicidfilm) gebildet ist.
  • Das Material der Silicidregionen 41, 42, 43 und 44 besteht aus Metall-Silicidmaterial, z.B. einem Material wie Titan-Silicid (TiSi2), Kobalt-Silicid (CoSi2) oder Nickel-Silicid (NiSi). Die Silicidregionen 41, 42 und 44 können auch als eine Silicidschicht (oder ein Silicidfilm) bezeichnet werden.
  • Die EDMOS Halbleitervorrichtung 1000 gemäß dem in 4 veranschaulichten Beispiel können durch das folgende Verfahren hergestellt werden.
  • Ein tiefe Wannenregion vom zweiten Leitfähigkeitstyp 13 kann auf einem Substrat 10 vom ersten Leitfähigkeitstyp gebildet werden. Eine Wannenregion vom ersten Leitfähigkeitstyp 12 kann auf der tiefen Wannenregion vom zweiten Leitfähigkeitstyp 13 gebildet werden. Ein verlängerter Drain-Übergang 21 kann an einer Seite der Deckfläche der Wannenregion vom ersten Leitfähigkeitstyp 12 gebildet werden. Zumindest zwei oder mehr Gate-Isolierfilme 51 und 52 mit unterschiedlicher Dicke können auf der Wannenregion vom ersten Leitfähigkeitstyp 12 gebildet werden. Leitfähiges Material für eine Gate-Elektrode kann auf zumindest zwei oder mehr Gate-Isolierfilmen 51 und 52 mit unterschiedlicher Dicke gebildet werden. Eine Maskenstruktur für eine Gate-Elektrode kann auf dem leitfähigen Material für die Gate-Elektrode gebildet werden. Eine Gate-Elektrode 60 kann durch Ätzen des leitfähigen Materials unter Verwendung der Maskenstruktur für die Gate-Elektrode gebildet werden. Dann kann ein Abstandhalter 53 an der Seitenfläche der Gate-Elektrode 60 gebildet werden. Auf der Deckfläche der Wannenregion vom ersten Leitfähigkeitstyp 12A kann eine Source-Region 23 an einer Seite der Gate-Elektrode 60 gebildet werden und eine Drain-Region 22 kann an der anderen Seite der Gate-Elektrode 60 gebildet werden. Ferner kann die Masseregion vom ersten Leitfähigkeitstyp 24 auf der Deckfläche der Wannenregion vom ersten Leitfähigkeitstyp 12 gebildet werden. Die Drain-Region 22 und die Masseregion 24 können von anderen Vorrichtungen durch Isolierungsregionen 30 und 31 isoliert werden. Die tiefe Wannenkontaktregion vom zweiten Leitfähigkeitstyp 25 kann auch von anderen Vorrichtungen durch eine Isolierungsregion 32 isoliert werden.
  • Ein Isolierfilm (nicht gezeigt) kann auf der gesamten Oberfläche des Substrats abgeschieden werden, um einen Silicidblockierungsfilm 54 zu bilden. Der Isolierfilm zum Bilden des Silicidblockierungsfilms 54 kann aus Material wie LPCVD-Oxidfilm oder einem LPCVD-Nitridfilm (SiN) gebildet werden und die Dicke des Isolierfilms zur Bildung eines ersten Silicidblockierungsisolierfilms kann etwa 50 bis 400 nm sein. Der Isolierfilm (Silicidblockierungsisolierfilm) kann so abgeschieden werden, dass er die Gate-Elektrode, die Source-Region und die Drain-Region vollständig bedeckt. Und es kann die Silicidblockierungsregionstruktur gebildet werden. Ein Silicidblockierungsfilm kann durch Strukturieren oder Ätzen des Isolierfilms unter Verwendung einer Silicidblockierungsmaskenstruktur gebildet werden. Die Gate-Elektrode, ein Teil der Source-Region und ein Teil der Drain-Region können durch Ätzen freigelegt werden. Der Silicidblockierungsfilm kann in der Region Z1 verbleiben, die durch die Silicidblockierungsmaskenstruktur bedeckt ist. Daher kann die Region, wo der Silicidblockierungsfilm verbleibt, die Silicidblockierungsregion sein. Das heißt, eine Nicht-Silicidregion.
  • Die Halbleitervorrichtung 1000 kann Metall wie Co, Ni oder Ti abscheiden, um eine Silicidschicht (oder einen Film) zu bilden. Ein selbstausrichtender Silicid- (kurz: Silicid) Prozess kann verwendet werden, um gleichzeitig die Silicidschicht in der Gate-Elektrode und in den Source/Drain/Masseregionen zu bilden. Ein Silicidfilm kann in der freigelegten Gate-Elektrode, der Masseregion, der Source-Region und der Drain-Region durch Wärmebehandlung gebildet werden. In der Halbleitervorrichtung 1000 kann eine Silicidregion auf einem Teil der Gate-Elektrode, einem Teil der Source-Region, einem Teil der Drain-Region, der Masseregion, der Wannenkontaktregion vom ersten Leitfähigkeitstyp, und der Wannenkontaktregion vom zweiten Leitfähigkeitstyp während eines Hochtemperatur-Wärmebehandlungsprozesses bei einer Temperatur von etwa 500-750 °C gebildet werden. Die Silicidfilme 41, 42 und 44 können in der Region nicht gebildet werden, wo der Silicidblockierungsfilm 54 verbleibt. Ebenso kann der Silicidfilm nicht auf dem Abstandhalter 53 oder den Isolationsisolierfilmen 30 bis 34 gebildet werden.
  • Der Silicidblockierungsfilm 54 kann bis zu einem Teil der Drain-Region 22 gebildet werden, enthaltend einen Teil der Source-Region 23. Insbesondere kann der Silicidblockierungsfilm 54 mit einem gewissen Abstand vom Source-Kontakt 71 beabstandet sein und von einem Bereich, der den Abstandhalterisolierfilm 53 und einen Teil der Source-Region 23 enthält, bis zu einem Bereich, der einen Teil der Drain-Region enthält, gebildet sein. Das heißt, die Silicidblockierungsregion Z1 kann in der Region Z1 ausschließlich der Region gebildet werden, wo das Silicid gebildet werden kann, was der Breite der Region Z1 von 3 entspricht.
  • Da die Silicidblockierungsregion Z1 vom Source-Kontakt 71 mit einem gewissen Abstand beabstandet sein kann, kann die Silicidblockierungsregion Z1 gemäß einer Anforderung des Designers modifiziert sein. Das heißt, die Silicidblockierungsregion Z1 kann durch Optimieren des Trennabstands vom Source-Kontakt 71 gebildet werden. Dadurch kann ein Überstrom zwischen der Gate-Elektrode 60 und der Source-Region 23 verhindert werden.
  • Mit anderen Worten, der Widerstand kann insgesamt aufgrund der Gegenwart der Silicidblockierungsregion Z1 auf der Gate-Elektrode und der Source-Region in der Halbleitervorrichtung 1000 steigen. Daher kann in der ESD-Stressumgebung die Spannung, die zwischen der Gate-Elektrode und der Source-Region der Halbleitervorrichtung 1000 angelegt wird, verringert werden. Daher kann der einzigartige Betrieb der Halbleitervorrichtung 1000 in der ESD-Stressumgebung sicherer durchgeführt werden. Der Trennabstand zwischen der Silicidblockierungsregion und dem Source-Kontakt 71 kann abhängig von Benutzern größer sein.
  • In Schlussfolgerung enthält die Halbleitervorrichtung 1000 gemäß dem Beispiel eine Source-Region und eine Drain-Region, die auf einem Substrat gebildet sind; einen Gate-Isolierfilm und eine Gate-Elektrode, die zwischen der Source-Region und der Drain-Region gebildet sind; einen Abstandhalter, der an der Seitenwand der Gate-Elektrode gebildet ist; einen Silicidblockierungsfilm, der auf einem Teil der Source-Region, der Gate-Elektrode bzw. der Drain-Region gebildet ist; und eine Silicidschicht, die in verbleibenden Regionen der Source-Region, der Gate-Elektrode bzw. der Drain-Region gebildet ist.
  • Der Silicidblockierungsfilm kann aus einem Teil der Deckfläche der Gate-Elektrode gebildet werden und erstreckt sich zu einem Teil der Deckfläche der Drain-Region. Darüber hinaus kann die Source-Region gleichzeitig mit der Silicidschicht und dem Silicidblockierungsfilm in Kontakt sein. Die Länge der Silicidschicht in der Source-Region kann größer sein als die Länge des Silicidblockierungsfilms.
  • Der Silicidblockierungsfilm kann beginnend von einer Gate-Elektrode gebildet werden und erstreckt sich zu einem Abstandhalter und einer Source-Region. Die Source-Region 23 hat gleichzeitig die Silicidschicht und den Silicidblockierungsfilm. Der Silicidblockierungsfilm 54 kann auf dem Abstandhalterisolierfilm 53 vorhanden sein. Der Silicidblockierungsfilm 54-1 kann auch in einem Teil der Source-Region 23 vorhanden sein. Daher kann die Source-Region 23 gleichzeitig mit dem Abstandhalterisolierfilm 53 und den Silicidblockierungsfilmen 54 und 54-1 in Kontakt sein. Der Silicidblockierungsfilm 54-1 kann so gebildet sein, dass er sich von der Gate-Elektrode 60 zur Source-Region erstreckt, den Abstandhalterisolierfilm 53 bedeckend.
  • Aufgrund der Gegenwart der Silicidblockierungsregion Z1 auf der Gate-Elektrode und der Source-Region in der Halbleitervorrichtung 1000 kann ein Gesamtwiderstand erhöht werden. Deshalb kann in der ESD-Stressumgebung die Spannung, die zwischen der Gate-Elektrode und der Source-Region der Halbleitervorrichtung 1000 angelegt wird, verringert werden. Daher kann der einzigartige Betrieb der Halbleitervorrichtung 1000 in der ESD-Stressumgebung sicherer durchgeführt werden.
  • Obwohl in der Figur nicht gezeigt, kann die Halbleitervorrichtung 1000 ferner einen Zwischenschichtisolierfilm auf der Gate-Elektrode und dem Silicidblockierungsisolierfilm enthalten. Der Zwischenschichtisolierfilm kann einen ersten, einen zweiten und einen dritten Zwischenschichtisolierfilm enthalten.
  • Der erste Zwischenschichtisolierfilm kann einen Siliziumoxid-Nitridfilm (SiON) oder einen Siliziumnitridfilm (SiN) für einen saumlosen Kontakt enthalten. Der zweite Zwischenschichtisolierfilm kann auf dem ersten Zwischenschichtisolierfilm abgeschieden werden. Der zweite Zwischenschichtisolierfilm kann einen PSG- oder BPSG-Film enthalten. Der dritte Zwischenschichtisolierfilm kann auf dem zweiten Zwischenschichtisolierfilm abgeschieden werden. Der dritte Zwischenschichtisolierfilm kann einen Oxidfilm (PECVD SiO2) enthalten. Ein Kontaktätzprozess zur Bildung eines Kontaktsteckers kann durchgeführt werden. Der Kontaktstecker kann auf der Source-Region, der Drain-Region und der Gate Region durch Ätzen des ersten, zweiten und dritten Zwischenschichtisolierfilms gebildet werden. Somit werden ein Source-Kontakt 71, ein Drain-Kontakt 72 und ein Gate-Kontakt 73 auf der Source-Region, der Drain-Region bzw. der Gate Region gebildet. Der Massekontakt vom ersten Leitfähigkeitstyp 74 kann auf der Masseregion vom ersten Leitfähigkeitstyp 24 gebildet werden. Der Gate-Kontakt, der Source-Kontakt, der Drain-Kontakt und der Massekontakt werden auf der Deckfläche der Silicidregion gebildet.
  • 5 ist eine Querschnittsansicht entlang der Linie A2-A2 ‚des Halbleiters von 3A und 6 ist eine Querschnittsansicht entlang der Linie B-B‘ der Halbleitervorrichtung von 3A.
  • Unter Bezugnahme auf 5 kann die Isolierungsregion 33 auf der Wannenregion vom ersten Leitfähigkeitstyp 12 gebildet werden, in der die Source-Region und die Drain-Region gebildet sind. Gate-Isolierfilme 51 und 52 mit unterschiedlicher Dicke können auf der Isolierungsregion 33 gebildet werden und die Gate-Elektrode 60 kann auf den Gate-Isolierfilmen 51 und 52 mit unterschiedlicher Dicke gebildet werden.
  • Die Gate-Silicidregionen 43 und SAL3 können auf einer gewissen Region der Gate-Elektrode 60 gebildet werden, wo die Gate-Kontakte 73 angeordnet sind. Eine erste vorstehende Silicidblockierungsregion Z1-2 und eine zweite vorstehende Silicidblockierungsregion Z1-3 können an jeweils gegenüberliegenden Seiten der Gate-Elektrode 60 gebildet werden. Infolgedessen können die Silicidblockierungsregionen Z1-2 und Z1-3 in der verbleibenden Region der Gate-Elektrode 60 ausschließlich der Gate-Silicidregion 43 gebildet werden. Das heißt, die erste und die zweite vorstehende Silicidblockierungsregion Z1-2 und Z1-3 können mit einem gewissen Abstand vom Gate-Kontakt 73 beabstandet gebildet werden. Die erste und die zweite vorstehende Silicidblockierungsregion Z1-2 und Z1-3 können auf einem Teil der Deckfläche der Gate-Elektrode und des Abstandhalterisolierfilms 53 gebildet werden. Hier können die Silicidblockierungsregionen Z1-2 und Z1-3 mit einem gewissen Abstand vom Gate-Kontakt 73 beabstandet sein und der Trennabstand kann minimiert sein.
  • Ein Silicidblockierungsfilm 54 kann auf den Silicidblockierungsregionen Z1-2 und Z1-3 abgeschieden werden, um die Bildung einer Silicidregion zu verhindern. Der Silicidblockierungsfilm 54 kann aus einem Material wie LPCVD-Film, Siliziumnitridfilm (SiN) oder dergleichen gebildet sein und kann eine Dicke von etwa 50 bis 400 nm aufweisen. Der Silicidblockierungsfilm 54 kann auch auf dem Abstandhalterisolierfilm 53 gebildet sein.
  • Wie in 6 entlang der Linie B-B' veranschaulicht, kann die Halbleitervorrichtung 1000, die durch eine Isolierungsregion 33 isoliert ist, eine Hauptsilicidblockierungsregion Z1-1 in der übrigen Region der Gate-Elektrode 60 ausschließlich der Gate-Silicidregionen 43 und SAL3 enthalten. Eine erste leitfähige Wannenregion 12 kann zwischen den Isolierungsregionen 33 angeordnet sein und ein Gate-Isolierfilm 55 kann auf der Wannenregion 12 gebildet sein. Der Gate-Isolierfilm 55 kann einen ersten Gate-Isolierfilm 51 oder einen zweiten Gate-Isolierfilm 52 enthalten. Eine Gate-Elektrode 60 kann auf dem Gate-Isolierfilm 55 gebildet sein. Abstandhalter 53 können an Seitenwänden der Gate-Elektrode 60 gebildet werden. Die Gate-Elektrode 60 kann auf der Wannenregion vom ersten Leitfähigkeitstyp 12 gebildet und so angeordnet werden, dass sie einen Teil der Deckfläche der Isolierungsregion 33 überlappt.
  • In der Hauptsilicidblockierungsregion Z1-1 kann ein Silicidblockierungsfilm 54 abgeschieden werden, um die Bildung einer Silicidregion zu verhindern. Der Silicidblockierungsfilm 54 kann aus einem Material wie LPCVD-Oxidfilm, LPCVD-Nitridfilm (SiN) oder dergleichen gebildet sein und kann eine Dicke von etwa 50 bis 400 nm aufweisen. Die Hauptsilicidblockierungsregion Z1-1 kann auf einem Teil der Deckfläche der Gate-Elektrode gebildet sein, der mit einem gewissen Abstand vom Gate-Kontakt 73 beabstandet ist. Das heißt, der Silicidblockierungsfilm 54 kann auf der übrigen Region der Gate-Elektrode 60 ausschließlich des Gate-Silicids 43 gebildet sein, in der der Gate-Kontakt 73 gebildet ist. Der Silicidblockierungsfilm 54 kann auch auf dem Abstandhalterisolierfilm 53 gebildet sein.
  • 7 ist ein Maskenlayout zum Bilden eines anderen Beispiels einer Halbleitervorrichtung. 7 ist ein Beispiel, das sich von 3A unterscheidet, und der einfachen Erklärung wegen wird vorwiegend der Unterschied zu 3A beschrieben.
  • Unter Bezugnahme auf 7 können die Source-Region 23 und die Masseregion 24 nicht miteinander in Kontakt sein, können aber mit einem gewissen Abstand voneinander beabstandet angeordnet sein.
  • Insbesondere kann eine Maskenstruktur 410 zum Bilden einer EDMOS-Halbleitervorrichtung eine Gate-Elektroden-Maskenstruktur GE, eine Silicidblockierungsregion Z1, eine erste aktive Maskenstruktur 61-1, eine zweite aktive Maskenstruktur 61-2 und eine dritte aktive Maskenstruktur 61-3 enthalten. Die erste aktive Maskenstruktur 61-1 und die dritte aktive Maskenstruktur 61-3 können voneinander entfernt angeordnet sein. Eine Source-Region 23 kann in der ersten aktiven Maskenstruktur 61-1 gebildet werden, eine Drain-Region 22 kann in der zweiten aktiven Maskenstruktur 61-2 gebildet werden und eine Masseregion 24 kann in der dritten aktiven Maskenstruktur 61-3 gebildet werden. Eine Isolierungsregion 34 kann zwischen der ersten aktiven Maskenstruktur 61-1 und der dritten aktiven Maskenstruktur 61-3 angeordnet werden.
  • 8 ist eine Querschnittsansicht eines Beispiels einer Halbleitervorrichtung gemäß der folgenden Beschreibung entlang der Linie A1-A1' von 7. Der einfachen Erklärung wegen werden vorwiegend Unterschiede zu 4 beschrieben.
  • In der Halbleitervorrichtung 2000 gemäß dem Beispiel sind die Source-Region 23 und die Masseregion 24 nicht miteinander in Kontakt und können voneinander durch die Isolierungsregion 34 beabstandet, die durch STI, MTI oder dergleichen begründet ist, angeordnet sein. Der Grund für eine Isolierung der Source-Region 23 und der Masseregion 24 kann sein, jeweils verschiedene Spannungen anzulegen. Zum Beispiel kann eine Massespannung an die Source-Region 23 angelegt werden und eine Spannung, die höher als die Massespannung ist, kann an die Masseregion 24 angelegt werden.
  • 9 ist ein Maskenlayout zum Bilden eines anderen Beispiels einer Halbleitervorrichtung.
  • Unter Bezugnahme auf 9 kann die Silicidblockierungsregion Z2 in einer Maskenstruktur 420 durch Ausrichten mit der Kante der Gate-Elektroden-Maskenstruktur GE gebildet werden. Die Kante der Gate-Elektroden-Maskenstruktur GE kann die Grenzlinie zwischen der Source-Region 23 und der Gate-Elektroden-Maskenstruktur GE darstellen. Die Silicidblockierungsregion Z2 kann gleich wie in 3 beschrieben sein. Der einfachen Beschreibung wegen werden vorwiegend Unterschiede zu 3 beschrieben.
  • Die Silicidblockierungsregion Z2 gemäß einem anderen Beispiel kann durch Bedecken eines Teils der Drain-Region 22 und der Deckfläche der Gate-Elektroden-Maskenstruktur GE, ausschließlich der Gate-Silicidregion SAL3, gebildet werden. Anders als die Silicidblockierungsregion Z1, die in 5 veranschaulicht ist, wird nicht die gesamte Silicidblockierungsregion Z2 auf der Source-Region gebildet. Daher kann der Abstand zwischen der Source-Region und der Gate-Elektrodenregion verringert werden; somit kann die Vorrichtungsgröße im Chip verringert werden.
  • Die gesamte Silicidblockierungsregion Z2 kann die Gate-Silicidregion SAL3 umgeben.
  • Das heißt, die Silicidblockierungsregion Z2 kann mit einem gewissen Abstand von den Gate-Kontakten 73 beabstandet angeordnet sein. Dadurch kann der Widerstand zwischen den Gate-Kontakten 73 und den Source-Kontakten 71 steigen. Mit anderen Worten, der Widerstand kann insgesamt aufgrund der Gegenwart der Silicidblockierungsregion Z2 auf der Gate-Elektrode und der Source-Region der EDMOS Halbleitervorrichtung 3000 steigen. Daher kann die Spannung, die zwischen der Gate-Elektrode und der Source-Region der EDMOS Halbleitervorrichtung 3000 in ESD-Stressumgebung angelegt wird, verringert werden. Daher kann der einzigartige Betrieb der EDMOS Halbleitervorrichtung 3000 in der ESD-Stressumgebung sicherer durchgeführt werden.
  • Die Silicidblockierungsregion Z2 kann beginnend auf der Deckfläche der Gate-Elektroden-Maskenstruktur GE ausschließlich der Gate-Silicidregion SAL3 zu einem Teil der Deckfläche der Drain-Region gebildet werden. Wie veranschaulicht, kann die gesamte übrige Deckfläche der Gate-Elektroden-Maskenstruktur GE ausschließlich der Gate-Silicidregion SAL3 durch die Silicidblockierungsregion Z2 bedeckt sein.
  • Wie veranschaulicht, falls eine Fläche des Silicidblockierungsfilms 54 kleiner wird, kann die Größe der IC verringert werden.
  • Die Silicidregion kann in einer Region gebildet werden, die nicht die gesamte Silicidblockierungsregion Z2 überlappt, wie in 9 veranschaulicht. Die Silicidregion enthält eine Gate-Silicidregion SAL3, eine Drain-Silicidregion SAL1, eine Source-Silicidregion SAL2 und eine Massesilicidregion SAL4.
  • 10 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß der folgenden Beschreibung entlang der Linie A1-A1' von 9. Der einfachen Erklärung wegen werden vorwiegend Unterschiede zu 4 beschrieben.
  • Das linke Ende des Silicidblockierungsfilms 54 kann so gebildet werden, dass es auf das linke Ende der Gate-Elektrode trifft. Somit wird nur die Silicidschicht in der gesamten Source-Region 23 gebildet. Es wird kein Silicidblockierungsfilm gebildet. Der Widerstand zwischen der Gate-Elektrode und der Source-Region kann im Vergleich zu der Struktur, die in 4 veranschaulicht ist, verringert werden.
  • 11 ist ein Maskenlayout zum Bilden eines anderen Beispiels einer EDMOS Halbleitervorrichtung. Der einfachen Beschreibung wegen werden vorwiegend nur Unterschiede zu 3 und 4 beschrieben.
  • Unter Bezugnahme auf 11 kann die Silicidblockierungsregion Z3 in einer Maskenstruktur 430 so gebildet werden, dass sie die Gate-Silicidregion SAL3, die Drain Silicidregion SAL1, die Source-Silicidregion SAL2 und die Massesilicidregion SAL4 umgibt. Die Silicidblockierungsregion Z3 in der Maskenstruktur 430 kann über der gesamten Halbleitervorrichtung angeordnet sein, um die jeweiligen Silicidregionen nicht zu überlappen.
  • Wie in 11 veranschaulicht, kann die Silicidblockierungsregion Z3 so angeordnet werden, dass sie nur drei Seiten der Gate-Silicidregion SAL3 umgibt, aber alle Seiten der Massesilicidregion, der Source-Silicidregion und der Drain Silicidregion umgibt. Das heißt, die gesamte Silicidblockierungsregion Z3 wird in allen Regionen ausschließlich der Gate-Silicidregion SAL3, der Drain Silicidregion SAL1, der Source-Silicidregion SAL2 und der Massesilicidregion SAL4 gebildet. In diesem Fall kann der Silicidblockierungsfilm 54 in allen Regionen ausschließlich der Silicidregionen 41, 42, 43, 44 und 45 gebildet werden.
  • Der Widerstand zwischen dem Gate-Kontakt 73 und dem Source-Kontakt 71 kann aufgrund der gesamten Silicidblockierungsregion Z3 erhöht werden. Die Spannung, die zwischen der Gate-Elektrode und der Source-Region der Halbleitervorrichtung 4000 in ESD-Stressumgebung angelegt wird, kann aufgrund der Widerstandserhöhungen insgesamt aufgrund der Gegenwart der Silicidblockierungsregion Z3 auf der Gate-Elektrode und der Source-Region der Halbleitervorrichtung 4000 erhöht werden. Somit kann der einzigartige Betrieb der Halbleitervorrichtung 4000 in der ESD-Stressumgebung sicherer durchgeführt werden. Die Wirkung, eine übermäßige Konzentration von Strom zu dem Drain-Kontakt 72 und dem Massekontakt 74 zu verhindern, kann maximiert werden.
  • 12 ist eine Querschnittsansicht einer Halbleitervorrichtung gemäß der folgenden Beschreibung unter Bezugnahme auf A1-A1' von 11. Der einfachen Erklärung wegen werden vorwiegend Unterschiede zu 4 beschrieben.
  • Ein Silicidblockierungsfilm 54-4 kann auf den Isolierungsregionen 30, 31 und 32 gebildet werden. Ein Silicidblockierungsfilm 54-3 kann auch zwischen der Source-Region 23 und der Masseregion 24 gebildet werden. Diese Struktur kann den größten Silicidblockierungsfilm haben. Der Widerstand zwischen der Gate-Elektrode und der Source-Region kann stärker erhöht werden als bei der in 4 veranschaulichten Struktur. Daher kann diese Struktur gegen EOS-Fehler beständiger sein als die in 4 veranschaulichte Struktur.
  • 13 ist ein Maskenlayout zum Bilden eines anderen Beispiels einer EDMOS Hal bleitervorrichtung.
  • Unter Bezugnahme auf 13 ist die gesamte Silicidblockierungsregion Z4 in einer Maskenstruktur 440 nicht zum Massekontaktblock 74 verlängert und kann nur auf der Deckfläche eines Teils der Source-Region 23, der Gate-Elektroden-Maskenstruktur GE und der Drain-Region 22 gebildet sein.
  • Die gesamte Silicidblockierungsregion Z4 kann so angeordnet sein, dass sie drei Seiten jeder der Gate-Silicidregion SAL3, der Source-Silicidregion SAL2 und der Drain Silicidregion SAL1 umgibt. Das heißt, die gesamte Silicidblockierungsregion Z4 kann in der Source-Region 23, der Gate-Elektroden-Maskenstruktur GE und der Drain-Region 22 ausschließlich der Wannenkontaktregion vom ersten Leitfähigkeitstyp 24 gebildet sein. Daher kann eine übermäßige Konzentration von Strom zu dem Kontakt 71, dem Gate-Kontakt 73 und dem Drain-Kontakt 72, ausschließlich des Massekontakts 74, verhindert werden.
  • Infolgedessen kann gemäß der Halbleitervorrichtung und dem Verfahren zur Herstellung derselben der vorliegenden Beschreibung der Stromweg zwischen dem Gate und der Source vergrößert werden, indem die Silicidblockierungsregion in einer Form angeordnet wird, dass sie den Gate-Kontakt umgibt. Zusätzlich wird durch Vergrößern des Stromwegs zwischen dem Gate und der Source EOS nicht an der Source-Seite konzentriert, wodurch eine Beschädigung an der Halbleitervorrichtung verhindert wird.
  • Gemäß der Halbleitervorrichtung und dem Verfahren zur Herstellung derselben der folgenden Beschreibung kann eine erweiterte Silicidblockierungsregion ohne einen zusätzlichen Prozess angeordnet werden.
  • 14 ist eine Querschnittsansicht eines Beispiels einer Halbleitervorrichtung gemäß der folgenden Beschreibung entlang der Linie A1-A1' von 13. In der Halbleitervorrichtung 5000 gemäß dem Beispiel können die Source-Region 23 und die Masseregion 24 so angeordnet werden, dass sie nicht miteinander in Kontakt sind und können durch die Isolierungsregion 34, die durch STI, MTI oder dergleichen begründet ist, beabstandet sein. Der Grund für eine Isolierung der Source-Region 23 und der Masseregion 24 kann sein, jeweils unterschiedliche Spannungen anzulegen. Zum Beispiel kann eine Massespannung an die Source-Region 23 angelegt werden und die Spannung, die höher als die Massespannung ist, kann an die Masseregion 24 angelegt werden.
  • Gemäß dem Maskenlayout und dem Verfahren zur Herstellung einer Halbleitervorrichtung, das dieses verwendet, kann der Widerstand aufgrund der Gegenwart der Silicidblockierungsregion auf der Gate-Elektrode und der Source-Region in einer nEDMOS Halbleitervorrichtung insgesamt erhöht werden.
  • Gemäß dem Maskenlayout und dem Verfahren zur Herstellung einer Halbleitervorrichtung, das dieses verwendet, der vorliegenden Offenbarung kann die Spannung, die zwischen der Gate-Elektrode und der Source-Region einer nEDMOS Halbleitervorrichtung in einer ESD-Stressumgebung angelegt wird, verringert werden.
  • Gemäß dem Maskenlayout und dem Verfahren zur Herstellung einer Halbleitervorrichtung, das dieses verwendet, der vorliegenden Offenbarung kann der einzigartige Betrieb einer nEDMOS Halbleitervorrichtung in der ESD-Stressumgebung sicherer durchgeführt werden.
  • Gemäß dem Maskenlayout und dem Verfahren zur Herstellung einer Halbleitervorrichtung, das dieses verwendet, der vorliegenden Offenbarung kann eine erweiterte Silicidblockierungsregion ohne zusätzlichen Prozess angeordnet werden.
  • Gemäß dem Maskenlayout und dem Verfahren zur Herstellung einer Halbleitervorrichtung, das dieses verwendet, der vorliegenden Offenbarung kann ein Auftreten von Fehlern in einem Pegelwandlerblock verhindert werden, der ein Chip-Kernblock ist und eine stabilere Pegelwandlerfunktion hat.
  • Die hier beschriebenen Beispiele werden nur in einem beschreibenden Sinn und nicht zum Zweck einer Einschränkung angesehen. Beschreibungen von Merkmalen oder Aspekten sind in jedem Beispiel als für ähnliche Merkmale oder Aspekte in anderen Beispielen anwendbar anzusehen. Geeignete Ergebnisse könnten erreicht werden, falls die beschriebenen Techniken in einer anderen Reihenfolge durchgeführt werden und/oder falls Komponenten in einem beschriebenen System, einer Architektur, einer Vorrichtung oder Schaltung auf andere Weise kombiniert werden und/oder durch andere Komponenten oder ihre Äquivalente ersetzt oder ergänzt werden. Daher ist der Umfang der Offenbarung nicht durch die ausführliche Beschreibung beschränkt, sondern durch die Ansprüche und ihre Äquivalente und alle Variationen innerhalb des Umfangs der Ansprüche und ihre Äquivalente sind als in der Offenbarung enthalten auszulegen.

Claims (15)

  1. Maskenlayout zur Bildung einer Halbleitervorrichtung, umfassend: eine aktive Maskenstruktur (61-1, 61-2), die eine Source-Region (23) und eine Drain-Region (22) in einem Substrat(10) bildet; eine Gate-Elektroden-Maskenstruktur (GE), die in Überlappung mit der aktiven Maskenstruktur (61-1, 61-2) angeordnet ist, um eine Gate-Elektrode zwischen der Source-Region (23) und der Drain-Region (22) zu bilden; ein Silicidblockierungsmaskenstruktur (Z1), die in Überlappung mit der Gate-Elektroden-Maskenstruktur (GE) und der aktiven Maskenstruktur (61-1, 61-2) zur Bildung einer Silicidblockierungsregion angeordnet ist; und ein Kontaktmaskenstruktur (71, 72, 73, 74), die mit Abstand zur Silicidblockierungsmaskenstruktur angeordnet ist (Z1), um einen Kontaktstecker auf dem Substrat(10) zu bilden.
  2. Maskenlayout nach Anspruch 1, wobei sich die Silicidblockierungsmaskenstruktur (Z1) aus der Gate-Elektroden-Maskenstruktur (GE) erstreckt.
  3. Maskenlayout nach einem der Ansprüche 1 bis 2, wobei die Source-Region (23) gleichzeitig sowohl mit einer Silicidregion (SAL2) als auch der Silicidblockierungsregion in Kontakt ist.
  4. Maskenlayout nach einem der Ansprüche 1 bis 3, wobei die Silicidblockierungsmaskenstruktur (Z1) eine Körperregion (Z1-1) und mehrere vorstehende Regionen (Z1-2, Z1-3, Z1-4) umfasst.
  5. Maskenlayout nach Anspruch 4, wobei eine Breite (W2, W3) der vorstehenden Region (Z1-2, Z1-3) kleiner ist als eine Breite (W1) der Körperregion (Z1-1).
  6. Maskenlayout nach einem der Ansprüche 1 bis 5, wobei die Silicidblockierungsmaskenstruktur (Z1) von einer Deckfläche der Gate-Elektrode angeordnet ist und sich zu einem Abschnitt einer Deckfläche der Source-Region (23) erstreckt.
  7. Verfahren zur Herstellung eine Halbleitervorrichtung, umfassend: Bilden eines Gate-Isolierfilms (51, 52) auf einem Substrat(10); Bilden einer Gate-Elektrode (60) auf dem Gate-Isolierfilm; Bilden einer Source-Region (23) und einer Drain-Region (22) an den gegenüberliegenden Enden der Gate-Elektrode (60); Bilden eines Isolierfilms auf der Gate-Elektrode (60), der Source-Region (23) und der Drain-Region (22); Bilden eines Silicidblockierungsfilms (54) auf der Gate-Elektrode (60), der Source-Region (23) und der Drain-Region (22) durch Strukturieren des Isolierfilms; und Bilden eines Silicidfilms (43) auf der Gate-Elektrode (60), einem Abschnitt der Source-Region (23) und einem Abschnitt der Drain-Region (22).
  8. Verfahren nach Anspruch 7, wobei der Silicidblockierungsfilm (54) so gebildet ist, dass er sich von der Gate-Elektrode (60) zu der Source-Region (23) und der Drain-Region (24) erstreckt.
  9. Verfahren nach einem der Ansprüche 7 bis 8, wobei eine Gate-Elektroden-Maskenstruktur (GE), die in Überlappung einer aktiven Maskenstruktur (61-1, 61-2) angeordnet ist, die Gate-Elektrode(60) zwischen der Source-Region (23) und der Drain-Region (24) bildet, wobei die aktive Maskenstruktur (61-1, 61-2) verwendet wird, um die Source-Region (23) und die Drain-Region (24) an den gegenüberliegenden Enden der Gate-Elektrode (60) zu bilden, wobei eine Silicidblockierungsmaskenstruktur (Z1), die in Überlappung mit der Gate-Elektroden-Maskenstruktur (GE) und der aktiven Maskenstruktur (61-1, 61-2) angeordnet ist, den Silicidblockierungsfilm (54) bildet.
  10. Halbleitervorrichtung umfassend: eine aktive Region, umfassend eine Isolierungsregion (30, 32), eine Source-Region (23) und eine Drain-Region (22) in einem Substrat(10); eine Gate-Elektrode (60), die zwischen der Source-Region (23) und der Drain-Region (22) angeordnet ist, um die aktive Region zu überlappen; und eine Gate-Silicidregion (43) und eine Silicidblockierungsregion (54), die auf der Gate-Elektrode (60) angeordnet ist, wobei die Silicidblockierungsregion (54) eine Körperregion (Z1-1) und mehrere vorstehende Regionen (Z1-2, Z1-3, Z1-4), die sich von der Körperregion erstrecken, umfasst, wobei eine Breite (W2, W3) der vorstehenden Region (Z1-2) kleiner ist als eine Breite (W1) der Körperregion (Z1-1).
  11. Halbleitervorrichtung nach Anspruch 10, wobei die mehreren vorstehende Regionen (Z1-2, Z1-3) umfassen: eine erste vorstehende Silicidblockierungsregion (Z1-2), die in der Gate-Elektrode (60) und einem Abschnitt der Source-Region (23) angeordnet ist; und eine zweite vorstehende Silicidblockierungsregion (Z1-3), die in der Gate-Elektrode (60) und einem Abschnitt der Drain-Region (22) angeordnet ist.
  12. Halbleitervorrichtung nach Anspruch 11, wobei die mehreren vorstehenden Regionen (Z1-2, Z1-3, Z1-4) ferner eine dritte vorstehende Silicidblockierungsregion (Z1-4) umfassen, die zur Drain-Region (22) vorsteht, und wobei die dritte Silicidblockierungsregion (Z1-4) in Kontakt mit der zweiten vorstehenden Silicidblockierungsregion (Z1-3) angeordnet ist.
  13. Halbleitervorrichtung nach einem der Ansprüche 10 bis 12, wobei die Körperregion (Z1-1) in Überlappung mit der Gate-Elektrode (60), einem Abschnitt der Source-Region (23) und einem Abschnitt der Drain-Region (22) angeordnet ist.
  14. Halbleitervorrichtung nach einem der Ansprüche 10 bis 13, wobei die Körperregion (Z1-1) in Überlappung mit einem Abschnitt der Gate-Elektrode (60) und der Drain-Region (22) angeordnet ist.
  15. Halbleitervorrichtung nach einem der Ansprüche 10 bis 14, wobei eine aktive Maskenstruktur die Source-Region (23) und die Drain-Region (22) im Substrat (10) bildet, wobei eine Gate-Elektroden-Maskenstruktur, die in Überlappung mit der aktive Maskenstruktur angeordnet ist, die Gate-Elektrode bildet, wobei eine Silicidblockierungsmaskenstruktur, die in Überlappung mit der Gate-Elektroden-Maskenstruktur und der aktiven Maskenstruktur angeordnet ist, die Silicidblockierungsregion bildet.
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