TW202036156A - 遮罩佈局,半導體裝置及使用遮罩佈局的製造方法 - Google Patents

遮罩佈局,半導體裝置及使用遮罩佈局的製造方法 Download PDF

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Abstract

用於形成半導體裝置的遮罩佈局包括主動遮罩圖案、閘電極遮罩圖案、矽化物阻擋遮罩圖案、接觸遮罩圖案。主動遮罩圖案形成基板中的源極區域和汲極區域。配置成重疊主動遮罩圖案的閘電極遮罩圖案形成在源極區域和汲極區域之間的閘電極。矽化物阻擋遮罩圖案配置成重疊閘電極遮罩圖案和在閘電極中的主動遮罩圖案、源極區域、汲極區域以形成矽化物阻擋區域。配置成與矽化物阻擋遮罩圖案隔開的接觸遮罩圖案形成在基板上的接觸插塞。矽化物阻擋遮罩圖案覆蓋閘電極遮罩圖案並且延伸到主動遮罩圖案。

Description

遮罩佈局,　半導體裝置及使用遮罩佈局的製造方法
以下敘述關於遮罩佈局及使用遮罩佈局來製造半導體裝置的方法，更特別而言有關用於顯示驅動器積體電路(display driver IC，DDI)之位準移位器區塊的遮罩佈局和使用遮罩佈局來製造半導體裝置的方法。相關申請案之交互參照
本申請案主張2019年3月29日提申於韓國智慧財產局的韓國專利申請案第10-2019-0037441號之權益，其之整體記載內容出於所有目的而以引用方式納入本文中。
位準移位器電路是指改變例如顯示驅動器積體電路(DDI)的半導體晶片裡之電壓位準的電路。舉例而言，位準移位電路乃用於將低電壓(low voltage，LV)訊號改變成中電壓(middle voltage，MV)或高電壓(high voltage，HV)訊號。亦即位準移位電路是位在具有不同電壓的不類似電壓之間的電路。
如果電路沒有另外受到保護，則涉及IC的靜電放電(ESD)事件可造成其上的電路損傷或破壞。如下所進一步討論，某些ESD電路可根據人體模型(human body model，HBM)來設計，而其他則可根據帶電裝置模型(charged device model，CDM)來設計。此種電路可具有不同特徵，其當一起使用時則同時允許顯著量的電流放電以及保持放電路徑開路達足夠的持續時間。高電壓操作裝置和低電壓操作裝置製作於一晶片中。於位準移位器電路，高電壓操作裝置使用延伸汲極金屬氧化物半導體(extended drain MOS，EDMOS)結構來實施。帶電裝置模型(CDM)所引起之電性過應力(electrical overstress，EOS)相關故障容易在位準移位器所使用的n型EDMOS (下文稱為nEDMOS半導體裝置)中觀察到。EOS是指當產生超過公差限制的電壓或電流時對裝置的損傷。如果EOS應力位準過度增加，則EOS相關故障可發生在通道解碼器中的中電壓位準移位器。因而，當故障發生在中電壓位準移位器時(其為晶片核心區塊)，則因為位準移位器故障而由異常的顯示資料來決定源極輸出，造成線條不明故障。
EOS所引起的故障舉例而言已知發生於EDMOS裝置的矽化物區域。推測是由於閘電極中既存的矽化物因為過電流而遷移的緣故。因此，EOS可容易被引入源極區域中，此區域的位置較靠近閘電極，並且發生故障。矽化物區域降低電阻並且幫助電流流動。矽化物區域配置在多數的源極區域上，並且閘極–源極電阻變成低於閘極–汲極電阻。
因此，矽化物阻擋區域的設計可想要地減少當EOS發生時朝向源極區域的電流。
提供本節以簡化形式引入概念之選擇，其在下面［實施方式］進一步描述。本［發明內容］不打算識別出所請主題的關鍵特色或基本特色，也不打算使用作為決定所請主題之範疇的輔助。
於某一一般方面，用於形成半導體裝置的遮罩佈局包括主動遮罩圖案、閘電極遮罩圖案、矽化物阻擋遮罩圖案、接觸遮罩圖案。主動遮罩圖案形成在基板中的源極和汲極區域。配置成重疊主動遮罩圖案的閘電極遮罩圖案形成在源極區域和汲極區域之間的閘電極。矽化物阻擋遮罩圖案配置成重疊閘電極中的閘電極遮罩圖案和主動遮罩圖案、源極區域和汲極區域以形成矽化物阻擋區域。配置成與矽化物阻擋遮罩圖案隔開的接觸遮罩圖案形成在基板上的接觸插塞。矽化物阻擋遮罩圖案覆蓋閘電極遮罩圖案並且延伸到主動遮罩圖案。
閘電極中的矽化物阻擋區域可大於矽化物區域。
源極區域可同時接觸矽化物區域和矽化物阻擋區域二者。
矽化物阻擋遮罩圖案可包括本體區域和複數個突出區域。
突出區域的寬度可小於本體區域的寬度。
矽化物阻擋區域可配置成從閘電極的頂表面而延伸到源極區域之部分的頂表面。
於另一一般方面，製造半導體裝置的方法包括：在基板上形成閘極絕緣膜；在閘極絕緣膜上形成閘電極；在閘電極的相對末端上形成源極區域和汲極區域；在閘電極、源極區域和汲極區域上形成第一絕緣膜；藉由圖案化第一絕緣膜，而在閘電極、源極區域和汲極區域上形成矽化物阻擋膜；以及在閘電極、部分的源極區域和部分的汲極區域上形成矽化物膜。
矽化物阻擋膜可形成為從閘電極延伸到源極區域和汲極區域。
配置成重疊主動遮罩圖案的閘電極遮罩圖案可形成在源極區域和汲極區域之間的閘電極。
主動遮罩圖案可用於在閘電極的相對末端上形成源極區域和汲極區域。
矽化物阻擋遮罩圖案可配置成重疊閘電極中的閘電極遮罩圖案和主動遮罩圖案、源極區域和汲極區域以形成矽化物阻擋膜。
於另一一般方面，半導體裝置包括：主動區域、閘電極、閘極矽化物區域和矽化物阻擋區域。主動區域界定在基板中的隔離區域、源極區域和汲極區域。閘電極配置在源極區域和汲極區域之間而重疊主動區域。閘極矽化物區域和矽化物阻擋區域配置在閘電極上。矽化物阻擋區域包括本體區域和從本體區域所延伸的複數個突出區域。突出區域的寬度小於本體區域的寬度。
第一突出矽化物阻擋區域可配置於閘電極和部分的源極區域中。第二突出矽化物阻擋區域可配置於閘電極和部分的汲極區域中。
複數個突出區域可進一步包括第三突出矽化物阻擋區域，其朝向汲極區域突出。此矽化物阻擋區域可配置成接觸第二突出矽化物阻擋區域。
本體區域可配置成重疊閘電極、部分的源極區域和部分的汲極區域。
本體區域可配置成重疊部分的閘電極和汲極區域。
主動遮罩圖案可形成在基板中的源極區域和汲極區域。
配置成重疊主動遮罩圖案的閘電極遮罩圖案可形成閘電極。
配置成重疊閘電極中之閘電極遮罩圖案和主動遮罩圖案、源極區域和汲極區域的矽化物阻擋遮罩圖案可形成矽化物阻擋區域。
矽化物阻擋遮罩圖案可覆蓋閘電極遮罩圖案並且延伸到主動遮罩圖案。
從下面的［實施方式］、［圖式］和［發明申請專利範圍］將明白其他的特色和方面。
提供以下詳細敘述以協助讀者綜合理解在此所述的方法、設備和∕或系統。然而，在了解本案記載之後，將明白在此所述的方法、設備和∕或系統有多樣的改變、修飾和等同者。舉例而言，在此所述的操作順序僅為範例，並且不限於在此所提及而可加以改變，如在了解本案記載之後所將明白，除非操作必須以一定的次序來發生。而且，為了增進明確性和精簡而可省略此技術所知的特色敘述。
在此所述的特色可具體為不同的形式，並且不是要解讀成受限於在此所述的範例。反而是已經提供在此所述的範例來示範在此所述之方法、設備和∕或系統的許多可能實施方式中的某些者，其在了解本案記載之後將明白。
在全篇說明書，當例如層、區域或基板的元件描述成「在…上」、「連接到」或「耦合到」另一元件時，它可直接「在…上」、「連接到」或「耦合到」另一元件，或者可有一或更多個其他元件插置在其間。相對而言，當元件描述成「直接在…上」、「直接連接到」或「直接耦合到」另一元件時，則可沒有其他元件插置在其間。
如在此所用，「和∕或」一語包括所提及之關聯項目中的任一者和任二或更多者的組合。
雖然例如「第一」、「第二」和「第三」等詞可在此用於描述多樣的構件、組件、區域、層或區段，但是這些構件、組件、區域、層或區段不受限於這些詞。這些詞反而僅用於分辨一構件、組件、區域、層或區段與另一構件、組件、區域、層或區段。因而，在此所述範例指稱的第一構件、組件、區域、層或區段也可稱為第二構件、組件、區域、層或區段，而不偏離範例的教導。
可以在此使用例如「之上」、「上」、「之下」、「下」的空間關係用語以易於描述如圖所示之一元件對另一元件的關係。除了圖中所示的指向，此種空間關係用語還打算涵蓋裝置在使用或操作上的不同指向。舉例而言，如果圖中的裝置翻轉過來，則描述成相對於另一元件而為「之上」或「上」的元件將相對於另一元件而為「之下」或「下」。因而，用語「之上」涵蓋之上和之下二指向，此視裝置的空間指向而定。裝置也可用其他方式來指向(舉例而言旋轉90度或在其他指向)，並且在此所用的空間關係用語是要據此解讀。
在此所用的詞彙只是為了描述多樣的範例，並且不是要用於限制本記載。冠詞(a、an、the)打算也包括複數形式，除非上下文明確另有所指。「包括」、「包含」、「具有」等詞指定存在所述的特色、數目、操作、構件、元件和∕或其組合，但不排除存在或添加一或更多個其他的特色、數目、操作、構件、元件和∕或其組合。
由於製造技術和∕或公差的緣故，圖式所示的形狀可發生變化。因而，在此所述的範例不限於圖式所示的特定形狀，而包括在製造期間所發生的形狀改變。
在此所述之範例的特色可用多樣的方式來組合，如在理解本案記載之後所將明白。進一步而言，雖然在此所述的範例具有各式各樣的架構，但是可能有其他架構，如在理解本案記載之後所將明白。
在此，注意相對於範例或具體態樣所使用的「可」一詞，譬如針對範例或具體態樣所可包括或實施者，乃意謂存在至少一範例或具體態樣，其中包括或實施此種特色，而所有的範例和具體態樣並不限於此。
以下敘述則是提供一種當發生EOS時用於減少電流流動朝向源極的遮罩佈局以及使用遮罩佈局來製造半導體裝置的方法。
以下敘述提供一種遮罩佈局，其所具有的矽化物阻擋區域抵抗EOS，以及提供使用遮罩佈局來製造半導體裝置的方法。
以下敘述也提供一種遮罩佈局，其所具有的矽化物阻擋區域藉由調整閘極–源極、閘極–汲極、閘極–塊體電阻而適當分散EOS電流，以及提供使用遮罩佈局來製造半導體裝置的方法。
圖1是系統圖的範例，其顯示根據以下敘述的顯示驅動器IC。
顯示驅動器IC (下文稱為DDI)是積體電路晶片，其用於驅動顯示面板並且電性地提供驅動訊號和資料給顯示面板。
DDI包括主邏輯區塊1、顯示驅動器區塊5、通道區塊6。
主邏輯區塊1控制顯示驅動器區塊5和通道區塊6的操作。
顯示驅動器區塊5根據主邏輯區塊的控制而將資料輸入解碼，並且轉移資料輸入到通道區塊。顯示驅動器區塊5包括閂鎖區塊2、第一解碼器3、位準移位器區塊100、第二解碼器4。閂鎖區塊2閂鎖從主邏輯區塊1所接收的驅動訊號和資料。第一解碼器3將低電壓訊號解碼，並且第二解碼器4將中電壓訊號或高電壓訊號解碼。位準移位器區塊100連接在第一解碼器3和第二解碼器4之間，以將訊號的電壓位準從低電壓改變到中電壓或高電壓。
通道區塊6包括分別連接到顯示面板的複數個通道，並且根據顯示驅動器區塊5的控制訊號而透過每個通道來輸出解碼的資料訊號。顯示面板則顯示透過每個通道所輸入的資料。
圖2示範根據以下敘述的顯示驅動器IC之位準移位器區塊的範例。
參見圖2，位準移位器區塊100包括輸入介面區塊20、輸出介面區塊200、ESD保護區塊300。
輸入介面區塊20可從第一解碼器接收第一解碼訊號。輸入介面區塊20包括第一NMOS NM1和第一PMOS PM1。第一NMOS NM1具有連接到系統接地電壓VSS的一末端和連接到第一PMOS PM1的另一末端。第一PMOS PM1具有連接到電源供應電壓VDD的一末端和連接到第一NMOS NM1的另一末端。邏輯高訊號可施加到第一NMOS NM1和第一PMOS PM1的閘極，並且邏輯低訊號可從第一NMOS NM1和第一PMOS PM1輸出。
輸出介面區塊200包括第二NMOS NM2、第二PMOS PM2、第三PMOS PM3、第三NMOS NM3、第四PMOS PM4、第五PMOS PM5。第二NMOS NM2、第二PMOS PM2和第三PMOS PM3串聯連接在輸出電源供應電壓VLOUT1和輸出接地電壓VSSA之間。第三NMOS NM3、第四PMOS PM4和第五PMOS PM5也串聯連接在輸出電源供應電壓VLOUT1和輸出接地電壓VSSA之間。
輸出介面區塊200接收輸入介面區塊10的輸出端子而作為輸入端子，並且輸入端子(邏輯高訊號、邏輯低訊號)連接到第二NMOS NM2、第二PMOS PM2、第三NMOS NM3、第四PMOS PM4的每個閘極。在此，第二NMOS NM2和第二PMOS PM2可接收邏輯高訊號，而第三NMOS NM3和第四PMOS PM4可接收邏輯低訊號。第二NMOS NM2和第三NMOS NM3之主要電流路徑的一末端共同連接到接地端子，並且主要電流路徑的另一末端連接到第五PMOS PM5和第三PMOS PM3的每個閘極。於範例，第二NMOS NM2和第三NMOS NM3是nEDMOS裝置。
ESD保護區塊300可配置成靠近位準移位器區塊100中的晶片核心區塊，並且可以是用於ESD應力保護的電路。ESD保護區塊300是多樣類型的ESD箝位器，其可在ESD應力輸入之時間將在輸入電壓和接地電壓之間的高ESD電流放電成低電壓。舉例而言，箝位元件可在開啟矽控整流器(silicon controlled rectifier，SCR)之後具有閘極接地NMOS (gate grounded NMOS，GGNMOS)結構、閘極耦合NMOS (gate coupled NMOS，GCNMOS)結構、或構成PNPN路徑的結構；或以另一範例來說，可使用基於軌道的箝位電路，其呈RC觸發之大型場效電晶體(FET)的形式。
在此情形，當第二NMOS NM2和第三NMOS NM3實施成具有高電壓裝置結構的電晶體時，可增加位準移位器區塊100的設計範圍，也可增加DDI晶片的尺寸。據此，第二NMOS NM2和第三NMOS NM3可實施成n型橫向擴散金屬氧化物半導體(nLDMOS)或nEDMOS電晶體，以使電晶體在位準移位器區塊100中所佔據的範圍最小化。
此時，如果在第二NMOS NM2和第三NMOS NM3的操作期間發生電性過應力(EOS)或靜電放電(ESD)，則位準移位器區塊100可發生故障或受損。
CDM可引起位準移位區塊中的EOS。舉例而言，EOS發生於圖2所示範之nEDMOS裝置的矽化物區域，其中EOS被引入源極區域裡，其位置較靠近閘電極，並且造成故障。矽化物區域可以是用於降低電阻以幫助電流流動的區域，因為矽化物區域配置在大部分的源極區域上，而使閘極–源極電阻變成低於閘極–汲極電阻。
因此，可想要有矽化物阻擋區域的設計以減少當發生EOS時朝向源極區域的電流。
圖3A是用於形成根據以下敘述的半導體裝置之範例的遮罩佈局。
參見圖3A，可提供設計的遮罩佈局400。遮罩佈局400可包括要印刷在晶圓上之積體電路中的圖案。舉例而言，IC設計佈局包括用以界定要形成在半導體晶圓上之多樣主動區域的圖案。遮罩佈局400可包括呈適當格式的資料，例如圖形資料系統(譬如GDS或GDS II)。舉例而言，GDS可以是資料圖形系統，並且可具有資料庫檔案格式。GDS可具有二元檔案格式，其代表平面幾何形狀和∕或關於呈階層形式之佈局的其他資訊。GDS資料可用於重建光罩的部分佈局。
用於形成半導體裝置的遮罩佈局包括主動遮罩圖案61-1和61-2、閘電極遮罩圖案GE、矽化物阻擋區域Z1。根據範例，遮罩佈局是用於形成半導體裝置1000、2000、3000、4000、5000之個別遮罩圖案的重疊結果。舉例而言，N型主動遮罩圖案NA (61-1、61-2)用於N型主動區域且P型主動遮罩圖案PA用於形成P型主動區域、井遮罩NW和PW用於形成N井和P井區域、閘電極遮罩圖案GE用於形成閘電極、矽化物阻擋遮罩Z1用於形成矽化物阻擋膜、接觸遮罩71、72、73、74用於形成接觸插塞。遮罩佈局顯示這些複數個遮罩重疊在一圖中。
於一範例，主動遮罩圖案61-1、61-2包括汲極區域22、源極區域23和塊體區域24。源極區域23包括重摻雜的源極區域23和輕摻雜區域(LDD) 23-1。重摻雜源極區域23和輕摻雜區域(LDD) 23-1都具有相同的傳導類型。汲極區域22、源極區域23、塊體區域24分別包括至少一汲極接觸72、至少一閘極接觸73和至少一塊體接觸74。第一主動遮罩圖案61-1和第二主動遮罩圖案61-2可在截面圖中視為分隔開但是一個主動區域。源極區域23和塊體接觸區域24形成於第一主動遮罩圖案61-1中，並且汲極區域22形成於第二主動遮罩圖案61-2中。
矽化物阻擋遮罩圖案(「矽化物阻擋區域」) Z1是當中形成矽化物阻擋膜的區域。排除矽化物阻擋遮罩圖案Z1的剩餘區域是當中完全移除矽化物阻擋膜並且形成矽化物層或矽化物膜(矽化物區域)的區域。
於以下敘述，矽化物阻擋區域Z1可稱為具有矽化物阻擋膜的區域或矽化物阻擋佈局或矽化物阻擋區域。閘電極遮罩圖案GE是當中形成閘電極的區域，並且在以下敘述將描述這些用語。
矽化物阻擋區域Z1可整個或部分地配置在源極區域23、閘電極遮罩圖案GE、汲極區域22中之至少一者的頂表面上。如圖3A所示範，矽化物阻擋膜配置在閘電極上的範圍大於配置有矽化物層的範圍。藉由矽化物阻擋膜來覆蓋多數的閘電極，則可確保對於EOS的抵抗。
假設沒有如圖3A所示範的矽化物阻擋佈局，則在用於圖2之位準移位器的n型EDMOS (下文稱為nEDMOS)中容易觀察到EOS故障。位準移位器區塊是指將低電壓LV (1.8伏特)改變到例如中電壓(MV)或高電壓(HV)位準的區塊。
故障區域舉例而言可發生在閘電極和主動區域的邊界。故障可以是由於閘電極中既存的金屬矽化物在EOS流動時遷移的緣故。然而，當矽化物阻擋區域Z1配置成如圖3A所示範，則即使發生金屬矽化物的遷移，源極區域上的矽化物區域SAL2和閘電極上的矽化物區域SAL3可彼此不接觸，因為矽化物阻擋區域Z1存在於源極區域23中。
如果外部ESD應力位準增加過度，則EOS相關故障可發生於通道解碼器中的中電壓位準移位器。因此，外部應力可流動到IC裡，而引起IC核心區塊的操作故障。於此種情形，可發生線條不明故障。然而，當形成如圖3A所示範的矽化物阻擋佈局時，可避免晶片核心區塊發生故障。預期位準移位器更穩定地發揮功能。
參見圖3A，矽化物阻擋區域Z1形成為以致於重疊閘電極遮罩圖案GE、源極區域23、汲極區域22但排除閘極矽化物區域SAL3。矽化物阻擋區域Z1形成「C」形，其包圍閘極矽化物區域SAL3的三側並且在一側為開放。矽化物阻擋區域Z1形成為以致於重疊絕大部分的閘電極遮罩圖案GE，並且形成為包圍閘極矽化物區域SAL3的三側。矽化物阻擋區域Z1形成在閘極接觸73的相對側上，並且它要形成為與閘極接觸73隔開一定距離。
由於形成有矽化物阻擋區域Z1，其中包括部分的源極區域23，因此在閘極接觸73和源極接觸71之間的電阻增加。換言之，nEDMOS型的半導體裝置1000的整個電阻有所增加，因為閘電極和源極區域上存在有矽化物阻擋區域Z1。因此，施加在nEDMOS型的半導體裝置1000的閘電極和源極區域之間的電壓可在ESD應力環境中有所減少。因而，nEDMOS型的半導體裝置的獨特操作1000可於ESD應力環境中更穩固地進行。
如圖3A所示範，矽化物阻擋膜形成在閘電極的上部上，並且矽化物阻擋膜形成為以致於延伸超過在閘電極和主動遮罩圖案61之間的邊界。因而，可阻擋矽化物遷移路徑。附帶而言，可避免在閘電極遮罩圖案GE和矽化物阻擋區域Z1之間可發生的不對齊。矽化物阻擋區域Z1設計成以致於延伸得比閘電極遮罩圖案GE的區域寬。
矽化物阻擋區域Z1形成為包括部分的源極區域23，並且形成為與源極區域23上的源極接觸71隔開一定距離。亦即由於矽化物阻擋區域Z1配置在源極區域23和閘電極遮罩圖案GE之間，因此避免由於過電流應力所造成的崩潰。
圖3A所示範的接觸遮罩圖案71、72、73和74包括複數個閘極接觸73、複數個源極接觸71、複數個汲極接觸72、複數個塊體接觸74。亦即接觸插塞是由矽化物阻擋遮罩圖案71、72、73和74所形成以連接到金屬接線。
於圖3A所示範的遮罩圖案，矽化物區域包括閘極矽化物區域SAL3、源極矽化物區域SAL2、汲極矽化物區域SAL1和塊體矽化物區域SAL4。閘極矽化物區域SAL3所形成的一定區域是複數個閘極接觸73的所在並且在複數個閘極接觸73周圍。源極矽化物區域SAL2所形成的一定區域是複數個源極接觸71的所在並且在源極接觸71周圍。汲極矽化物區域SAL1所形成的一定區域是複數個汲極接觸72的所在並且在汲極接觸72周圍。塊體矽化物區域SAL4所形成的一定區域是複數個塊體接觸74的所在並且在塊體接觸74周圍。
為詳述矽化物阻擋區域Z1，矽化物阻擋區域Z1將部分地描述於圖3B。
如圖3B所示範，矽化物阻擋區域Z1包括主要矽化物阻擋區域或本體區域Z1-1、第一突出矽化物阻擋區域Z1-2、第二突出矽化物阻擋區域Z1-3和延伸矽化物阻擋區域Z1-4。
主要矽化物阻擋區域Z1-1重疊部分的源極區域、部分的汲極區域和部分的閘電極60。主要矽化物阻擋區域Z1-1可稱為本體區域，如圖3B所示範。
進一步而言，第一突出矽化物阻擋區域Z1-2和第二突出矽化物阻擋區域Z1-3從主要矽化物阻擋區域Z1-1延伸。第一突出區域Z1-2的寬度W2小於本體區域Z1-1的寬度W1。類似而言，第二突出區域Z1-3的寬度W3小於本體區域Z1-1的寬度W1。據此，矽化物阻擋膜形成在閘電極和源電極之間，藉此避免電流集中於源極區域。
第一突出矽化物阻擋區域Z1-2從閘電極延伸朝向源極區域23。第一突出矽化物阻擋區域Z1-2具有矽化物阻擋膜，其形成在部分的閘極區域和源極區域之間。因而，矽化物阻擋膜形成在閘電極和源電極之間，藉此避免電流集中於源極區域。
第二突出矽化物阻擋區域Z1-3從閘電極延伸朝向汲極區域。第二突出矽化物阻擋區域Z1-3藉由形成矽化物阻擋膜而避免過電流集中在汲極區域和閘電極之間。第一突出矽化物阻擋區域Z1-2的寬度或範圍皆小於主要矽化物阻擋區域Z1-1。第二突出矽化物阻擋區域Z1-3的寬度或範圍也皆小於主要矽化物阻擋區域Z1-1。
在矽化物阻擋區域Z1的另一側上進一步包括第三突出矽化物阻擋區域Z1-4，其進一步延伸到汲極區域。第三突出矽化物阻擋區域Z1-4形成為接觸第二突出矽化物阻擋區域Z1-3。第三突出矽化物阻擋區域藉由形成進一步延伸到汲極區域的矽化物阻擋，而可使用以避免電流過度集中於汲極區域的效果最大化。
圖4是根據以下敘述的半導體裝置1000的範例而沿著圖3A的線A1–A1’的截面圖。
參見圖4，半導體裝置1000包括第一傳導類型的井區域12，其形成於基板10中。井區域12配置在主動區域61中的隔離區域30和31之間，並且形成得比隔離區域30和31深。具有不同厚度的閘極絕緣膜51和52形成在井區域12上。閘電極60配置在閘極絕緣膜51和52上。汲極區域22和源極區域23形成於井區域12中。間隔物53形成在閘電極60的相對側上。由於間隔物53也是絕緣膜，故它阻礙矽化物形成。因此，間隔物53也可以是矽化物阻擋膜。然而，於以下敘述，矽化物阻擋膜54是不同於間隔物53的膜。
閘極絕緣膜51和52可包括具有不同厚度的第一閘極絕緣膜51和第二閘極絕緣膜52。第一閘極絕緣膜51比第二閘極絕緣膜52薄。
第一閘極絕緣膜51配置成靠近源極區域23。第二閘極絕緣膜52配置成靠近汲極區域22，其避免閘極絕緣膜因施加到汲極區域的高電壓而崩潰。
舉例而言，當汲極電壓大於或等於作為中電壓的約3.3伏特，並且閘極電壓是作為低電壓的約0.5伏特到2伏特時，如果僅使用厚的閘極絕緣膜，則汲極電流可變得太低，藉此要增加半導體裝置的範圍以便具有較大寬度的通道區域。相對而言，如果僅使用薄的閘極絕緣膜，則由於汲極電壓高於中電壓而可摧毀閘極絕緣膜。據此，以下敘述提供閘極絕緣膜，其包括薄閘極絕緣膜和厚閘極絕緣膜。
由於汲極電壓高於源極電壓，故根據另一範例的閘極絕緣膜可形成為傾斜的，如此使得絕緣膜的厚度在源極區域要比在汲極區域薄。汲極區域22形成為與閘電極60隔開一定距離以便增加崩潰電壓。源極區域23藉由重疊部分的閘電極60和間隔物絕緣膜53而形成。
半導體裝置1000進一步包括延伸汲極接面區域21。
延伸汲極接面區域21配置成從汲極區域22延伸到薄閘極絕緣膜51並且提供高汲極電流。延伸汲極接面區域21形成為以致於包圍汲極區域22，因為離子佈植是在高於汲極區域22的能量下進行。延伸汲極接面區域21可使用N型雜質(磷)或砷而形成。延伸汲極接面區域21的深度設定為小於所接著配置之隔離區域30的深度。延伸汲極接面區域21的長度可在閘極絕緣膜51和52之間自由調整。延伸汲極接面區域21可以是N型延伸汲極接面區域(N-type extended drain junction region，下文稱為NEXT)。
延伸矽化物阻擋區域Z1-4配置在閘電極60和汲極區域22之間以便增加閘極–汲極崩潰電壓。主要矽化物阻擋區域Z1-1在閘電極60和源極區域23之間延伸以便避免EOS故障。
主要和延伸矽化物阻擋區域Z1-1和Z1-4是要避免矽化物層形成。亦即當中形成矽化物阻擋膜54的區域。
矽化物阻擋膜54可由例如低壓化學氣相沉積(LPCVD)氧化物膜、LPCVD氮化物膜(SiN)或類似的材料所形成。矽化物阻擋膜54可形成為具有約500到4000埃的厚度。矽化物膜可形成為排除主要和延伸矽化物阻擋區域Z1-1和Z1-4。在此，矽化物阻擋膜54和間隔物絕緣膜53都作為矽化物阻擋膜。然而，由於矽化物阻擋膜54是在形成間隔物絕緣膜53之後才形成，故矽化物阻擋膜54不同於間隔物絕緣膜53。於多數情形，矽化物阻擋膜54可形成在基板10和閘電極60以及間隔物絕緣膜53上。
半導體裝置1000可以進一步包括第二傳導類型的深井區域(DNW) 13。當此半導體裝置1000和另一裝置要隔離時，可需要第二傳導類型的深井區域13。深井區域13配置在隔離區域30和32之間，並且它配置在第一傳導類型的井區域12之下。此時，可進一步形成用於施加偏壓到第二傳導類型的深井區域13之第二傳導類型的深井接觸區域25。第二傳導類型的深井區域(DNW) 13是使用N型雜質(亦即砷(As)或磷(P))的離子佈植所形成，其能量為20到100千電子伏特，摻雜濃度可為每平方公分1.5x1010 ~1.5x1016 個原子。
半導體裝置1000包括隔離區域30、31和32以隔離接著汲極區域22和塊體區域24所形成的相鄰裝置。
隔離區域可以是短溝隔離(short trench isolation，STI)、中溝隔離(medium trench isolation，MTI)和深溝隔離(deep trench isolation，DTI)中的一者。隔離區域可以是矽局部氧化(LOCOS)氧化物膜而非溝。隔離區域30、31和32當形成為STI時具有約100到2000埃的深度。隔離區域30、31和32可藉由填充氧化矽膜(SiO2 )、氮化矽膜(SiN)或多晶矽(poly-Si)材料或前述材料的組合而形成。
半導體裝置1000可包括在隔離區域31和源極區域23之間的第一傳導類型的塊體區域24。第一傳導類型的塊體區域24是為施加偏壓到第一傳導類型的井區域12。
矽化物區域41、42和44配置在第二傳導類型的深井接觸區域25、第一傳導類型的井接觸區域24、源極區域23和汲極區域22上。源極接觸71形成在源極矽化物區域42上。汲極接觸72形成在汲極矽化物區域44上。第一傳導類型的塊體接觸74形成在第一傳導類型的塊體區域24上。在此，矽化物區域41、42和44是當中形成矽化物層(或矽化物膜)的區域。
矽化物區域41、42、43和44的材料是由金屬矽化物材料所構成，譬如像是矽化鈦(TiSi2 )、矽化鈷(CoSi2 )或矽化鎳(NiSi)的材料。矽化物區域41、42和44也可稱為矽化物層(或矽化物膜)。
根據圖4所示範的範例，EDMOS型的半導體裝置1000可由以下方法所製造。
第二傳導類型的深井區域13可形成在第一傳導類型的基板10上。第一傳導類型的井區域12可形成在第二傳導類型的深井區域13上。延伸汲極接面區域21可形成在第一傳導類型的井區域12之頂表面的一側上。具有不同厚度的至少二或更多個閘極絕緣膜51和52可形成在第一傳導類型的井區域12上。用於閘電極的傳導材料可沉積在具有不同厚度的至少二或更多個閘極絕緣膜51和52上。用於閘電極的遮罩圖案可形成在用於閘電極的傳導材料上。閘電極60可藉由使用閘電極所用的遮罩圖案來蝕刻傳導材料而形成。然後，間隔物53可形成在閘電極60的側表面上。在第一傳導類型的井區域12A之頂表面上，源極區域23可形成在閘電極60的一側上，並且汲極區域22可形成在閘電極60的另一側上。進一步而言，第一傳導類型的塊體區域24可形成在第一傳導類型的井區域12之頂表面上。汲極區域22和塊體區域24可藉由隔離區域30和31而與其他裝置隔離。第二傳導類型的深井接觸區域25也可藉由隔離區域32而與其他裝置隔離。
第一絕緣膜(未圖示)可沉積在基板的整個表面上以便形成矽化物阻擋膜54。用於形成矽化物阻擋膜54的第一絕緣膜可由例如LPCVD氧化物膜或LPCVD氮化物膜(SiN)的材料所形成，並且要形成第一矽化物阻擋絕緣膜之第一絕緣膜的的厚度可為約500到4000埃。第一絕緣膜(矽化物阻擋絕緣膜)可沉積成以致於整個覆蓋閘電極、源極區域和汲極區域。而且可形成矽化物阻擋區域圖案。矽化物阻擋膜可藉由使用矽化物阻擋遮罩圖案來圖案化或蝕刻第一絕緣膜而形成。閘電極、部分的源極區域和部分的汲極區域可藉由蝕刻而暴露。矽化物阻擋膜可維持在矽化物阻擋遮罩圖案所覆蓋的區域Z1中。因此，當中維持矽化物阻擋膜的區域可以是矽化物阻擋區域。亦即非矽化物區域。
半導體裝置1000可沉積例如Co、Ni或Ti的金屬以形成矽化物層(或膜)。可使用自我對齊的矽化物(簡稱矽化物)過程以便同時形成矽化物層於閘電極以及源極∕汲極∕塊體等區域中。矽化物膜可藉由熱處理而形成於暴露的閘電極、塊體區域、源極區域和汲極區域。於半導體裝置1000，矽化物區域可在溫度約500~750℃的高溫熱處理過程期間形成在部分的閘電極、部分的源極區域、部分的汲極區域、塊體區域、第一傳導類型的井接觸區域和第二傳導類型的井接觸區域上。矽化物膜41、42和44可不形成在當中維持有矽化物阻擋膜54的區域中。而且，矽化物膜可不形成在間隔物53或隔離絕緣膜30~34上。
矽化物阻擋膜54可形成達到部分的汲極區域22，包括部分的源極區域23。特定而言，矽化物阻擋膜54可與源極接觸71隔開一定距離，並且從包括間隔物絕緣膜53和部分的源極區域23之區段形成到包括部分的汲極區域之區段。亦即矽化物阻擋區域Z1可形成於區域Z1而排除當中可形成矽化物的區域，其對應於圖3之區域Z1的寬度。
由於矽化物阻擋區域Z1可與源極接觸71隔開一定距離，故矽化物阻擋區域Z1可根據設計者的需求來修改。亦即矽化物阻擋區域Z1可藉由優化與源極接觸71的分離距離而形成。藉此，可避免在閘電極60和源極區域23之間的過電流。
換言之，電阻可整體增加，因為半導體裝置1000之閘電極和源極區域上存在矽化物阻擋區域Z1。因此，於ESD應力環境，施加在半導體裝置1000的閘電極和源極區域之間的電壓可減少。因而，半導體裝置1000的獨特操作可於ESD應力環境中更穩固地進行。在矽化物阻擋區域和源極接觸71之間的分離距離視使用者而可更大。
總之，根據範例的半導體裝置1000包括：源極區域和汲極區域，其形成在基板上；閘極絕緣膜和閘電極，其形成在源極區域和汲極區域之間；間隔物，其形成在閘電極的側壁上；矽化物阻擋膜，其分別形成在部分的源極區域、閘電極和汲極區域上；以及矽化物層，其分別形成在源極區域、閘電極和汲極區域的剩餘區域中。
矽化物阻擋膜可由閘電極之部分的頂表面所形成，並且延伸到汲極區域之部分的頂表面。再者，源極區域可同時接觸矽化物層和矽化物阻擋膜。源極區域中之矽化物層的長度可大於矽化物阻擋膜的長度。
矽化物阻擋膜的形成可從閘電極上開始並且延伸到間隔物和源極區域。源極區域23同時具有矽化物層和矽化物阻擋膜。矽化物阻擋膜54可存在於間隔物絕緣膜53上。矽化物阻擋膜54-1也可存在於部分的源極區域23中。因而，源極區域23可同時接觸間隔物絕緣膜53和矽化物阻擋膜54、54-1。矽化物阻擋膜54-1可形成為從閘電極60延伸到覆蓋間隔物絕緣膜53的源極區域。
由於半導體裝置1000的閘電極和源極區域上存在矽化物阻擋區域Z1，故可增加整體電阻。因此，於ESD應力環境，施加在半導體裝置1000的閘電極和源極區域之間的電壓可減少。因而，半導體裝置1000的獨特操作可於ESD應力環境中更穩固地進行。
雖然圖中未顯示，但是半導體裝置1000可進一步包括在閘電極和矽化物阻擋絕緣膜上的層間絕緣膜。層間絕緣膜可包括第一、第二和第三層間絕緣膜。
為無邊界接觸，第一層間絕緣膜可包括氮氧化矽膜(SiON)或氮化矽膜(SiN)。第二層間絕緣膜可沉積在第一層間絕緣膜上。第二層間絕緣膜可包括磷矽玻璃(PSG)或硼磷矽玻璃(BPSG)膜。第三層間絕緣膜可沉積在第二層間絕緣膜上。第三層間絕緣膜可包括氧化物膜(電漿增強化學氣相沉積(PECVD) SiO2 )。可進行用於形成接觸插塞的接觸蝕刻過程。接觸插塞可藉由蝕刻第一、第二和第三層間絕緣膜而形成在源極區域、汲極區域和閘極區域上。因而，源極接觸71、汲極接觸72和閘極接觸73分別形成在源極區域、汲極區域和閘極區域上。第一傳導類型的塊體接觸74可形成在第一傳導類型的塊體區域24上。閘極接觸、源極接觸、汲極接觸和塊體接觸形成在矽化物區域的頂表面上。
圖5是圖3A之半導體沿著線A2–A2’的截面圖，並且圖6是圖3A之半導體沿著線B–B’的截面圖。
參見圖5，隔離區域33可形成在第一傳導類型的井區域12上，其中形成有源極區域和汲極區域。具有不同厚度的閘極絕緣膜51和52可形成在隔離區域33上，並且閘電極60可形成在具有不同厚度的閘極絕緣膜51和52上。
閘極矽化物區域43和SAL3可形成在閘電極60當中配置有閘極接觸73的一定區域上。第一突出矽化物阻擋區域Z1-2和第二突出矽化物阻擋區域Z1-3可分別形成在閘電極60的相對側上。結果，矽化物阻擋區域Z1-2和Z1-3可形成在閘電極60排除閘極矽化物區域43的剩餘區域中。亦即第一和第二突出矽化物阻擋區域Z1-2和Z1-3可形成為與閘極接觸73隔開一定距離。第一和第二突出矽化物阻擋區域Z1-2和Z1-3可形成在閘電極之部分的頂表面和間隔物絕緣膜53上。在此，矽化物阻擋區域Z1-2和Z1-3可與閘極接觸73隔開一定距離，並且此分離距離可最小化。
矽化物阻擋膜54可沉積在矽化物阻擋區域Z1-2和Z1-3上，以便避免形成矽化物區域。矽化物阻擋膜54可由例如LPCVD膜，氮化矽膜(SiN)或類似的材料所形成，並且可具有約500到4000埃的厚度。矽化物阻擋膜54也可形成在間隔物絕緣膜53上。
如圖6所示範，沿著線B–B’，由隔離區域33所隔離的半導體裝置1000可在閘電極60排除閘極矽化物區域43和SAL3的剩餘區域中包括主要矽化物阻擋區域Z1-1。第一導電類型的井區域12可配置在隔離區域33之間，並且閘極絕緣膜55可形成在井區域12上。閘極絕緣膜55可包括第一絕緣膜51或第二絕緣膜52。閘電極60可形成在閘極絕緣膜55上。間隔物53可形成在閘電極60的側壁上。閘電極60可形成在第一傳導類型的井區域12上，並且配置成重疊隔離區域33之部分的頂表面。
在主要矽化物阻擋區域Z1-1，可沉積矽化物阻擋膜54以避免形成矽化物區域。矽化物阻擋膜54可由例如LPCVD氧化物膜、LPCVD氮化物膜(SiN)或類似的材料所形成，並且可具有約500到4000埃的厚度。主要矽化物阻擋區域Z1-1可形成在與閘極接觸73隔開一定距離之閘電極的部分頂表面上。亦即矽化物阻擋膜54可形成在閘電極60排除當中形成有閘極接觸73之閘極矽化物43的剩餘區域上。矽化物阻擋膜54也可形成在間隔物絕緣膜53上。
圖7是用於形成半導體裝置之另一範例的遮罩佈局。圖7是不同於圖3A的範例，並且為方便解釋而主要描述與圖3A的差異。
參見圖7，源極區域23和塊體區域24可彼此不接觸，而可配置成隔開一定距離。
更特定而言，用於形成EDMOS半導體裝置的遮罩圖案410可包括閘電極遮罩圖案GE、矽化物阻擋區域Z1、第一主動遮罩圖案61-1、第二主動遮罩圖案61-2、第三主動遮罩圖案61-3。第一主動遮罩圖案61-1和第三主動遮罩圖案61-3可配置成彼此隔開。源極區域23可形成於第一主動遮罩圖案61-1中，汲極區域22可形成於第二主動遮罩圖案61-2中，並且塊體區域24可形成於第三主動遮罩圖案61-3中。隔離區域34可配置在第一主動遮罩圖案61-1和第三主動遮罩圖案61-3之間。
圖8是根據以下敘述的半導體裝置的範例而沿著圖7之線A1–A1’的截面圖。為方便解釋而主要將描述與圖4的差異。
於根據範例的半導體裝置2000，源極區域23和塊體區域24彼此不接觸，並且可配置成由STI、MTI或類似者所組成的隔離區域34所隔開。隔離源極區域23和塊體區域24的原因可以是要分別施加不同電壓。舉例而言，接地電壓可施加到源極區域23，並且高於接地電壓的電壓可施加到塊體區域24。
圖9是用於形成半導體裝置之另一範例的遮罩佈局。
參見圖9，遮罩圖案420中的矽化物阻擋區域Z2可藉由對齊於閘電極遮罩圖案GE的邊緣而形成。閘電極遮罩圖案GE的邊緣可顯示在源極區域23和閘電極遮罩圖案GE之間的邊界線。矽化物阻擋區域Z2可恰如圖3所述。為方便描述而主要將描述與圖3的差異。
根據另一範例的矽化物阻擋區域Z2可形成為覆蓋部分的汲極區域22和閘電極遮罩圖案GE排除閘極矽化物區域SAL3的頂表面。不像圖5所示範的矽化物阻擋區域Z1，整個矽化物阻擋區域Z2不形成在源極區域上。因此，在源極區域和閘電極區域之間的距離可減少；因而晶片中的裝置尺寸可減少。
整個矽化物阻擋區域Z2可包圍閘極矽化物區域SAL3。
亦即矽化物阻擋區域Z2可配置成與閘極接觸73隔開一定距離。藉此，將閘極接觸73和源極接觸71之間的電阻可增加。換言之，電阻可整體增加，因為EDMOS型的半導體裝置3000的閘電極和源極區域上存在矽化物阻擋區域Z2。因此，於ESD應力環境，故施加在EDMOS型的半導體裝置3000的閘電極和源極區域之間的電壓可減少。因而，EDMOS型的半導體裝置3000的獨特操作可於ESD應力環境中更穩固地進行。
矽化物阻擋區域Z2的形成可從閘電極遮罩圖案GE排除閘極矽化物區域SAL3的頂表面上開始到汲極區域之部分的頂表面。如所示範，閘電極遮罩圖案GE排除閘極矽化物區域SAL3的整個剩餘頂表面可由矽化物阻擋區域Z2所覆蓋。
如所示範，如果矽化物阻擋膜54的範圍變得較小，則IC的尺寸可減少。
矽化物區域可形成於不重疊整個矽化物阻擋區域Z2的區域，如圖9所示範。矽化物區域包括閘極矽化物區域SAL3、汲極矽化物區域SAL1、源極矽化物區域SAL2、塊體矽化物區域SAL4。
圖10是根據以下敘述的半導體裝置而沿著圖9之線A1–A1’的截面圖。為方便解釋而主要將描述與圖4的差異。
矽化物阻擋膜54的左端可形成為碰到閘電極的左端。因而，矽化物層僅形成於整個源極區域23中。不形成矽化物阻擋膜。相較於圖4所示範的結構，在閘電極和源極區域之間的電阻可減少。
圖11是用於形成EDMOS半導體裝置之另一範例的遮罩佈局。為方便描述而主要將描述與圖3和4的差異。
參見圖11，遮罩圖案430中的矽化物阻擋區域Z3可形成為以致於包圍閘極矽化物區域SAL3、汲極矽化物區域SAL1、源極矽化物區域SAL2和塊體矽化物區域SAL4。遮罩圖案430中的矽化物阻擋區域Z3可配置在整個半導體裝置上方以致於不重疊個別矽化物區域。
如圖11所示範，矽化物阻擋區域Z3可配置成以致於僅包圍閘極矽化物區域SAL3的三側，但包圍塊體矽化物區域、源極矽化物區域和汲極矽化物區域的所有側。亦即整個矽化物阻擋區域Z3形成於排除閘極矽化物區域SAL3、汲極矽化物區域SAL1、源極矽化物區域SAL2和塊體矽化物區域SAL4的所有區域中。在此情形，矽化物阻擋膜54可形成於排除矽化物區域41、42、43、44和45的所有區域中。
在閘極接觸73和源極接觸71之間的電阻可因為整個矽化物阻擋區域Z3的緣故而增加。於ESD應力環境，施加在半導體裝置4000的閘電極和源極區域之間的電壓可減少，因為半導體裝置4000的閘電極和源極區域上存在矽化物阻擋區域Z3而電阻整體增加。因而，半導體裝置4000的獨特操作可於ESD應力環境中更穩固地進行。可使用以避免電流過度集中於汲極接觸72和塊體接觸74的效果最大化。
圖12是根據以下敘述的半導體裝置而參考圖11之線A1–A1’的截面圖。為方便解釋而主要將描述與圖4的差異。
矽化物阻擋膜54-4可形成在隔離區域30、31和32上。矽化物阻擋膜54-3也可形成在源極區域23和塊體區域24之間。這結構可具有最大的矽化物阻擋膜。在閘電極和源極區域之間的電阻可增加得多於圖4所示範的結構。因此，這結構可比圖4所示範的結構更抵抗EOS故障。
圖13是用於形成EDMOS半導體裝置之另一範例的遮罩佈局。
參見圖13，遮罩圖案440中的整個矽化物阻擋區域Z4不延伸到塊體接觸區塊74，並且可僅形成在部分的源極區域23、閘電極遮罩圖案GE和汲極區域22的頂表面上。
整個矽化物阻擋區域Z4可配置成以致於包圍閘極矽化物區域SAL3、源極矽化物區域SAL2和汲極矽化物區域SAL1中之每一者的三側。亦即整個矽化物阻擋區域Z4可形成於源極區域23、閘電極遮罩圖案GE、汲極區域22中而排除第一傳導類型的井接觸區域24。因此，可避免電流過度集中於接觸71、閘極接觸73和汲極接觸72，而排除塊體接觸74。
結果，根據本敘述之半導體裝置及其製造方法，可藉由以包圍閘極接觸之形式配置矽化物阻擋區域而增加在閘極和源極之間的電流路徑。附帶而言，藉由增加在閘極和源極之間的電流路徑，則EOS不集中在源極側上，藉此避免損傷半導體裝置。
根據以下敘述的半導體裝置及其製造方法，可不用額外過程而配置擴展的矽化物阻擋區域。
圖14是根據以下敘述的半導體裝置範例而沿著圖13之線A1–A1’的截面圖。於根據範例的半導體裝置5000，源極區域23和塊體區域24可配置成以致於彼此不接觸，並且可由STI、MTI或類似者所組成的隔離區域34所隔開。隔離源極區域23和塊體區域24的理由可以是要分別施加不同電壓。舉例而言，接地電壓可施加到源極區域23，並且高於接地電壓的電壓可施加到塊體區域24。
根據遮罩佈局及使用遮罩佈局來製造半導體裝置的方法，可整體增加電阻，因為nEDMOS半導體裝置的閘電極區域和源極區域上存在矽化物阻擋區域。
根據本記載之遮罩佈局及使用遮罩佈局來製造半導體裝置的方法，於ESD應力環境，施加在nEDMOS半導體裝置的閘電極區域和源極區域之間的電壓可減少。
根據本記載之遮罩佈局及使用遮罩佈局來製造半導體裝置的方法，nEDMOS半導體裝置的獨特操作可於ESD應力環境中更穩固地進行。
根據本記載之遮罩佈局及使用遮罩佈局來製造半導體裝置的方法，可不用額外過程而配置擴展的矽化物阻擋區域。
根據本記載之遮罩佈局及使用遮罩佈局來製造半導體裝置的方法，可避免在位準移位器區塊中發生故障，此區塊是晶片核心區塊並且具有更穩定的位準移位器功能。
雖然本記載包括特定範例，不過在理解本案記載之後將明白這些範例可在形式和細節上做出多樣改變，而不偏離請求項及其等同者的精神和範疇。在此所述的範例是要僅視為描述意義，而不意謂作為限制。每個範例中對於特色或方面的敘述是要視為可適用於其他範例之類似特色或方面。如果所述技術是以不同次序來進行，及∕或如果所述系統、架構、裝置或電路中的組件是以不同方式來組合及∕或以其他組件或其等同者來取代或補充，則可達成適合結果。因此，本記載的範圍不是由［實施方式］所界定，而是由申請專利範圍及其等同者所界定，並且申請專利範圍及其等同者裡的所有變化是要解讀成包括於本記載中。
1:主邏輯區塊 2:閂鎖區塊 3:第一解碼器 4:第二解碼器 5:顯示驅動器區塊 6:通道區塊 10:基板 12、12A:井區域 13:深井區域 20:輸入介面區塊 21:延伸汲極接面區域 22:汲極區域 23:源極區域 23-1:輕摻雜區域 24:塊體區域/井接觸區域 25:深井接觸區域 30~34:隔離區域 41:矽化物區域/矽化物膜/ 42:矽化物區域/矽化物膜/源極矽化物區域 43:矽化物區域/閘極矽化物區域/閘極矽化物 44:矽化物區域/矽化物膜/汲極矽化物區域 51:(第一)閘極絕緣膜 52:(第二)閘極絕緣膜 53:間隔物/間隔物絕緣膜 54、54-1~54-4:矽化物阻擋膜 60:閘電極 61:主動遮罩圖案/主動區域 61-1:第一主動遮罩圖案 61-2:第二主動遮罩圖案 61-3:第三主動遮罩圖案 71:源極接觸/接觸遮罩圖案/矽化物阻擋遮罩圖案 72:汲極接觸/接觸遮罩圖案/矽化物阻擋遮罩圖案 73:閘極接觸/接觸遮罩圖案/矽化物阻擋遮罩圖案 74:塊體接觸/接觸遮罩圖案/矽化物阻擋遮罩圖案 100:位準移位器區塊 200:輸出介面區塊 300:靜電放電(ESD)保護區塊 400:遮罩佈局 410、420、430、440:遮罩圖案 1000、2000、3000、4000、5000:半導體裝置 GE:閘電極遮罩圖案 SAL1:汲極矽化物區域 SAL2:源極矽化物區域 SAL3:閘極矽化物區域 SAL4:塊體矽化物區域 W1~W3:寬度 Z1~Z4:矽化物阻擋區域 Z1-1:主要矽化物阻擋區域或本體區域 Z1-2:第一突出矽化物阻擋區域 Z1-3:第二突出矽化物阻擋區域 Z1-4:第三突出/延伸矽化物阻擋區域
圖1是展示顯示驅動器IC的範例的系統圖。 圖2示範顯示驅動器IC之位準移位器區塊的範例。 圖3A和3B示範用於形成半導體裝置之遮罩佈局的範例。 圖4是相對於圖3A的A1–A1’之半導體裝置範例的截面圖。 圖5是相對於圖3A的A2–A2’之半導體裝置範例的截面圖。 圖6是相對於圖3A的B–B’之半導體裝置範例的截面圖。 圖7是用於形成半導體裝置之另一範例的遮罩佈局。 圖8是相對於圖7的A1–A1’之半導體裝置範例的截面圖。 圖9是用於形成半導體裝置之另一範例的遮罩佈局。 圖10是相對於圖9的A1–A1’之半導體裝置範例的截面圖。 圖11是用於形成半導體裝置之另一範例的遮罩佈局。 圖12是相對於圖11的A1–A1’之半導體裝置範例的截面圖。 圖13是用於形成半導體裝置之另一範例的遮罩佈局。 圖14是相對於圖13的A1–A1’之半導體裝置的截面圖。
全篇圖式和［實施方式］的相同元件符號是指相同元件。圖式可不按照比例，並且圖式中之元件的相對尺寸、比例、顯示可為了清楚、示範和方便而有所誇大。
10:基板
12:井區域
13:深井區域
21:延伸汲極接面區域
22:汲極區域
23:源極區域
23-1:輕摻雜區域
24:塊體區域/井接觸區域
25:深井接觸區域
30~32:隔離區域
41:矽化物區域/矽化物膜/
42:矽化物區域/矽化物膜/源極矽化物區域
44:矽化物區域/矽化物膜/汲極矽化物區域
51:(第一)閘極絕緣膜
52:(第二)閘極絕緣膜
53:間隔物/間隔物絕緣膜
54、54-1~54-2:矽化物阻擋膜
60:閘電極
71:源極接觸/接觸遮罩圖案/矽化物阻擋遮罩圖案
72:汲極接觸/接觸遮罩圖案/矽化物阻擋遮罩圖案
74:塊體接觸/接觸遮罩圖案/矽化物阻擋遮罩圖案
1000:半導體裝置
Z1-1:主要矽化物阻擋區域或本體區域
Z1-4:第三突出/延伸矽化物阻擋區域

Claims (20)

  1. 一種用於形成半導體裝置的遮罩佈局，其包括： 主動遮罩圖案，其形成在基板中的源極和汲極區域； 閘電極遮罩圖案，其配置成重疊所述主動遮罩圖案，而形成在所述源極區域和所述汲極區域之間的閘電極； 矽化物阻擋遮罩圖案，其配置成重疊在所述閘電極中的所述閘電極遮罩圖案和所述主動遮罩圖案、所述源極區域和所述汲極區域，以形成矽化物阻擋區域；以及 接觸遮罩圖案，其配置成與所述矽化物阻擋遮罩圖案隔開，而形成在所述基板上的接觸插塞， 其中所述矽化物阻擋遮罩圖案覆蓋所述閘電極遮罩圖案並且延伸到所述主動遮罩圖案。
  2. 如申請專利範圍第1項之用於形成半導體裝置的遮罩佈局，其中所述閘電極中的所述矽化物阻擋區域大於所述矽化物區域。
  3. 如申請專利範圍第1項之用於形成半導體裝置的遮罩佈局，其中所述源極區域同時接觸所述矽化物區域和所述矽化物阻擋區域二者。
  4. 如申請專利範圍第1項之用於形成半導體裝置的遮罩佈局，其中所述矽化物阻擋遮罩圖案包括本體區域和複數個突出區域。
  5. 如申請專利範圍第4項之用於形成半導體裝置的遮罩佈局，其中所述突出區域的寬度小於所述本體區域的寬度。
  6. 如申請專利範圍第1項之用於形成半導體裝置的遮罩佈局，其中所述矽化物阻擋區域配置成從所述閘電極的頂表面而延伸到所述源極區域之部分的頂表面。
  7. 一種製造半導體裝置的方法，其包括： 在基板上形成閘極絕緣膜； 在所述閘極絕緣膜上形成閘電極； 在所述閘電極的相對末端上形成源極區域和汲極區域； 在所述閘電極、所述源極區域和所述汲極區域上形成第一絕緣膜； 藉由圖案化所述第一絕緣膜，而在所述閘電極、所述源極區域、所述汲極區域上形成矽化物阻擋膜；以及 在所述閘電極、部分的所述源極區域和部分的所述汲極區域上形成矽化物膜。
  8. 如申請專利範圍第7項的方法，其中所述矽化物阻擋膜形成為從所述閘電極延伸到所述源極區域和所述汲極區域。
  9. 如申請專利範圍第7項的方法，其中配置成重疊主動遮罩圖案的閘電極遮罩圖案形成在所述源極區域和所述汲極區域之間的所述閘電極。
  10. 如申請專利範圍第9項的方法，其中所述主動遮罩圖案用於在所述閘電極的相對末端上形成所述源極區域和所述汲極區域。
  11. 如申請專利範圍第10項的方法，其中矽化物阻擋遮罩圖案配置成重疊在所述閘電極中的所述閘電極遮罩圖案和所述主動遮罩圖案、所述源極區域和所述汲極區域，以形成所述矽化物阻擋膜。
  12. 一種半導體裝置，其包括： 主動區域，其界定在基板中的隔離區域、源極區域、汲極區域； 閘電極，其配置在所述源極區域和所述汲極區域之間而重疊所述主動區域；以及 閘極矽化物區域和矽化物阻擋區域，其配置在所述閘電極上，所述矽化物阻擋區域包括本體區域和從所述本體區域所延伸的複數個突出區域， 其中所述突出區域的寬度小於所述本體區域的寬度。
  13. 如申請專利範圍第12項的半導體裝置，其中所述複數個突出區域包括： 第一突出矽化物阻擋區域，其配置於所述閘電極和部分的所述源極區域中；以及 第二突出矽化物阻擋區域，其配置於所述閘電極和部分的所述汲極區域中。
  14. 如申請專利範圍第13項的半導體裝置，其中所述複數個突出區域進一步包括第三突出矽化物阻擋區域，其朝向所述汲極區域突出；以及 其中所述矽化物阻擋區域配置成接觸所述第二突出矽化物阻擋區域。
  15. 如申請專利範圍第12項的半導體裝置，其中所述本體區域配置成重疊所述閘電極、部分的所述源極區域和部分的所述汲極區域。
  16. 如申請專利範圍第12項的半導體裝置，其中所述本體區域配置成重疊部分的所述閘電極和所述汲極區域。
  17. 如申請專利範圍第12項的半導體裝置，其中主動遮罩圖案形成在所述基板中的所述源極區域和所述汲極區域。
  18. 如申請專利範圍第17項的半導體裝置，其中配置成重疊所述主動遮罩圖案的閘電極遮罩圖案形成所述閘電極。
  19. 如申請專利範圍第18項的半導體裝置，其中配置成重疊在所述閘電極中之所述閘電極遮罩圖案和所述主動遮罩圖案、所述源極區域和所述汲極區域的矽化物阻擋遮罩圖案形成所述矽化物阻擋區域。
  20. 如申請專利範圍第19項的半導體裝置，其中所述矽化物阻擋遮罩圖案覆蓋所述閘電極遮罩圖案並且延伸到所述主動遮罩圖案。
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