TWI435435B - 半導體裝置及半導體裝置之製造方法 - Google Patents

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Hidenori Mochizuki
Soichi Morita
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Asahi Kasei Emd Corp
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Description

半導體裝置及半導體裝置之製造方法
本發明係關於一種半導體裝置及半導體裝置之製造方法，尤其係關於一種具有組合有CMOS(Complementary Metal-Oxide-Semiconductor，互補金氧半導體)電晶體與雙極電晶體之BiCMOS電晶體之構成的半導體裝置、及半導體裝置之製造方法。
目前，與無線通信相關之技術之發展顯著，且行動電話中所使用之小型之IC(Integrated Circuit，積體電路)亦處於積極之研究與開發之中。作為主要使用於行動電話之一種IC，將RF(Radio Frequency，射頻)電路與基頻電路搭載(以下亦稱為混載)於一個晶片而成之系統單晶片受到關注。
由於要求系統單晶片中之RF電路能夠高速動作，故而亦要求使其構造微細化。另一方面，基頻電路與RF電路相比，無使構造微細化之必要性。眾所周知的是高度之微細化技術有產生如下不良情形之可能性，即會增大製造所耗費之成本，使製造之良率降低。
然而，眾所周知的是於構成IC之電晶體中有CMOS(Complementary MOS)電晶體與雙極電晶體(Bipolar transistor)。CMOS電晶體由於閘極電壓低，且製程簡單，因此應用於大多數之IC之元件中。另一方面，眾所周知的是雙極電晶體與CMOS電晶體相比，優點在於可高速動作。當將具有同等之微細化構造之雙極電晶體與CMOS電晶體進行比較時，雙極電晶體可實現與領先1或2代之CMOS電晶體相同程度之動作速度。
根據上述方面之考慮，於系統單晶片中，較理想的是由有利於高速動作之雙極電晶體來構成RF電路，並由易於製造之CMOS電晶體來構成基頻電路。以下，將組合有雙極電晶體與CMOS電晶體之電晶體記作BiCMOS電晶體。
雙極電晶體中有豎式與臥式之雙極電晶體。於豎式之雙極電晶體中，載子自射極朝垂直方向流動並到達集極。由於集極區域形成於比晶圓表面深之位置，故而射極、集極間之電阻變大，從而不利於高速動作。又，由於需要高濃度之埋入層或集極磊晶層、深溝槽隔離等，故而步驟數增大，成本升高。
另一方面，橫向雙極電晶體與豎式之雙極電晶體相比，構造較為簡單。又，可藉由於CMOS電晶體中追加較少數量之步驟而構成BiCMOS電晶體。進而，由於可使集極電極直接與集極區域接觸，故而亦有利於高速地動作。因此，於BiCMOS電晶體中，較理想的是使用載子於橫方向上流動之臥式之橫向雙極電晶體。
橫向雙極電晶體例如已揭示於US 2005/0040495 A1(以下亦記作專利文獻1)。專利文獻1中所揭示之橫向型之NPN型電晶體係稱為水平流雙極電晶體(Horizontal Current Bipolar Transistor，HCBT)之電晶體。
然而，上述專利文獻1中所揭示之HCBT並未考慮與CMOS電晶體加以組合而應用於BiCMOS電晶體。因此，於混載HCBT與CMOS電晶體而實現BiCMOS化之情形時，會產生以下之製程上之問題。
圖49係專利文獻1所揭示之HCBT之剖面圖。圖49所示之HCBT具備集極電極77、基極電極78、以及射極電極79。於HCBT之活性區域(此處稱為n-hill層)81中，首先形成內部基極(本質基極)層88，接著形成用以與外部接觸之外部基極(外質基極)層89。
圖50(a)～圖50(f)係用以對圖49所示之HCBT之製程進行說明之步驟圖。於單獨地形成HCBT之製程中，由於首先形成淺溝槽隔離，故而如圖50(a)所示，於經離子植入之Si基板上形成Si氮化膜83，進行蝕刻而形成n-hill層81。繼而，如圖50(b)所示，自與Si基板一併經蝕刻之Si氮化膜83上起，於整個面上形成CVD(Chemical Vapor Deposition)氧化膜，於CMP(Chemical Mechanical Polishing，化學機械研磨)之後對整個面進行濕式蝕刻。濕式蝕刻之結果如圖50(c)所示，殘留氧化膜90並形成淺溝槽隔離。形成淺溝槽隔離之後，於n-hill層81之側面上進行離子植入，從而形成內部基極層88。進而，如圖50(d)所示，自Si氮化膜83上起進行離子植入，形成外部基極層89。
其次，形成摻雜多晶矽膜並進行蝕刻。於該步驟中，如圖50(e)所示，於n-hill層81上形成雜質濃度較高之N+多晶矽膜92，於N+多晶矽膜92上形成無摻雜多晶矽膜93。其次，藉由蝕刻或者CMP與蝕刻之組合而對無摻雜多晶矽膜93以及N+多晶矽膜92進行回蝕。此時，n-hill層81係由Si氮化膜83所覆蓋，因此不會被蝕刻。其結果，圖50(f)所示之摻雜多晶矽76a、76b殘留於n-hill層81之周邊。
然而，上述蝕刻中所使用之蝕刻劑(20%氫氧化四甲基銨水溶液，以下記作「TMAH(Tetra Methyl Ammonium Hydroxide)水溶液」)於n-hill層81與摻雜多晶矽76a、76b之間無法獲得充分之選擇比。因此，於專利文獻1中，預先形成於n-hill層81上之Si氮化膜83成為摻雜多晶矽76a、76b之蝕刻之掩模。
然而，HCBT於與CMOS電晶體混載之情形時，必需儘可能地減小基極區域之寬度。因此，必需避免形成CMOS時之熱處理之影響，較理想的是於形成CMOS電晶體之後形成HCBT。
於形成HCBT之前先形成CMOS電晶體之情形時，藉由上述淺溝槽隔離之步驟而將元件分離，首先形成CMOS電晶體。然而，當形成CMOS電晶體時，為了防止離子植入時之通道作用，一般會於Si基板上形成貫通氧化膜。又，Si氮化膜83係用以形成淺溝槽隔離之掩模，因此厚度不均一且無法用於防止離子植入之通道作用。因此，為了混載CMOS電晶體，必需在CMOS電晶體之離子植入之前除去Si氮化膜83。其原因在於，由於難以選擇性地進行乾式蝕刻，故而一般利用熱磷酸來對整個Si氮化膜83進行濕式蝕刻，藉此除去該Si氮化膜83。
然而，若於除去了Si氮化膜83之狀態下對摻雜多晶矽76a、76b進行蝕刻，則因上述之選擇比之問題，存在蝕刻至n-hill層81之虞。圖51模式性地表示對n-hill層81進行蝕刻之狀態。
進而，於專利文獻1中，形成HCBT之內部基極層88之後，形成外部基極層89。此種製程之問題在於存在如下之可能性，即植入於外部基極層89之雜質會對內部基極層88之分布產生影響。
又，該製程中係使用(110)面之晶圓，於藉由TMAH而對多晶矽進行蝕刻時，本質基極層受到由(111)面所構成之間隔件之保護。然而，(110)晶圓存在難以與塊狀CMOS共用之問題。
如上所述之問題係混載特有構造之橫向雙極電晶體(HCBT)與由CMOS製程形成之電晶體時之複數個問題的具體例。本發明之目的在於提供一種能夠個別對應於上述複數個問題之各個之半導體裝置及半導體裝置之製造方法。
為了解決以上之問題，本發明之請求項1之半導體裝置之特徵在於：其係混載有橫向雙極電晶體與CMOS電晶體，且上述橫向雙極電晶體包含：開放區域，其係開口於包圍活性區域之元件分離氧化膜；多晶矽膜，其係形成於上述開放區域上；及保護膜，其係覆蓋上述活性區域周面之至少一部分，上述活性區域周面係藉由於上述元件分離氧化膜上將開放區域開口而露出者；上述多晶矽膜具有使上述活性區域自上述多晶矽膜露出之厚度，上述保護膜係於上述多晶矽膜被蝕刻至上述厚度時，防止上述活性區域受到蝕刻之膜。
又，請求項2之半導體裝置之特徵在於：其係混載有橫向雙極電晶體與CMOS電晶體，且上述橫向雙極電晶體包含：開放區域，其係開口於包圍活性區域之元件分離氧化膜；多晶矽膜，其係形成於上述開放區域上；保護膜，其係覆蓋上述活性區域周面之至少一部分，上述活性區域周面係藉由於上述元件分離氧化膜上將開放區域開口而露出者；集極擴散層，其係形成於活性區域；及集極電極，其係直接與上述集極擴散層區域相連接；上述多晶矽膜具有使上述活性區域自上述多晶矽膜露出之厚度，上述保護膜係於蝕刻上述多晶矽膜至上述厚度時，防止上述活性區域受到蝕刻之膜。
又，請求項3之半導體裝置之特徵在於：其係具有橫向雙極電晶體，且上述橫向雙極電晶體包含：構成第1導電層之基板；活性區域，其係配置於上述第1導電層上，具有自上述第1導電層突出且具備上表面及與上述上表面接觸之至少一個側面之形狀；開放區域，其係開口於包圍上述活性區域之元件分離氧化膜；多晶矽膜，其係形成於上述開放區域上；射極區域，其係自上述多晶矽膜固相擴散；及虛設閘極多晶矽，其係形成於上述元件分離氧化膜；藉由上述虛設閘極多晶矽而控制自上述多晶矽膜固相擴散之上述射極區域之形狀。
又，請求項4之半導體裝置之特徵在於：其係具有橫向雙極電晶體，且上述橫向雙極電晶體包含：構成第1導電層之基板；活性區域，其係配置於上述第1導電層上，具有自上述第1導電層突出且具備上表面及與上述上表面接觸之至少一個側面之形狀；及元件分離氧化膜，其係部分性地覆蓋上述活性區域之上述側面；上述活性區域包含具有與上述第1導電層不同之極性之第2導電層，上述活性區域於上述上表面及上述至少一個側面兩者的對向之位置，包含具有與上述第1導電層相同極性之第3導電層。
請求項5之半導體裝置係於請求項4，其特徵在於：上述第3導電層包含具有與上述第2導電層相同之極性之第4導電層。
請求項6之半導體裝置係於請求項5，其特徵在於：上述第4導電層與射極電極連接。
請求項7之半導體裝置係於請求項4至6中任一項，其特徵在於：更具備接觸電極，且上述活性區域與上述接觸電極電性連接。
請求項8之半導體裝置係於請求項4至6中任一項，其特徵在於：更具備至少兩個接觸電極，且上述活性區域與上述接觸電極電性連接。
請求項9之半導體裝置係於請求項4至8中任一項，其特徵在於：以在上述橫向雙極電晶體為電性動作之狀態時，上述活性區域之整體成為空乏狀態之方式，設定有上述活性區域之雜質濃度以及活性區域寬度。
請求項10之半導體裝置係於請求項9，其特徵在於：上述活性區域之上述雜質濃度與上述第3導電層之上述雜質濃度之比率為1：10至1：10000。
請求項11之半導體裝置係於請求項3至10中任一項，其特徵在於：更具備聚積於上述基板之CMOS電晶體。
請求項12之半導體裝置之製造方法之特徵在於：該半導體裝置係混載有橫向雙極電晶體與CMOS電晶體，其製造方法係包含以下步驟：於將上述CMOS電晶體之閘極電極作為掩模並植入雜質之至少1次之離子植入步驟之後，形成用以將上述橫向雙極電晶體之活性區域之基極區域連接於外部之外質基極(Extrinsic Base)區域；除去包圍上述活性區域之元件分離氧化膜之特定部分而於上述活性區域之周圍形成開放區域；於藉由形成上述開放區域而露出之上述活性區域之側面且一部分與上述外質基極(Extrinsic Base)區域重合之區域進行離子植入而形成上述橫向雙極電晶體之本質基極(Intrinsic Base)區域；於上述活性區域之表面形成保護膜之保護膜形成步驟，該保護膜係於後步驟之蝕刻時保護上述活性區域；於包含在上述保護膜形成步驟中形成有上述保護膜之上述活性區域及上述開放區域之區域中，形成含有雜質之多晶矽膜；將上述多晶矽膜以特定厚度進行蝕刻之多晶矽蝕刻步驟；及自上述多晶矽蝕刻步驟之蝕刻中所殘留之上述含有雜質之多晶矽膜，使雜質固相擴散而形成射極擴散層區域、集極擴散層區域。
請求項13之半導體裝置之製造方法係於請求項12，其特徵在於：上述保護膜為氧化膜，該氧化膜具有於上述多晶矽蝕刻步驟中防止上述橫向雙極電晶體之活性區域受到蝕刻之厚度。
請求項14之半導體裝置之製造方法之特徵在於：該半導體裝置係混載有橫向雙極電晶體與CMOS電晶體，其製造方法係包含以下步驟：於將上述CMOS電晶體之閘極電極作為掩模並植入雜質之至少1次之導電層形成步驟之後，形成用以將上述橫向雙極電晶體之活性區域之基極區域連接於外部之外質基極(Extrinsic Base)區域；除去包圍上述活性區域之元件分離氧化膜之特定部分而於上述活性區域之周圍形成開放區域；於藉由形成上述開放區域而露出之上述活性區域之側面且一部分與上述外質基極(Extrinsic Base)區域重合之區域進行離子植入而形成上述橫向雙極電晶體之本質基極(Intrinsic Base)區域；於上述活性區域之表面形成保護膜之保護膜形成步驟，該保護膜係於後步驟之蝕刻時保護上述活性區域；於包含在上述保護膜形成步驟中形成有上述保護膜之上述活性區域及上述開放區域之區域中，形成含有雜質之多晶矽膜；將上述多晶矽膜以特定厚度進行蝕刻之多晶矽蝕刻步驟；自上述多晶矽蝕刻步驟之蝕刻中所殘留之上述含有雜質之多晶矽膜，使雜質固相擴散而形成射極擴散層區域；於活性區域形成集極擴散層；及形成直接與上述集極擴散層區域相連接之電極。
請求項15之半導體裝置之製造方法係於請求項14，其特徵在於：上述保護膜係氧化膜，該氧化膜具有於上述多晶矽蝕刻步驟中防止上述橫向雙極電晶體之活性區域受到蝕刻之厚度。
請求項16之半導體裝置之製造方法之特徵在於：其係具有橫向雙極電晶體之半導體裝置之製造方法，且製造上述橫向雙極電晶體之步驟包含：形成活性區域，該活性區域係於成為基板之第1導電層上，具有自該第1導電層突出且具備上表面及與上述上表面接觸之至少一個側面之形狀；於包圍上述活性區域之元件分離氧化膜上將開放區域開口；於上述開放區域上形成多晶矽膜；藉由自上述多晶矽膜固相擴散而形成射極區域；及於上述元件分離氧化膜上形成虛設閘極多晶矽；藉由上述虛設閘極多晶矽而控制自上述多晶矽膜固相擴散之射極區域之形狀。
根據上述請求項1所揭示之發明，由於具備在對多晶矽膜進行蝕刻時，防止活性區域受到蝕刻之保護膜，故而即便在對多晶矽膜進行蝕刻直至活性區域露出為止時，亦不會蝕刻活性區域。因此，可提高具有BiCMOS電晶體之構造之半導體裝置之特性的可靠性。又，可提高製造之良率，亦可有助於製造成本之低廉化。
根據請求項2之發明，於對多晶矽膜進行蝕刻時，僅多晶矽膜受到蝕刻，可藉由保護膜來防止活性區域受到蝕刻。因此，可提高包含BiCMOS電晶體之構造之半導體裝置之可靠性，而且無需耗費多餘之成本，因此亦可削減製造成本。又，可緩和形成CMOS電晶體時之熱處理對橫向雙極電晶體造成之損傷。又，可緩和形成CMOS電晶體時之熱處理對橫向雙極電晶體造成之損傷。又，根據請求項2之發明，進而可直接於活性區域中形成廣闊之集極區域，因此可使高頻特性提高。
根據請求項3之發明，由於可控制射極多晶矽之形狀，因此，可使射極多晶矽表面平坦化而不會使厚度產生不均一，可獲得相對於射極多晶矽之良好之接觸。又，可確保藉由來自多晶矽之n型雜質之固相擴散而形成之射極區域與外質基極層之間的適當距離，因此，可改善電氣特性。
根據請求項4之發明，空乏區域係自活性區域之上表面以及活性區域之側面擴大。該空乏區域會隨著電壓之施加而進一步擴大。相反側之空乏層與上表面合體，形成足以對電場進行制限之空乏化之集極區域。因此，可進一步提高射極、集極間之耐受電壓。
又，根據本發明之請求項12所揭示之發明，可於CMOS電晶體之至少1次之離子植入之後，實施橫向雙極電晶體之製造步驟中之用以形成容易受到熱之影響之本質基極區域之步驟。因此，對於BiCMOS電晶體而言，可緩和橫向雙極電晶體受到之CMOS電晶體製造時之離子植入後所進行之熱處理的影響。
又，可形成作為外部基極層之外質基極區域，藉由形成開放區域而使活性區域之側面露出，並於側面上進行離子植入而形成本質基極區域。藉此，在用於外質基極區域之離子植入時，可將離子僅植入於活性區域之上表面。因此，可減小植入於活性區域之表面之離子之分布對植入於側面的離子造成之影響。
進而，預先於活性區域之表面上形成保護膜，並對活性區域上所形成之含有雜質之多晶矽膜進行蝕刻。因此，於對多晶矽膜進行蝕刻時，不會蝕刻至活性區域，從而可形成能夠獲得適當之特性之橫向雙極電晶體。
又，根據請求項13之發明，可採用如下之氧化膜作為保護膜，該氧化膜係於擴散有雜質之多晶矽與植入有雜質之矽、即活性區域之間可獲得較高之選擇比，且易於形成者。
根據請求項14之發明，於對多晶矽膜進行蝕刻時，僅多晶矽膜受到蝕刻，可藉由保護膜來防止活性區域受到蝕刻。因此，能夠使由BiCMOS電晶體之構造所構成之半導體裝置之可靠性提高，從而無需耗費多餘之成本，故而亦可削減製造成本。又，可緩和形成CMOS電晶體時之熱處理對橫向雙極電晶體造成之損傷。又，根據請求項14之發明，進而可直接於活性區域中形成廣闊之集極區域，因此可使高頻特性提高。
進而根據請求項15之發明，可使用適當之氧化膜作為保護膜。
又，關於請求項16之發明，可藉由存在之虛設閘極多晶矽來控制射極區域之形狀，因此可獲得良好之電氣特性。
以下，參照圖式，對本發明之實施形態1之半導體裝置之製造方法加以說明。
(實施形態1)
圖1係實施形態1之半導體裝置之頂視圖，且係用以對混載有橫向雙極電晶體與CMOS電晶體之狀態進行說明之圖。實施形態1之半導體裝置係在成為形成於Si基板上之淺溝槽隔離之元件分離氧化膜6上，混載作為橫向雙極電晶體之HCBT100與CMOS電晶體200而構成。將元件分離氧化膜6中形成有HCBT100之區域記作HCBT區域60，將形成有CMOS電晶體200之區域記作CMOS區域70。
如圖所示，HCBT100具有集極(Collector)、基極(Base)、及射極(Emitter)。集極具有集極電極31B，射極具有射極電極31A。基極具有活性區域(n-hill層)11上之外質基極層20以及本質基極層23，但自上表面僅可觀察到外質基極層20。配線層51經由圖2所示之接觸孔50而形成於集極、基極、及射極之各電極。
另一方面，CMOS電晶體200係於井層10上形成閘極電極13而構成。配線層51經由圖2所示之接觸孔50而形成於井層10以及閘極電極13。
圖2係用以對實施形態1之半導體裝置之構成進行說明之剖面圖，圖2(a)表示HCBT100，圖2(B)表示CMOS電晶體200。
HCBT100包含：開放區域21，其係藉由對作為包圍n-hill層11之元件分離區域之元件分離氧化膜6進行蝕刻而開口形成；射極電極31A、集極電極31B，其等係形成於開放區域21內之多晶矽膜；以及覆蓋n-hill層11之至少一部分之極薄氧化膜24。成為射極電極31A、集極電極31B之多晶矽膜具有使n-hill層11露出之厚度(膜厚)。
成為射極電極31A、集極電極31B之多晶矽膜係藉由對形成於n-hill層11上之多晶矽膜進行蝕刻而設定為圖示之厚度。極薄氧化膜24為保護膜，其於進行用以形成射極電極31A、集極電極31B之蝕刻時，防止對n-hill層11進行蝕刻。
實施形態1中，將極薄氧化膜24設為具有如下厚度之氧化膜，該厚度於下述之多晶矽蝕刻步驟中防止n-hill層11受到蝕刻。
HCBT100之n-hill層11中設置有成為基極區域之外質基極層20及本質基極層23、以及射極擴散層35與集極擴散層36。
射極擴散層35經由射極電極31A而與配線層51(圖中記作E)電性連接。又，集極擴散層36經由集極電極31B而與配線層51(圖中記作C)電性連接。外質基極層20及本質基極層23與配線層51(圖中記作B)電性連接。
CMOS區域70中，在Si基板上形成有P或N之井層10。CMOS電晶體200具有形成於井層10上之閘極電極13下方之閘極氧化膜12。又，該CMOS電晶體200具有設置於閘極電極13之兩側之成為源極或汲極之雜質層34。雜質層34與成為源極電極S或汲極電極D之配線層51電性連接。
(製造製程)
以下，使用圖3～27，對實施形態1之半導體裝置之製造方法加以說明。圖3～27中，(a)說明HCBT100之製造製程，(b)說明CMOS電晶體200之製造製程。
實施形態1之製造方法中，於P型之Si基板1上形成CMOS電晶體200與HCBT100而設為BiCMOS電晶體。實施形態1中，將Si基板1設為由單結晶之Si製成之電阻率為9～12Ω‧cm之晶圓。
其次，於實施形態1中，如圖3(a)、(b)所示，於Si基板1上形成有氧化膜(SiO2 膜)2。繼而，於氧化膜2上形成有Si氮化膜(SiN膜)3。氧化膜2之厚度約為10nm，Si氮化膜3之厚度約為140nm。再者，於多數情形下，Si氮化膜具有Si3 N4 之組成。
其次，如圖4(a)、(b)所示，於HCBT100以及CMOS電晶體200之活性區域中形成有覆蓋活性區域之光阻圖案R1。氧化膜2與Si氮化膜3係將光阻圖案R1作為掩模而經乾式蝕刻並圖案化。蝕刻之後，藉由灰化等將光阻圖案R1剝離。
如圖5(a)、(b)所示，將已圖案化之氧化膜2以及Si氮化膜3作為掩模，對Si基板1進行乾式蝕刻。藉由乾式蝕刻而於Si基板1上形成淺溝槽4。淺溝槽4之深度約為350nm。
形成淺溝槽之後，如圖6(a)、(b)所示，藉由CVD而形成氧化膜5。例如使用TEOS(Tetra Ethyl Ortho Silicate)膜(由Si(OC2 H5 )4 與氧O2 之反應而形成之氧化膜)作為氧化膜5。TEOS膜之厚度約為600nm。
如圖7(a)、(b)所示，藉由CMP(Chemical Mechanical Planarization，化學機械研磨)而對氧化膜5進行平坦化處理。藉由平坦化處理而將氧化膜材料埋入至淺溝槽4中，從而形成構成淺溝槽隔離(STI，Shallow Trench Isolation)之元件分離氧化膜6。
於完全除去Si氮化膜3之前停止CMP。因此，n-hill層11受到Si氮化膜3之保護而不會被削去。CMP後之Si氮化膜3之剩餘厚度約為60nm。於CMP之後，將剩餘之Si氮化膜3完全除去。例如可將該剩餘之Si氮化膜3於150℃之磷酸水溶液中浸泡約60分鐘，藉此除去該剩餘之Si氮化膜3。
除去Si氮化膜3之後，將Si氮化膜3下之氧化膜2除去。實施形態1中，利用氫氟酸(HF)系之溶液來進行濕式蝕刻，藉此將氧化膜2完全除去。例如以於HF:H2 O=1:99之稀氫氟酸液中浸泡4~5分鐘為條件而進行濕式蝕刻。
除去Si氮化膜3、氧化膜2之後，如圖8(a)、(b)所示，對n-hill層11上進行熱氧化處理而形成墊氧化膜7。墊氧化膜7之厚度約為15nm。
其次，如圖9(b)所示，為了進行離子植入，於CMOS區域70中形成僅於活性區域上開口之圖案之光阻圖案R2。此時，如圖9(a)所示，HCBT區域60之活性區域以及元件分離氧化膜6由光阻圖案R2所覆蓋。光阻圖案R2成為以CMOS區域70之井層10之形成或臨限值之調整為目的之各種離子植入之掩模。因此，存在根據離子植入之目的而將光阻圖案R2更換複數次之情形。
離子植入之後，將光阻圖案R2剝離。剝離之後，為了使所植入之離子擴散而進行退火。退火例如係藉由950℃、10秒之RTA(Rapid Thermal Annealing，快速熱退火)而進行。退火之結果，如圖10(b)所示形成井層10。
繼而，為了對HCBT區域60進行離子植入，如圖11(a)所示，形成僅於HCBT區域60之活性區域中開口之光阻圖案R3。此時，如圖11(b)所示，CMOS區域70之活性區域以及元件分離氧化膜6由光阻圖案R3所覆蓋。
將光阻圖案R3作為掩模，將N型雜質離子植入於HCBT區域60之活性區域中。雜質為N型雜質，例如可使用磷(P)。若將植入能量例如設定為以下之3個階段而實施離子植入，則較為有效。
3.0×1012 /cm2 ，220keV
5.0×1012 /cm2 ，220keV
3.0×1011 /cm2 ，220keV
離子植入之結束後，如圖12(a)、(b)所示，將光阻圖案R3剝離。藉由離子植入而形成之N型雜質區域係成為作為集極擴散層發揮作用之區域。將該區域記作n-hill層11。於將光阻圖案R3剝離之後，例如利用氫氟酸系之溶液而進行濕式蝕刻，藉此除去n-hill層11上之墊氧化膜7。
除去墊氧化膜7之後，如圖13(a)、(b)所示，於n-hill層11上形成閘極氧化膜12。閘極氧化膜12例如係藉由850℃、45秒之濕式氧化而形成之約2.9nm之氧化膜。於閘極氧化膜12上形成多晶矽(未圖示)膜。多晶矽膜例如藉由CVD而形成為25nm之厚度。將磷或硼等植入於多晶矽膜中，以使該多晶矽膜具有導電性。
其次，於CMOS區域70之活性區域上形成與閘極電極之形狀相對應之光阻圖案(未圖示)。繼而，將光阻圖案作為掩模，對多晶矽膜進行乾式蝕刻，藉此形成圖13(b)所示之閘極電極13。
此處，於實施形態1中，為了強化閘極電極13之端部之閘極氧化膜12，藉由氫氟酸而進行微弱之濕式蝕刻。濕式蝕刻之後，再次進行熱氧化處理，形成圖14(a)、(b)所示之氧化膜14。氧化膜14之厚度約為2.5nm。又，形成覆蓋HCBT區域60之光阻圖案(未圖示)之後，藉由與CMOS電晶體200之延伸區域相當之離子植入而形成n- 層或P- 層15。於CMOS電晶體為NMOS電晶體之情形時，所植入之雜質例如為磷，於CMOS電晶體為PMOS電晶體之情形時，所植入之雜質例如為硼。
其次，如圖15(a)所示，於HCBT區域60之氧化膜14上形成覆蓋區域之一部分之光阻圖案R4。將光阻圖案R4作為掩模而對P型雜質進行離子植入，藉此於HCBT100之n-hill層11上形成外質基極層20。再者，於該期間，CMOS區域70上完全由光阻圖案R4所覆蓋。
根據如上所述之實施形態1，於形成外質基極層20時，n-hill層11之側壁部分不會露出，因此，可防止外質基極層20之形成對下述之本質基極層23造成影響。
為了形成外質基極層20而植入之P型雜質例如為BF2 + ，植入能量亦可設為15keV，植入量亦可設為1.5×1015 /cm2 。較理想的是藉由灰化將光阻圖案R4剝離之後，進行RTA而使所植入之雜質活性化。
剝離光阻圖案R4之後，如圖16(a)所示，於元件分離氧化膜6上形成光阻圖案R5。光阻圖案R5係以夾持HCBT區域60之n-hill層11之方式而形成。將光阻圖案R5作為掩模而對元件分離氧化膜6進行濕式蝕刻，藉此形成開放區域21。藉由濕式蝕刻而減小膜厚後之元件分離氧化膜6之部分6A之厚度約為100nm。
於濕式蝕刻時除去圖15所示之氧化膜14。濕式蝕刻結束之後，例如藉由灰化將光阻圖案R5剝離。
其次，如圖17(a)、(b)所示，於HCBT區域60以及CMOS區域70中形成氧化膜22。氧化膜22例如為藉由CVD形成之TEOS膜。氧化膜22之厚度約為10nm。
其次，如圖18(a)、(b)所示，光阻圖案R6形成於HCBT區域60、CMOS區域70上。光阻圖案R6為與圖15所示之光阻圖案R4相同之圖案。將光阻圖案R6作為掩模，將P型雜質離子植入於HCBT區域60之活性區域中。藉由離子植入，於n-hill層11之側壁部分形成本質基極層23。所離子植入之P型雜質例如為BF2 + ，較理想的是以35keV之植入能量，傾斜地植入例如植入量為7.0×1013 /cm2 之雜質。於離子植入之後，藉由灰化等將光阻圖案R6剝離。
剝離光阻圖案R6之後，如圖19(a)、(b)所示，於HCBT區域60以及CMOS區域70中形成極薄氧化膜24。例如於700℃之氮環境下實施60秒之RTA，藉此可形成極薄氧化膜24。極薄氧化膜24之厚度約為6～8埃。極薄氧化膜24當然亦會形成於CMOS區域70中之露出有包含矽之構件之部分。
如圖20(a)、(b)所示，於極薄氧化膜24上藉由CVD而形成多晶矽膜30。使用臨場(in-situ)摻雜多晶矽作為多晶矽膜30之材料。所謂臨場摻雜多晶矽，係指可於沈積中導入例如磷等之高濃度之N型雜質之構件。
實施形態1之多晶矽膜30之雜質濃度約為1.0×1020 /cm3 ，厚度約為700nm。多晶矽膜30之厚度係完全埋入開放區域21且使多晶矽膜30之表面變得平坦所必需之厚度。
於下一步驟中，對多晶矽膜30進行回蝕。回蝕結束後之HCBT區域60、CMOS區域70如圖21(a)、(b)所示。回蝕係藉由TMAH水溶液而進行。TMAH水溶液係對於多晶矽膜與氧化膜之蝕刻選擇性極高之蝕刻劑。因此，於回蝕期間，藉由作為保護膜之極薄氧化膜24，保護HCBT100之n-hill層11與CMOS區域70之CMOS電晶體200不受蝕刻損傷。
於如上所述之實施形態1中，由於可保護n-hill層11以及CMOS區域70不受回蝕步驟之損傷，故而可防止如圖51所示之削去活性區域之現象。
又，藉由TMAH水溶液而等向性地對多晶矽膜30進行回蝕。因此，於回蝕步驟中，可期待經TMAH水溶液蝕刻後之多晶矽膜30(多晶矽膜31)之表面變得大致平坦。
其次，如圖22(a)、(b)所示，於回蝕後之HCBT區域60以及CMOS區域70上，藉由CVD而形成作為TEOS膜之氧化膜32。氧化膜32之厚度約為100nm。藉由乾式蝕刻而對所形成之氧化膜32進行回蝕。如圖23(a)所示，藉由回蝕而於HCBT區域60之n-hill層11上形成間隔件32A。又，如圖23(b)所述，於CMOS區域70中形成閘極電極13之間隔件32B。藉由間隔件32A，可防止外質基極層20與射極電極31A因其後之矽化物形成步驟而電性短路。
對氧化膜32進行回蝕時，將n-hill層11上表面之極薄氧化膜24除去，無法於完成後之HCBT100中進行確認。然而，如圖2(a)所示，n-hill層11周面之極薄氧化膜24亦殘留於HCBT100。
其次，於HCBT區域60以及CMOS區域70上，藉由CVD而形成作為TEOS膜之氧化膜33，其後形成光阻圖案R7。氧化膜32之厚度約為10nm。如圖24(a)所示，光阻圖案R7覆蓋HCBT區域60，如圖24(b)所示，於CMOS電晶體200之活性區域中開口。將光阻圖案R7作為掩模，於CMOS區域70中進行用以形成雜質層34之離子植入。於CMOS電晶體200為NMOS電晶體之情形時，雜質層34為N+ 層，於CMOS電晶體200為PMOS電晶體之情形時，雜質層34為P+ 層。藉由灰化等而將光阻圖案R7剝離。
離子植入之後，為了使雜質層34活性化，於含有微量氧之氮環境下對HCBT區域60以及CMOS區域70進行RTA。RTA之條件例如為950℃、10秒。藉由RTA，如圖25(a)所示，自射極電極31A以及集極電極31B固相擴散出作為N型雜質之磷。藉由固相擴散，射極擴散層35與集極擴散層36分別同時地形成於n-hill層11之側壁部分。射極擴散層35作為射極電極而發揮功能。
其次，如圖26(a)、(b)所示，於HCBT區域60以及CMOS區域70上，藉由CVD而形成作為TEOS膜之氧化膜40。氧化膜40之厚度約為30nm。
其次，於實施形態1中，如圖27(a)所示，形成覆蓋n-hill層11上之一部分之光阻圖案R8。將光阻圖案R8作為掩模，稍對氧化膜40進行乾式蝕刻。藉由氧化膜40之蝕刻，可防止由矽化物引起之外質基極層20與n-hill層11之短路。
又，藉由氧化膜40之蝕刻，如圖27(a)、(b)所示，於分離射極、基極之間隔件32A與CMOS電晶體200之間隔件32B之近旁形成間隔件40A。然而，由於間隔件40A之寬度極小，故而不會對HCBT100以及CMOS電晶體200之特性造成影響。
進而，於實施形態1中，在Si基板1之整個面上藉由濺鍍而形成例如鈷(Co)膜作為金屬膜。對形成有Co膜之Si基板1進行熱處理，於與Co層直接接觸之矽層或多晶矽層上形成矽化鈷(CoSi)膜。
亦即，如圖28(a)所示，藉由自對準矽化物製程，於外質基極層20上自我對準地形成矽化鈷41。矽化鈷41亦形成於射極電極31A、集極電極31B中之自間隔件32A及間隔件40A露出之部分。
又，於該自對準矽化物製程中，如圖28(b)所示，於CMOS電晶體200之雜質層34與閘極電極13上亦形成有矽化鈷41。
其次，於Si基板1上之整個面上積層Si氮化膜、PSG(Phosphor Silicate Glass，磷矽酸鹽玻璃)膜、及電漿TEOS膜等作為層間絕緣膜。根據需要，藉由CMP而對所積層之層間絕緣膜實施平坦化處理。繼而，使用光微影技術以及蝕刻技術，將矽化鈷41上之層間絕緣膜除去，從而形成接觸孔50。形成圖2所示之接觸孔50之後，於Si基板1之整個面上，藉由濺鍍而形成例如鋁合金膜。
於鋁合金上形成配線圖案之掩模，藉由蝕刻而形成圖2所示之配線層51。其後，對Si基板1實施燒結處理，從而完成半導體裝置。
於以上已說明之步驟中，圖5~圖8相當於形成實施形態1之元件分離區域之步驟。又，圖11(a)、圖12(a)對形成HCBT100之活性區域之步驟進行說明，圖14(b)表示將CMOS電晶體200之閘極作為掩模而植入至少1次雜質之步驟。
圖15(a)表示形成外質基極層之步驟，圖16(a)表示將包圍n-hill層11之元件分離氧化膜6之特定之部分除去，於n-hill層11之周圍形成開放區域21之步驟。圖18(a)表示於如下之區域中進行離子植入而形成本質基極層23之步驟，其中該區域為藉由形成開放區域21而露出之上述活性區域之側面，且其一部分與外質基極層20重合。
進而，圖19(a)說明於n-hill層11之表面上形成極薄氧化膜24之步驟，該極薄氧化膜24於下述之步驟之蝕刻時保護n-hill層11。圖20(a)、(b)表示形成含有雜質之多晶矽膜之步驟，圖21(a)表示多晶矽蝕刻步驟。圖25(a)表示形成射極擴散層區域、集極擴散層區域之步驟。
如以上之說明所述，本發明之實施形態1可提供如下之半導體裝置以及半導體裝置之製造方法，CMOS電晶體之製造步驟之熱不會對雙極電晶體造成影響，形成射極電極或集極電極時，不會因蝕刻而損傷活性區域，而且形成活性區域之基極層之本質基極層與外質基極層之雜質分布互不影響。
亦即，於實施形態1中，可實現混載有HCBT與CMOS電晶體之半導體裝置。又，於半導體製造裝置中之HCBT之基極的形成步驟之前，先將CMOS電晶體之離子植入進行至少1次，因此，可緩和HCBT之特性因CMOS電晶體之離子植入後之熱處理所受到的影響。
進而，在藉由TMAH水溶液對多晶矽膜進行回蝕之回蝕步驟之前，可先在HCBT之n-hill層以及CMOS區域上形成極薄氧化膜。因此，可於回蝕步驟中保護n-hill層11以及CMOS區域不受損傷，故而不會產生如圖51所示之削去n-hill層之不良情形。
又，在形成本質基極層之前，可先形成外質基極層。形成外質基極層時，n-hill層11之側壁部分並未露出，因此可完全地防止用以形成外質基極層之離子植入對本質基極層造成之影響。
(實驗例)
本發明之發明者利用以上所說明之實施形態1之半導體裝置之製造方法，製造出了半導體裝置。圖29係用以對所製造之半導體裝置之特性進行說明之圖，且表示了HCBT100之特性。圖29(a)係表示集極‧射極間之電壓Vce與集極電極中流動之集極電流Ic之關係的Vc-Ic特性之圖表。圖29(b)係表示fT/fmax-Ic特性之圖表，該fT/fmax-Ic特性顯示了截止頻率fT、最大振盪頻率fmax與集極電流Ic之關係。再者，圖29(a)所示之Vc-Ic特性係將基極、射極間之電壓Vbe加以固定而測得者。
根據測定之結果得知：實施形態1之HCBT可獲得4.7V之耐受電壓、40GHz之截止頻率、及50GHz之最大振盪頻率。
(實施形態2)
其次，對本發明之實施形態2加以說明。實施形態2中之HCBT集極觸點區域之形成方法與實施形態1不同。亦即，於實施形態1中，活性區域藉由來自多晶矽之固相擴散而形成集極擴散層，相對於此，在實施形態2中，不經由多晶矽而直接於活性區域之上部形成集極擴散層。由於可僅於射極擴散層中使用多晶矽，故而亦將此種實施形態2之構成記作單多晶矽型矽型之HCBT。
圖30(a)表示單多晶矽型矽型之HCBT中所使用之標準之掩模組件。如圖30(a)所示，標準而言，可利用3個追加掩模來將HCBT混載於CMOS。然而，亦可實現個數更少之積體化。圖30(b)表示已存在於CMOS製程中且用於HCBT之掩模。
HCBT與CMOS同樣地，通常形成於P型之Si基板上。初始之製程為形成淺溝槽隔離(STI)之標準之CMOS製程。將來用於集極觸點區域中之HCBT之活性區域係形成為由STI所包圍之柱狀之n-hill層，且藉由兼用作CMOS之主動掩模301而決定。其後，為了於pMOS中形成n型well，於nMOS中形成p型well，實施必需之well離子植入等。上述兩者均為CMOS技術所必需者。
為了將其他類型之裝置(例如電阻、電容器、電感器等)以及不同類型之電晶體(例如最佳化為高速度、高耐受電壓、高電流等者)形成於同一基板上，需要不同之摻雜濃度。又，亦存在為了獲得所期望之裝置特性而需要不同之摻雜分布或梯度之情形。該等通常係藉由離子植入而實施。
藉由CMOS技術與作為靶材之HCBT之特性之組合，可將CMOS中所使用之離子植入步驟之一或該等複數個組合用作HCBT之集極形成離子植入。關於NPN型電晶體，為了形成n-hill層，需要適當之n型摻雜。
於該情形時，可將n-well離子植入中所使用之CMOS掩模用於向HCBT之n-hill層312之摻雜。更一般而言，如圖31(a)所示，藉由使用圖30(a)所示之追加掩模302而與CMOS分開地形成n-hil層312。此為形成HCBT所必需之第1個追加掩模。
為了獲得最適合於HCBT之特性之n-hill層312之摻雜分布，應調整向n-hill層312之離子植入。可實現多個階段之離子植入，離子植入例如係藉由200keV且3×1012 cm-2 、100keV且5×1012 cm-2 之條件而植入磷。
於該條件下，可於n-hill層312之上部獲得較高濃度之雜質，從而可抑制基極擴大效果。亦即，可使高頻特性最佳化，進而可藉由獲得更均一之電場分布而實現高耐受電壓。於CMOS製程之用以形成井之離子植入之後，將光阻除去，為了使離子植入中受到損傷之矽結晶恢復，並電性地使所植入之雜質活性化，實施高溫之退火。向HCBT之n-hill層之離子植入係於CMOS之井離子植入之前或之後實施。其原因在於，亦將CMOS製程之退火步驟用於使HCBT之結晶恢復或使摻雜劑活性化。
用於形成井之離子植入結束之後，於CMOS製程中通常形成閘極堆疊。於閘極氧化期間，用於HCBT之n-hill層亦會氧化。於CMOS製程中對多晶矽閘極進行蝕刻期間，HCBT之區域露出，將n-hill層上之多晶矽除去。多晶矽蝕刻之後，MOS電晶體之閘極輕微地受到氧化，經蝕刻之多晶矽閘極區域由極薄氧化膜所包覆。繼而，再次藉由不同之掩模來選擇不同之MOS電晶體，並實施源極為汲極延伸區域之離子植入。於CMOS製程之該時點，應用圖30(a)所示之HCBT所必需之第2個追加掩模303。
該離子植入如圖31(b)所示，藉由光阻317而保護晶片之CMOS部分，同時實施外質基極離子植入315a，從而形成外質基極層316。作為外質基極離子植入315a之條件之例，可列舉以18keV之能量並按照1015 cm-2 等級之劑量來植入BF2 。於CMOS製程中，在源極/汲極延伸區域之離子植入之後，藉由高溫而進行退火處理。相同之步驟亦適用於外質基極層316之離子植入之退火處理，使矽單結晶恢復並使離子物種活性化。
若於CMOS製程中無退火處理，或者退火之條件不適合於HCBT，則亦可於源極/汲極延伸區域之離子植入之前進行外質基極離子植入315a，並添加追加之退火處理。退火溫度與時間通常係小於閘極氧化之條件或者為同等水準，因此於追加退火處理之情形時，對CMOS造成之影響並不嚴重。又，於該時點，對熱處理最為敏感之CMOS之源極/汲極區域尚未形成。
於CMOS之源極/汲極延伸區域退火步驟之後，使用HCBT所必需之第3個追加掩模304。此係藉由光阻318而對整個CMOS進行保護，並使HCBT之射極窗口319露出之步驟。如圖31(c)所示，使用該掩模，對元件分離氧化膜320進行固定時間之蝕刻。可使用濕式蝕刻或乾式蝕刻此兩者。蝕刻係以決定電晶體之本質基極層部分之方式而經設定，使n-hill層312之側面321露出。對元件分離氧化膜進行蝕刻之後，形成較薄之屏蔽氧化膜322。該膜之目的在於減輕對植入離子物種造成之損傷並保護矽表面，此係離子植入中之一般之方法。
其次，如圖31(d)所示，再次使用圖30(a)所示之第2追加掩模303，以某角度實施本質基極離子植入326。藉此，於n-hill層之側面形成p型之本質基極層327。例如以30度之角度、30keV、5×1014 cm-2 之條件而植入BF2 ，藉此實施本質基極離子植入326。為了獲得最佳之摻雜分布，亦可利用多個步驟來實施本質基極離子植入。
元件分離氧化膜之蝕刻中所使用之HCBT之追加掩模304如圖30(a)所示，相對於主動掩模301而具有某角度。其原因在於，在與n-hill層312之邊界部分，元件分離氧化膜非常薄。此種膜厚存在差異之氧化膜具有如下效果，即，於射極窗口之邊緣部分逐步阻隔基極之雜質。
因此，基極離子植入部分性地貫通氧化膜。亦即，藉由該方法，於射極周圍，基極之雜質濃度增加，最終可防止集極‧射極之穿透。
亦能夠以該時序來進行外質基極離子植入，以代替在對元件分離氧化膜進行蝕刻之前實施該外質基極離子植入。於該情形時，用於基極離子植入之追加掩模303僅使用1次即可，因此可減少製程數。如圖31(e)所示，為了防止將雜質額外地植入於n-hill層312之側面部分，較好的是藉由與本質基極層相反之晶圓旋轉角度315b而實施該情形時之外質基極離子植入。
另一方面，亦可在與晶圓垂直之方向315c上、或者以與本質基極層相同之植入角度或不同之植入角度315d而實施外質基極離子植入，從而有意地提高本質基極層327之濃度。可藉由改變植入角度與旋轉角度而使本質基極層327與外質基極層316之雜質分布最佳化。又，本質基極層327與外質基極層316係暴露於相同之退火步驟。外質基極層316有如下可能性，即增強本質基極層327之硼之擴散，結果導致基極寬度擴大。
一般，基極寬度之擴大對於電流增益或高頻特性而言並不理想。又，存在如下可能性：藉由外質基極層316之元件分離氧化膜320中之離子散射，尤其是本質基極層327之底部之濃度會超過限度。為了決定該等離子植入之參數，必需將上述效果列入考慮。亦即，為了使基極底部之過剩摻雜為最小，離子植入315b之角度較為理想。
本質基極層327與外質基極層316之離子植入結束之後，將光阻325除去，對較薄之屏蔽氧化膜322進行蝕刻。由於較薄之屏蔽氧化膜322亦形成於CMOS之上，故而應對該蝕刻之時間進行管理，以不會將成長於CMOS之多晶矽閘極上之熱氧化膜除去。因此，較薄之屏蔽氧化膜322之蝕刻時間正好僅足以除去n-hill層之側面上之氧化膜。
由於n-hill層312之側面之氧化膜受到本質基極層327之離子植入，有時受到外質基極層316之離子植入，故而與未受到CMOS閘極上之離子植入之氧化膜相比，蝕刻速度變快。此與亦必需將n-hill層312之集極側之側面之較薄的屏蔽氧化膜除去之先前之HCBT相比，具有使與蝕刻時間相關之範圍增加之效果。
較薄之屏蔽氧化膜322係藉由沈積而形成，其蝕刻速度快於CMOS閘極上之熱氧化膜。因此，對較薄之屏蔽氧化膜322進行蝕刻之後，亦可毫無疑問地使熱氧化膜殘留於CMOS閘極上。
在除去較薄之屏蔽氧化膜322之後，於n-hill層312之側面露出矽表面。為了形成矽之終止層，對該表面實施退火處理。表面之處理例如係於氮環境下，以800度、20秒之快速熱退火(RTA)而實施。藉由實施了該處理之表面，可避免該表面於其後之多晶矽堆積時產生磊晶成長。又，於對多晶矽進行蝕刻時，該表面可具有作為n-hill層312之保護層之功能。
藉由表面之處理而形成之極薄氧化膜328可藉由腔室內之殘存之氧而成長於已露出之矽表面上，或者亦可藉由其他矽表面終止處理而形成。無論該氧化膜之化學性組成如何，該膜均作為HCBT製程中不可或缺之多晶矽蝕刻之擋止膜而發揮作用。然而，極薄氧化膜328之厚度必需足以使電流流動而不會增加電阻。
藉由上述退火處理，所離子植入之基極之摻雜劑會擴散，從而引起分布之再分布。
其次，如圖31(f)所示，堆積多晶矽膜329。多晶矽膜329係作為電晶體之射極而發揮作用，因此必需高濃度地進行摻雜。多晶矽膜329之高濃度之摻雜可藉由臨場摻雜製程而實現，亦即可藉由在堆積過程中進行摻雜而實現。臨場摻雜係最簡單之方法，但亦可利用離子植入或擴散等之其他方法來進行摻雜。
於該情形時，自均一性之方面考慮，臨場摻雜更佳，且可藉由後續之退火處理而使雜質均一地自射極朝基極擴散。進而，可對臨場摻雜之方法進行調整而使流程最佳化。亦即，可藉由使用無摻雜或低濃度摻雜之多晶矽來製作較淺之射極-基極接面，或者可將上部設為無摻雜多晶矽以加快堆積速度。
多晶矽膜329之膜厚係與回蝕後之剩餘之多晶矽膜之形狀有關。由於剩餘之多晶矽膜必需平坦，因此，應儘可能地使堆積後之多晶矽表面329平坦。由於多晶矽膜329之堆積為表面披覆性之製程，故而膜會填埋射極窗口319。多晶矽膜329越厚，則可獲得更平坦之表面。
圖31(f)表示多晶矽膜329堆積過程中之表面形狀之等高線330。將多晶矽堆積得較厚，藉此可減小表面之凹處331。該方法或許為實現平坦化之最簡單之方法，但亦可使用半導體製程中所眾所周知之其他方法。例如可使用CMP或將其他層埋入至凹處331並進行回蝕之方法。然而，用於將多晶矽膜堆積得較厚之步驟處理時間較長，因此不現實。又，CMP亦需要增加步驟數或需要對研磨結束進行控制之擋止膜。
於CMP之情形時，其擋止膜必需形成於CMOS閘極之上，或者形成於製程中之該時點所製得之其他構造物(電容器等)之上。於僅針對雙極電晶體之製程之情形時，或者於其他之BiCMOS積體化方法中，將STI氧化膜之表面活用作CMP擋止膜。
於堆積多晶矽之後，對多晶矽進行回蝕，獲得如圖31(g)所示之射極多晶矽區域332。由於外質基極層316與本質基極層327之區域已形成，故而與n-hill層312同樣地，必需於對多晶矽進行回蝕之期間加以保護。為了滿足該要求，使用TMAH蝕刻來對多晶矽進行蝕刻，該TMAH蝕刻之優點在於相對於氧化膜具有高選擇性。藉由堆積多晶矽膜329之前之處理而成長於n-hill層312表面之極薄氧化膜328，足以阻止氫氧化四甲基銨水溶液(TMAH)蝕刻，從而可完全地對n-hill層312進行保護。
為了實現上述目的，亦可使用其他具有結晶相關性之蝕刻劑(例如KOH，EDP(Ethylenedamine pyrocatochol)等)。一般亦可使用其他濕式蝕刻或乾式蝕刻等之多晶矽蝕刻。然而，TMAH係可滿足例如相對於氧化膜之多晶矽之高選擇性、或對於CMOS製程之適合性之要求，且完全適合於該製程之方法。
多晶矽之膜厚333決定射極之高度，且會對電晶體之電氣特性，例如集極電流或基極電阻、基極‧射極容量等造成影響，因此，必需控制多晶矽蝕刻之時間。利用了TMAH之多晶矽蝕刻之速度係可藉由TMAH水溶液之溫度與濃度而調節。
如圖31(f)與(g)所示，若僅進行堆積與回蝕，則多晶矽之表面完全不平坦，堆積後所產生之凹處331最終會作為凹處334而轉印至射極多晶矽區域332上。此時，必需注意不能在射極多晶矽區域332中產生孔。亦即，於經蝕刻之元件分離氧化膜320上殘留有射極多晶矽區域332，即便於射極多晶矽區域332之最薄之部分334，亦必需確保接觸。
TMAH之蝕刻速度取決於被蝕刻層之結晶面方位。多晶矽係由不同之面方位之結晶粒所構成，因此，TMAH回蝕後之多晶矽表面之凹凸顯著。為了使多晶矽表面之凹凸為最小，較理想的是結晶粒更小之多晶矽，可使用更接近於非晶質之膜。為此只要對多晶矽之堆積條件進行調整即可，例如，可列舉以更低之溫度來進行處理之方法等。
基本而言，只要對於多晶矽之回蝕已結束，則再無用於HCBT之追加步驟。只要使用CMOS製程，便可完成HCBT。因此，以下僅記述對HCBT產生影響之CMOS形成步驟。
通常，藉由下述之CMOS製程來形成閘極‧間隔件。堆積TEOS等之氧化膜，藉由各向異性蝕刻而對該氧化膜進行回蝕。間隔件335作為間隔件而殘留於CMOS閘極近旁。藉由該步驟之性質，如圖31(h)所示，同樣之間隔件335作為n-hill層312之間隔件而形成於多晶矽之上。其後，實施CMOS之源極/汲極離子植入336。nMOS之n+ 源極/汲極區域之離子植入336如圖31(i)所示，亦於HCBT之集極觸點區域337中進行。
使用掩模305所決定之光阻338之一端之位置係決定集極n+ 區域337與外質基極層316之間之距離，該距離對集極‧基極或集極‧射極間之耐受電壓等之電晶體特性產生影響。集極n+ 區域之另一端係由n-hill層312之側面所決定。
用以使CMOS之源極/汲極離子植入活性化之退火亦用於使HCBT區域之離子植入區域活性化。進而，該退火亦可用於擴散區域339及通常稱為驅入擴散之目的，其中該擴散區域339係自高濃度地摻雜之射極多晶矽區域332朝n-hill層312之側面擴散之雜質的擴散區域(參照圖31(j))。
電晶體之本質基極層327之摻雜分布係由上述步驟所決定。改變射極多晶矽區域332之雜質濃度，或者改變多晶矽之粒徑，藉此可對退火後之基極‧射極pn接面之深度進行調整。該等係由多晶矽堆積之條件所決定。
藉由下述之CMOS製程來形成矽化物。首先，堆積氧化膜340作為矽化物保護膜。藉由使用掩模306而使若干個CMOS開口，並藉由光阻341來保護若干個裝置或其區域。於HCBT中，藉由所表示之掩模之一部分306a來保護集極與Extr極薄氧化膜328，其他部分形成開口。圖31(j)表示該情形。殘留之氧化膜340防止集極n+ 區域337與外質基極層316電性短路。
如圖31(k)所示形成矽化物342，但該步驟係以半導體製程中眾所周知之標準方法而實施。
作為製程之後端步驟，藉由通常之方法來將氧化膜343積層，形成接觸孔344，將低電阻之膜埋入至該接觸孔344，形成配線層。圖31(l)表示最終之單多晶矽型矽型之HCBT以及接觸區域。
再者，於實施形態2中，考慮到圖31中所示之符號之視認性，僅於圖31(f)、(g)中圖示了極薄氧化膜328。然而，自圖31(f)之步驟以後至圖31(l)所示之步驟為止，極薄氧化膜328保持圖31(f)、(g)所示之狀態而殘留於n-hill層312之上表面以及側面。
圖32、圖33表示多晶矽集極且多晶矽射極(雙多晶矽型)之HCBT、及多晶矽射極且離子植入集極(單多晶矽型)之HCBT之集極電流(IC)及基極電流(IB)相對於基極‧射極電壓(VBE)的相關性(格梅爾繪圖)。
可知於雙多晶矽型、單多晶矽型之HCBT中，基極電流IB以及集極電流IC大致相同。上述圖表示：基極電流IB、集極電流IC均主要依賴於電晶體之本質基極層之分布，且此於雙多晶矽型與單多晶矽型中基本上大致相同。
無論是雙多晶矽型還是單多晶矽型，關於基極以及射極區域均係使用相同之掩模尺寸。單多晶矽型HCBT之集極為n+ 區域，因此具有更廣闊之n-hill層。
於圖32中，雙多晶矽型與單多晶矽型之HCBT表現出極為相似之輸出特性。集極‧射極間之耐受電壓(BVCEO)於兩個構造中亦大致相同。一般認為：兩個構造之HCBT之特性之微小差異係源於晶圓面內之分布。
圖34表示雙多晶矽HCBT與單多晶矽HCBT之截止頻率(fT)及最大振盪頻率(fmax)與集極電流(IC)之間的相關性。可知單多晶矽型HCBT表現出更高之fT以及fmax。該fT、fmax之提高之原因在於：單多晶矽型之有效之集極面積大於雙多晶矽型之有效之集極面積。於雙多晶矽型之情形時，n+ 多晶矽僅與n-hill層312之側面部分之一部分相接觸，而於單多晶矽型HCBT中，離子植入之n+ 區域擴大至n-hill層312之端之部分為止，藉此集極觸點區域增加。
此外，如上述之說明，於雙多晶矽型之情形時，集極n+ 多晶矽薄於射極n+ 多晶矽，此亦增大了與單多晶矽型之差。於單多晶矽型中，集極觸點區域更大，藉此集極電流更呈放射狀地流動。因此，集極‧基極接面上之集極電流密度變小。
若集極電流密度較小，則可抑制作為克而克效應而為人所知之基極擴大效果，從而基極變遷時間減少，fT提高。進而，於單多晶矽型中可減小集極電阻，但如圖34所示，該效果不太大。
作為結論，於單多晶矽型之HCBT中，可提高fT以及fmax而不會犧牲其他電晶體特性。即便以多種方式改變掩模尺寸或技術參數，亦能夠可靠地確認該fT以及fmax之提高。
(實驗例)
此外，本發明並不限於上述之構成。例如，可於圖31(c)之後追加圖35(a)。使用與外質基極離子植入相同之第2個HCBT掩模303，如圖35(a)所示，藉由離子植入324而形成稱為選擇性植入集極(Selevtively Implanted Collector，SIC)之n型之區域323。此時，CMOS部分係藉由光阻325而預先受到保護。SIC會提高n-hill層312之摻雜濃度，因此可有效地改善電晶體之高頻特性。
亦即，可消除十分明顯之耐受電壓之降低或集極-基極容量之增加，從而抑制基極擴大效果。SIC係於豎式之雙極電晶體中所一般使用之方法。然而並非不可或缺，無SIC之HCBT亦有用。作為SIC之離子植入324之典型性條件，可列舉以45度之植入角度，並按照250keV、1013 cm-2 之等級來植入磷之條件。
又，例如，亦可有代替圖31(k)而實施圖35(b)之製程。圖35(b)中，於間隔件335之上形成氧化膜之圖案。換言之，與在CMOS製程之閘極‧源極或閘極‧汲極間將矽化物分離同樣地，於n-hill層之側面上，藉由氧化膜間隔件而將n-hill層312之外質基極層327與射極多晶矽區域332分離。
於圖31(k)所示之製程之情形時，矽化物保護掩模係僅由圖30(b)之306a之部分所形成。然而，由於n-hill層之側壁之斜度小於90度，故而於各向異性蝕刻之後僅會殘留較薄之間隔件。若間隔件過薄，則存在如下可能性：矽化物導致本質基極層327短路，或者射極多晶矽區域332與外質基極層316過於接近而對電氣特性造成不良影響。
然而，若增加用以保護矽化物之氧化膜之膜厚，則即便利用各向異性之蝕刻來進行處理，亦會殘留間隔件。另一方面，如圖35(b)所示，若使用圖30所示之掩模之一部分306b來使氧化膜殘留於射極多晶矽區域332與外質基極層327之間，則能夠可靠地將兩者分離。於該情形時，矽化物阻隔掩模係由圖30所示之掩模306之306a與306b之部分所構成，但於CMOS製程中無需任何變更。然而，基極與射極之串聯電阻有變高之可能性。
(實施形態3)
進而，如圖31(g)中之說明所述，若射極多晶矽區域之一部分之膜厚變薄而產生孔，則其正上方之配線層無法充分地與該射極多晶矽區域接觸。然而，如圖36(a)所示，由於沿著n-hill集極層312與元件分離氧化膜320之形狀而堆積多晶矽329，故而於多晶矽329之表面上產生凹處331。藉由TMAH來對多晶矽進行回蝕後之形狀會追隨該凹處331之形狀，因此如圖36(b)所示，存在使回蝕後之多晶矽329'產生孔之可能性。
根據本發明，將稱為虛設閘極多晶矽706之多晶矽膜形成於元件分離氧化膜320之表面上，於其上堆積射極多晶矽510。藉此如圖36(c)所示，除去多晶矽膜329之凹處之影響。若對該多晶矽膜329進行回蝕，則如圖36(d)所示，可形成相對於n-hill層之側面為平坦之良好之多晶矽區域910。該元件分離氧化膜320上之虛設閘極多晶矽706可藉由與CMOS製程之閘極電極相同之步驟而形成。因此，無需大幅度地對製程進行變更即可執行。
圖37(1)～(3)係用以對使用有虛設閘極多晶矽706之實施形態3之製程進行說明的圖。再者，對圖37(1)～(3)中所示之構成中與圖31(1)、(2)中說明之構成相同之構成附上相同的符號，並省略一部分之說明。
如圖37(a)所示，於實施形態3中，進行HCBT之集極形成離子植入313而形成n-hill層312。繼而，實施外質基極離子植入315a，從而形成外質基極層316。
其次，於實施形態3中，在元件分離氧化膜320以及CMOS之n-hill層312上堆積未圖示之多晶矽膜，經圖案化而同時形成虛設閘極多晶矽706與CMOS電晶體之閘極電極902。
其次，如圖37(b)所示，藉由僅使n-hill區域312之一部分露出之光阻圖案之外質基極離子植入315a而形成外質基極區域316。
繼而，於實施形態3中，如圖37(c)所示，利用光阻317來覆蓋虛設閘極多晶矽706以及閘極電極902，於n-hill層312之側面上進行離子植入。其結果，圖37(d)所示之本質基極層327形成於n-hill層312之側面。
繼而，於實施形態3中，如圖37(e)所示，於HTBC以及MOS電晶體上堆積多晶矽329。繼而，如圖37(f)所示，對所堆積之多晶矽329進行回蝕而形成射極多晶矽區域910。其次，如圖37(g)所示，藉由離子植入336而形成集極觸點區域337與CMOS電晶體之源極/汲極。離子植入336之後，形成間隔件911，進而形成由C、B、E所示之配線層，從而成為圖37(h)所示之狀態。
其次，對因使用虛設閘極多晶矽706而對元件特性造成之影響加以說明。圖38係用以對射極多晶矽區域910進行說明之圖，該射極多晶矽區域910由使用有實施形態3之虛設閘極多晶矽之製程所形成，圖38(a)表示對成為射極多晶矽區域之多晶矽329進行回蝕之前的狀態。圖38(b)表示對圖38(a)中之多晶矽329進行回蝕之狀態，圖38(c)係圖38(b)中之部分C之放大圖。
如圖38所示，於實施形態3中，藉由導入虛設閘極多晶矽，與n-hill層312之側面接觸之部分之射極多晶矽區域910之形狀變得平坦，可使射極電極與外質基極層之間保持充分之距離。藉此，pn接面之漏流變小，因此基極電流IB變小，結果為電流放大率β(=IC/IB)變高。
又，圖39係為了與圖38進行比較而表示之圖，其用以對未使用虛設閘極多晶矽而形成射極多晶矽區域之製程進行說明。圖39(a)表示對成為射極多晶矽區域之多晶矽329進行回蝕之前之狀態。圖39(b)表示對圖39(a)中之多晶矽329進行回蝕之狀態，圖39(c)係圖39(b)中之部分C之放大圖。
於未使用虛設閘極多晶矽之情形時，射極多晶矽區域332成為被推至n-hill層312之側面上之形狀。實施形態3之射極擴散層係藉由來自射極多晶矽區域之磷之固相擴散而形成，因此，射極擴散層會擴大至n-hill層312之側面上部附近為止，其結果為於n-hill層312之側面之上部，射極擴散層與外質基極層相接近。
射極擴散層與外質基極層為n+ 與p+ ，因此形成雜質濃度高之pn接面。此種接面之漏流較大，而且該漏流與雙極動作無關。由於該漏流會電性地重疊於基極電流IB，因此外觀上之基極電流IB增加。其結果，作為雙極電晶體之重要特性之一之電流放大率β降低。
圖40係用以說明虛設閘極多晶矽對所製造之HCBT之特性造成之影響之程度的圖，且表示使用有虛設閘極多晶矽之HCBT與未使用虛設閘極多晶矽之HCBT之格梅爾繪圖。圖40之縱軸為基極電流(IB)以及集極電流(IC)，橫軸表示基極‧射極間之電壓(VBE)。又，實線表示使用虛設閘極多晶矽而製造之HCBT，虛線表示未使用虛設閘極多晶矽而製造之HCBT。
圖40表明在雙極電晶體之集極電流IC中，並未觀察到因虛設閘極多晶矽之有無而引起之顯著差異。然而，如上所述，使用有虛設閘極多晶矽之製程會抑制重疊於基極電流IB之漏流。因此可知：使用虛設閘極多晶矽而製造之雙極電晶體與未使用虛設閘極多晶矽之雙極電晶體相比，基極電流IB變小。
(實施形態4)
其次，對本發明之實施形態4加以說明。實施形態4之發明係考慮了以與n-hill層之側面相對向之方式，設置實施形態1～3中所說明之兩個本質基極層之情形，因此其目的在於改善此情形時之耐受電壓。
I理論
圖41(a)係表示雙射極之構造之圖。圖41(b)係表示用以與雙射極之構造進行比較之單射極之構造的圖。雙射極構造、單射極構造均具備Si基板411與n-hill層412。
n-hill層412形成於活性區域中。Si基板411之極性為p型，n-hill層412之極性為n型。單射極構造中，在n-hill層412之上表面上具有外質基極層416。進而，本質基極層427僅形成於側面之一方上。雙射極構造中，在與Si基板411相同之p型Si基板表面上具有n-hill層412，該n-hill層412持有兩個相對向之側面。
雙射極構造之空乏區域D1係朝箭頭A1之方向擴大至整個n-hill層412。另一方面，單射極構造之空乏區域D2係以圖41(b)中之箭頭A2所示之方式擴大。
將與圖42(a)中標記有符號452而表示之雙射極構造之晶圓表面平行的水平剖面圖表示為圖2(b)以及圖42(c)。雙射極構造之主要觀念在於使兩個本質電晶體(射極‧基極‧集極)彼此朝相對向之方向靠近。藉此，射極區域439與本質基極層427彼此形成於相反之側面，且於中央處與集極相連接。而且，相對於本質基極‧集極接面，在左右之位置配置有藉由低電阻之路徑而連接之集極觸點區域437。
中央之集極之電荷分配於兩個本質基極層427、外質基極層416以及Si基板411。可藉由對兩個本質基極層427間之距離即集極寬度453進行變更而控制電荷之分配量。於集極之電荷完全分配於兩個本質基極層427之情形時，集極完全空乏化，不存在足以維持與本質基極層‧集極間之接面正交之方向之電場的電荷。圖42(b)之平面447中之電位Φ(X)與電場F(X)表示於圖42(d)。
上述方向之最大電場產生於基極‧集極間之接面449a以及449b中，於集極完全空乏化之後，電場不會因施加電壓而增加。於已空乏化之集極450之中央處，準確地觀測到了空乏區域之電位之最大值，結果如圖42(d)所示，該方向之電場成為零電場。所施加之集極‧基極間之剩餘電壓左右分配至本質基極層‧集極間之接面，結果於漂移區域445之上部成為該方向之電場。
漂移區域之長度係由空乏區域端部448所定義，且可藉由掩模設計以及集極摻雜分布而受到控制。因此，將電子引導至電場，電流446朝電晶體之中央流動之後，改變為朝向集極觸點區域437之方向。又，藉由二維效果，載子侷限於衝擊離子化之概率較低之低電場之區域中。如此，可形成具有高耐受電壓之電晶體。進而，兩個相對向之電晶體之外質基極層416於其構造之頂部一體化，因此可縮小外質基極層416區域。
除了集極電荷之分割效果之外，外質基極層416-集極接面之區域變小，因此集極‧基極間之電容減少，從而使得該裝置適合於低電力且智慧電源之應用。本質基極層至集極觸點區域間之最大電場並非取決於施加電壓，而是取決於兩個基極間之距離453，因此，本質基極層受到靜電屏蔽，基極寬度調變充分地受到抑制，其結果為爾利電壓成為較高之值。藉由該效果，可於基極內抑制集極‧射極間之穿透之產生。此意味著可積極地縮小基極‧摻雜分布。
該構造不僅可形成於SOI晶圓上，而且可形成於塊狀矽晶圓上。於塊狀矽電晶體中，絕緣用之集極之極性形成為與pn接面之極性相反。接面部之電場會消耗用以維持n-hill層或n-hill層之下部之空乏化之集極電荷的一部分。必需對集極觸點區域之摻雜分布進行調整，使得集極於通常動作中完全空乏化。同樣地，可藉由對基板電極施加相反之電壓而使集極之下部空乏化。
於形成於SOI晶圓之電晶體中，埋入氧化物使集極自Si基板分離，因此集極自然地逐步侷限於兩個本質基極層之間。雙射極HCBT構造之製程與標準之雙極型/BiCMOS HCBT技術相比，為了形成n-hill層412之相反側之本質基極層427，必需追加僅一次之植入。集極電荷之分割效果係藉由掩模尺寸而受到控制。
在電晶體之形成過程中，無需追加至現有技術之微影步驟。此意味著雙射極HCBT可與標準之HCBT裝置合併而不會使製程變得更複雜。
II掩模
現對HCBT技術之雙射極構造加以說明。該構造亦可藉由其他技術而形成於塊狀晶圓或SOI晶圓上。可形成NPN型以及PNP型之兩方之雙極裝置。需要彼此相向且具有相反方位之兩個本質基極層‧集極間之接面、以及於中央部分一體化之集極。於該幾何學配置中，集極之電荷可為兩個本質基極層所共有。該構造適合於具有CMOS之積體化，但同樣亦可在僅雙極型之技術中實現。
CMOS製程之一部分對於BiCMOS技術之HCBT構造為必要者，於該情形時，必需僅用於形成雙極電晶體。與雙射極HCBT相關之本發明之說明係基於BiCMOS流程。雖對NPN型電晶體之流程進行了說明，但藉由顛倒電晶體區域之摻雜類型，可使用同樣之技術性概念來形成PNP型電晶體。圖43表示雙射極HCBT中所使用之典型性之一整套掩模。
可將HCBT裝入至掩模數更少之CMOS製程中，但對於將HCBT積體於CMOS之積體化而言，大致需要圖43所示之三個追加掩模(掩模402、403以及404a)。圖43(b)表示已存在於CMOS流程中且用於雙射極HCBT之掩模。圖43(c)表示於將多晶矽電極用於集極之情形時所使用之掩模。
III製造步驟
通常與形成p型之CMOS之Si基板411同樣地，對雙射極HCBT構造進行處理。於製程開始時形成標準之淺溝槽隔離(shallow trench isolation：STI)。成為集極觸點區域之HCBT之活性區域係形成於由STI所包圍之矽柱、n-hill層412之上，且藉由主動掩模401規定。
為了減小集極電阻，如圖43(a)所示，將形成集極觸點區域之主動掩模401之部分彎折出若干個角度。亦可如圖43(c)所示，直接使主動掩模401之端變得平坦。
形成STI之後，連續地進行CMOS之離子植入，實施用以防止穿透之離子植入、用以調整臨限值電壓之離子植入、以及其他井之離子植入。可將該等離子植入之若干個組合用於獲得HCBT之n-hill層(集極觸點區域)之摻雜分布。
於該情形時，可對n-hill層之離子植入用掩模402使用CMOS微影。更一般而言，可藉由與追加至CMOS製程不同之製程而對n-hill層進行離子植入，於所追加之製程中需要圖43(a)所示之離子植入掩模402。此為HCBT構造所必需之第1追加掩模。然而，於使用CMOS掩模之情形時，與使用有所追加之HCBT掩模之情形無關，掩模尺寸均相同。
n-hill層之離子植入之結果為可獲得最適合於HCBT之動作之n-hill層之摻雜分布。為了獲得較理想之n-hill層之分布，亦可將複數個離子植入步驟加以組合。
HCBT集極之離子植入413a如圖44(a)所示。於CMOS處理步驟中之井離子植入之後，將光阻414除去，並實施高溫退火，該高溫退火對矽結晶構造進行修復，並電性地使所離子植入之離子物種活性化。HCBT之n-hill層412之離子植入係於CMOS井之離子植入之前或之後執行，因此，CMOS製程之處理步驟中之退火步驟同樣可使n-hill層之結晶恢復，並使摻雜劑活性化。
井離子植入之後，於通常之CMOS流程中形成閘極堆疊，接著進行源極/汲極延伸區域之離子植入。在CMOS處理步驟之該方面，必需將第2微影掩模403應用於HCBT構造。
該第2微影掩模403使用於獲得p型外質基極層416之基極離子植入415a中。於該離子植入步驟中，晶片之CMOS部分如圖44(b)、44(c)所示，由光阻417所覆蓋。光阻417延伸至主動掩模401上，如圖44(c)所示，活性區域之左右之部分受到光阻417之保護。
集極‧n+ 接觸區域離子植入於受到保護之部分，至外質基極層為止之距離決定基極‧集極、集極‧射極間之耐受電壓。於CMOS形成步驟中，在離子植入之後，藉由高溫退火而對源極/汲極延伸區域進行處理。該步驟可使用於使外質基極層之結晶恢復並使離子物種活性化之退火中。
然而，亦可藉由追加之退火步驟而另外對所離子植入之外質基極層416進行退火。其原因在於：源極/汲極區域於該時點尚未經離子植入，因此不會對CMOS特性造成顯著之影響。於CMOS源極/汲極延伸區域之退火後，需要元件分離氧化膜之蝕刻掩模404a作為第3追加掩模，如圖44(d)所示，藉由光阻418來覆蓋整個CMOS構造，HCBT之射極窗口419露出。
可於製程之該時點，對集極區域423執行追加之集極離子植入413b，但該離子植入413b對於電晶體之動作而言並非不可或缺，亦可不執行該離子植入413b。若實施該離子植入，則於由圖44(d)、圖44(e)所示之掩模所決定之區域中，可獲得更高之集極植入密度。
藉由此種方法來改善電晶體之高頻性能，進而使基極‧集極接面之電場分布變得一致。如圖44(f)所示，僅以由該掩模決定之時間而對元件分離氧化膜420進行蝕刻。為此可使用濕式或乾式蝕刻。蝕刻時間之設定係取決於使n-hill層412之側面421以何種程度露出。於集極中使用多晶矽之情形時，亦可藉由對元件分離氧化膜420進行蝕刻而決定集極之接觸區域。
於該情形時，為了決定集極多晶矽區域，必需使用圖43(c)所示之元件分離蝕刻掩模圖案404b。於元件分離之蝕刻後，堆積較薄之屏蔽氧化膜422。
其次，使用第2 HCBT掩模403，如圖44(g)所示，以朝兩個相反方向傾斜之角度，實施本質基極層412之離子植入426a、426b。於n-hill層412之側面上獲得p型本質基極層427。本質基極離子植入之後，由圖42(b)所示之平面451所定義之剖面係作為於活性區域之側面上投影有本質基極層427之形狀而表示於圖44(h)。本質基極層427之離子植入426a、426b係於圖44(h)所示之平面之內外進行。
相對向之側面之本質基極層427之離子植入，係為了獲得雙射極HCBT構造而對基本之HCBT構造追加之唯一的步驟。因此，可利用同樣之製程而同時製造兩方之HCBT。
元件分離之蝕刻中所使用之元件分離掩模404a之HCBT微影如圖43(c)所示，為了使與n-hill層接觸之氧化膜變得極薄，可形成為相對於活性區域之掩模401傾斜。如此，植入於基極之離子可經由在射極窗口之周邊階段性地分布之較薄之氧化膜而部分地進入。該方法可使射極周邊之基極摻雜物之濃度上升，最終可防止集極‧射極間之穿透。進而，對於高耐受電壓化之改善而言，較理想的是以在橫方向上變得更長之方式擴張漂移區域445。
本質基極層427之離子植入後，必需除去光阻425，並對較薄之屏蔽氧化膜422進行蝕刻。對較薄之屏蔽氧化膜422進行蝕刻之後，n-hill層412之側壁之矽表面露出。為了形成極薄氧化膜428，藉由熱退火而對該表面進行處理。
藉由該處理，於堆積多晶矽之期間，可避免多晶矽之磊晶化，於對多晶矽進行蝕刻之期間，發揮作為n-hill層412之表面保護膜之作用。其次，如圖44(i)所示，堆積多晶矽層429。堆積之後，對多晶矽進行回蝕，從而獲得用作射極電極之射極多晶矽區域432(圖44(j))。於藉由多晶矽而製作集極觸點之情形時，亦同樣地形成集極多晶矽。
為了減少射極多晶矽區域432之凹處434，可使用不同之平坦化技術。例如，如圖43(b)所示，可藉由虛設閘極掩模408而使用形成於射極側壁附近之CMOS虛設閘極。此係與上述實施形態3相同之方法。
氫氧化四甲基銨水溶液(TMAH)蝕刻由於具有相對於氧化物之高選擇性，故而可用於對多晶矽進行回蝕。在堆積前之表面處理時成長於n-hill層表面之較薄之氧化膜428，可充分地停止TMAH蝕刻並完全對n-hill層進行保護。基本上，若多晶矽之TMAH回蝕結束，則活性之電晶體之高度433(圖44(j))已固定，HCBT所需之追加製程結束。其後，使用CMOS製程步驟來完成HCBT構造。
因此，說明對HCBT構造產生影響之CMOS步驟。通常，由下述之CMOS製程模組來形成閘極之間隔件。為此堆積氧化膜，繼而，藉由各向異性之處理而進行回蝕。氧化膜之間隔件435殘留於CMOS閘極之側壁上。於該處理之性質方面，如圖44(k)所示，同樣之間隔件435形成於n-hill層412之側壁上之射極多晶矽區域432。
其後，於CMOS構造上執行源極/汲極之離子植入。nMOS電晶體之n+ 源極/汲極區域之離子植入436如圖44(l)所示，可用於HCBT構造之高濃度地植入之n+ 集極觸點區域437。於該情形時，由於在集極中未使用多晶矽，故而無需圖43(c)所示之元件分離氧化膜之蝕刻掩模404b。
由n+ 離子植入掩模405所決定之光阻438之端之位置係決定n+ 集極與外質基極層之距離，但該距離會對如集極‧基極間或集極‧射極間之耐受電壓之電晶體特性產生影響。而且，該距離決定圖42(c)所示之漂移區域445，該漂移區域445決定集極‧射極間之電壓降。藉由改變上述距離，漂移區域445之長度發生改變，可與對fT及fmax產生影響之集極‧基極間之空乏區域之變遷時間同樣地，對集極‧射極間之耐受電壓進行調整。
集極n+ 區域之他方之端部係藉由n-hill層之側壁而決定。於經由多晶矽來連接集極之情形時，外質基極層與集極多晶矽之間之距離係決定對於電晶體性能而言較為重要之漂移區域。
用以使CMOS之源極/汲極之離子植入活性化之退火，亦可用以使HCBT之離子植入之區域活性化。又，上述退火亦可用於使來自射極多晶矽區域432之摻雜劑擴散之目的，其中該射極多晶矽區域432係接觸並形成於n-hill層412之側壁且摻雜有n型摻雜劑。該擴散通常稱為驅入擴散。如此，於p型基極區域427之中形成射極n+ 區域439(表示於圖44(m))。
本質基極層427之摻雜分布係藉由如上所述之製程而形成。由圖42(b)所示之平面451所定義之橫剖面與所形成之射極n+ 區域439一併表示於圖44(n)。
由下述之CMOS製程模組來形成矽化物。首先，堆積用作矽化物保護膜之氧化膜440。其次，藉由使用矽化物阻隔掩模而開口形成若干個CMOS部，若干個元件或區域受到光阻441之保護。
於HCBT構造中，集極觸點區域437與外質基極層416之間之氧化膜440之一部分必定會受到圖43(b)所示之矽化物化阻隔掩模406a、406b的保護，但如圖44(n)所示，將構造之其他部分打開。剩餘之氧化膜440防止集極觸點區域437與外質基極層416之間之電性短路。
矽化物442如圖44(o)以及圖44(p)所示，係藉由半導體產業中作為矽化物化之方法而眾所周知之標準方法所形成。n-hill層412之外質基極層416以及射極多晶矽區域432如圖44(o)所示，係藉由n-hill層412側面之間隔件435而分離。於該情形時，矽化物保護掩模僅由一部分406a所形成。
另一方面，藉由使用矽化物保護掩模之一部分406b，可利用殘留於該一部分406b之氧化膜而將射極多晶矽區域432與外質基極層416分離。於該情形時，矽化物保護掩模係由一部分406a、406b所構成。
於製程之後端步驟中，堆積氧化膜443，對接觸孔444進行蝕刻，進而藉由低電阻之金屬(metal)來填充上述接觸孔444，藉由標準之方法而實施金屬化。最終之雙射極HCBT構造如圖44(q)所示為一層金屬。由圖42(b)之平面451規定之剖面所表示之最終之元件構造係表示於圖44(r)。
多晶矽之集極觸點之構造之剖面係表示於圖44(s)。n-hill層412上表面之尺寸係由圖44(q)中之符號490所表示，490之尺寸(活性區域寬度)例如為0.5μm。進而，n-hill層412上表面之尺寸係由圖44(r)中之符號491所表示，491之尺寸例如為2.0μm。
IV電氣特性
針對雙射極HCBT構造以及單射極HCBT構造，將基極電流(IB)以及集極電流(IC)之基極‧射極間電壓(VBE)之相關性表示於圖45。此亦稱為格梅爾繪圖。圖46表示雙射極HCBT構造以及單射極HCBT構造之共通之輸出特性。
共射極時之耐受電壓(BVCEO)於雙射極構造中得到大幅改善。兩方之電晶體係使用同樣之一整套掩模以及同樣之製程之參數而形成。可藉由利用雙射極形狀來提高BVCEO，此可藉由微影掩模之設計而實現。
圖47表示雙射極及單射極HCBT構造之最大振盪頻率(fmax)、截止頻率(fT)、及集極電流(IC)之關係。可知：在fT以及fmax為較低值時，雙射極HCBT以更低之IC獲得峰值。其原因在於，在集極觸點區域中，電流密度增加。流入至基極‧集極間之空乏區域之電流藉由電場而引導向中央部分，其後引導向集極觸點區域方向。藉此，集極之中央部分之集極電流密度上升，如圖47所示，於集極電流為較低值時，基極寬度開始擴大(即，克爾克效應)。又，電子必定會在已擴大之空乏區域內移動，因此，結果導致相關聯之時間常數上升。藉由對射極寬度進行變更，可減小電流密度以及基極‧集極間空乏區域移動時間此兩者。
此外，上述之雙極電晶體可由與CMOS電晶體相同之Si基板所形成。圖48係積體於顯示基板之雙極電晶體與CMOS電晶體之圖。於圖48之CMOS電晶體中，符號480表示CMOS電晶體之源極擴散層，符號481表示汲極擴散層。
進而，尤其是符號482表示CMOS電晶體之閘極電極，符號483表示間隔件。間隔件483係與雙極電晶體之間隔件435一併形成。
(實驗例)
上述各製程之具體條件如下所示。圖44(1)、(2)所示之離子植入法之條件如下所示。
外質基極層(圖44(b)、416)
約5×1019 -5×1020 cm-3
本質基極層(圖44(g)、427)
約1×1018 -5×1018 cm-3
集極(n-hill層)(圖44(a)、412)
約1×1016 -5×1017 cm-3
外質基極層之雜質濃度以及集極之雜質濃度之比率為10：1至10000：1之間。
離子植入條件
外質基極層植入(415a)
雜質：BF2 +
摻雜濃度：1.5×1015 cm-2
能量：18keV
本質基極層植入(426a、426b)
雜質：BF2 +
摻雜濃度：5.0×1013 cm-2
能量：30keV
傾斜：30度
集極植入(413a)
雜質：P+
摻雜濃度：3.0×1012 cm-2
能量：220keV
摻雜濃度：2.0×1012 cm-2
能量：110keV
摻雜濃度：5.0×1011 cm-2
能量：30keV
追加之集極植入(413b)
雜質：P+
摻雜濃度：5.0×1012 cm-2
能量：110keV
於本實驗例中，在如上所述之條件以及n-hill層之寬度(活性區域寬度)不足500奈米之條件下，可形成具有完全空乏化之n-hill層之半導體元件。
1、311、411‧‧‧Si基板
6、320、420、707‧‧‧淺溝槽隔離(元件分離氧化膜)
11、312、412‧‧‧n-hill層
20、316、416‧‧‧外質基極層
23、327、427‧‧‧本質基極層
24、328、428‧‧‧極薄氧化膜
30、329、429‧‧‧多晶矽
32a、32b、335、435‧‧‧間隔件
35、439‧‧‧射極擴散層
36‧‧‧集極擴散層
41、442‧‧‧矽化物
50、344、444‧‧‧接觸孔
301、401‧‧‧主動掩模
302、402‧‧‧n-hill離子植入掩模
303、403‧‧‧基極掩模
304、404a、404b‧‧‧元件分離氧化膜蝕刻掩模
305、405‧‧‧n+離子植入掩模
306a、306b、406a、406b‧‧‧矽化物化阻隔掩模
307、407‧‧‧觸點掩模
313、413a‧‧‧集極之離子植入
315a、415a‧‧‧外質基極離子植入
319‧‧‧射極窗口
321、421‧‧‧n-hill層側面
324、413b‧‧‧追加集極(SIC)之離子植入
326、426a、426b‧‧‧本質基極離子植入
328‧‧‧電晶體側面之活性區域
331、434‧‧‧凹處
332、910、432‧‧‧射極多晶矽
337、437‧‧‧集極觸點區域
408‧‧‧用於對多晶矽之平坦化進行 改良之多晶矽掩模
706‧‧‧虛設閘極多晶矽
708‧‧‧P基板
709‧‧‧極薄氧化膜
圖1係本發明之實施形態1之半導體裝置之頂視圖，且係用以對混載有橫向雙極電晶體與CMOS電晶體之狀態進行說明的圖；
圖2(a)、(b)係用以對本發明之實施形態1之半導體裝置之構成進行說明的剖面圖；
圖3(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖4(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖5(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖6(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖7(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖8(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖9(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖10(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖11(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖12(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖13(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖14(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖15(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖16(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖17(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖18(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖19(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖20(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖21(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖22(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖23(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖24(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖25(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖26(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖27(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖28(a)、(b)係用以對本發明之實施形態1之半導體裝置之製造方法進行說明的圖；
圖29(a)、(b)係用以對由本發明之實施形態1之半導體裝置之製造方法所製造的半導體裝置之特性進行說明之圖表；
圖30(a)、(b)係用以對本發明之實施形態2之半導體裝置之製造方法中所使用的掩模進行說明之圖；
圖31(a)～(l)係本發明之實施形態2之HCBT之流程圖；
圖32係將本發明之實施形態2之雙多晶矽型矽型之HCBT的格梅爾繪圖與單多晶矽型矽型之HCBT進行比較而表示之圖；
圖33係將本發明之實施形態2之雙多晶矽型矽型之HCBT的輸出特性與單多晶矽型矽型之HCBT進行比較而表示之圖；
圖34係將本發明之實施形態2之雙多晶矽型矽型之HCBT的截止頻率(fT)及最大振盪頻率(fmax)之集極電流(IC)相關性、與單多晶矽型矽型之HCBT進行比較而表示的圖；
圖35(a)、(b)係用以對本發明之實施形態2之製程之應用例進行說明的圖；
圖36(a)～(d)係用以對本發明之實施形態3之虛設閘極多晶矽進行說明的圖；
圖37(a)~(h)係用以對圖36中所說明之虛設閘極多晶矽之流程進行說明的圖；圖38(a)~(c)係用以對本發明之實施形態3之虛設閘極多晶矽之效果進行說明的圖；圖39(a)~(c)係為了與使用有圖38所示之虛設閘極多晶矽之製程進行比較，而對未使用虛設閘極多晶矽之製程進行說明的圖；圖40係將由使用有本發明之實施形態3之虛設閘極多晶矽之製程所形成的HCBT之格梅爾繪圖、與由未使用虛設閘極多晶矽之製程所形成之HCBT進行比較而表示的圖；圖41(a)、(b)係將本發明之實施形態4之雙射極構造之HCBT與單射極構造之HCBT進行比較而表示的圖；圖42(a)係本發明之實施形態4之雙射極HCBT構造之剖面圖，圖42(b)係沿著圖42(a)中所示之平面52之剖面圖，圖42(c)係用以對圖42(b)所示之剖面中之空乏層或電場進行說明的圖，圖42(d)係表示圖42(b)之電位以及電場之圖；圖43(a)~(c)係用以對本發明之實施形態4之HCBT製程中所使用之微影掩模進行說明的圖；圖44(a)~(s)係用以對本發明之實施形態4之HCBT之流程進行說明的圖；圖45係將本發明之實施形態4之雙射極構造之HCBT的格梅爾繪圖與單多晶矽型射極構造之HCBT進行比較而表示的圖； 圖46係將本發明之實施形態4之雙射極構造之HCBT的輸出特性與單多晶矽型射極構造之HCBT進行比較而表示之圖；圖47係將本發明之實施形態4之雙射極構造之HCBT的截止頻率(fT)及最大振盪頻率(fmax)之集極電流(IC)相關性、與單射極構造之HCBT進行比較而表示的圖；圖48係將本發明之實施形態4之HCBT與CMOS電晶體積體於同一基板而成之圖；圖49係作為本發明之先前技術之專利文獻中所揭示之HCBT的剖面圖；圖50(a)~(f)係用以對先前技術之問題點進行說明之圖；及圖51係表示先前技術中之活性區域受到蝕刻之狀態之模式圖。
1．．．Si基板
6．．．元件分離氧化膜
10．．．井層
11．．．n-hill層
12．．．閘極氧化膜
13．．．閘極電極
20．．．外質基極層
21．．．開放區域
23．．．本質基極層
24．．．極薄氧化膜
31A．．．射極電極
31B．．．集極電極
34．．．雜質層
35．．．射極擴散層
36．．．集極擴散層
50．．．接觸孔
51、B、C、E．．．配線層
60．．．HCBT區域
70．．．CMOS區域
100．．．HCBT
200．．．CMOS電晶體
D．．．汲極電極
S．．．源極電極

Claims (6)

  1. 一種半導體裝置，其特徵在於：其係混載有橫向雙極電晶體與CMOS電晶體，且上述橫向雙極電晶體包含：開放區域，其係開口於包圍活性區域之元件分離氧化膜；多晶矽膜，其係形成於上述開放區域上；及保護膜，其係覆蓋藉由於上述元件分離氧化膜上將開放區域開口而露出之上述活性區域周面之至少一部分；上述多晶矽膜具有使上述活性區域自上述多晶矽膜露出之厚度，上述保護膜係於上述多晶矽膜被蝕刻至上述厚度時，防止上述活性區域受到蝕刻之膜。
  2. 一種半導體裝置，其特徵在於：其係混載有橫向雙極電晶體與CMOS電晶體，且上述橫向雙極電晶體包含：開放區域，其係開口於包圍活性區域之元件分離氧化膜；多晶矽膜，其係形成於上述開放區域上；保護膜，其係覆蓋藉由於上述元件分離氧化膜上將開放區域開口而露出之上述活性區域周面之至少一部分；集極擴散層，其係形成於活性區域；及集極電極，其係直接與上述集極擴散層區域相連 接；上述多晶矽膜具有使上述活性區域自上述多晶矽膜露出之厚度，上述保護膜係於上述多晶矽膜被蝕刻至上述厚度時，防止上述活性區域受到蝕刻之膜。
  3. 一種半導體裝置之製造方法，其特徵在於：該半導體裝置係混載有橫向雙極電晶體與CMOS電晶體，其製造方法係包含以下步驟：於將上述CMOS電晶體之閘極電極作為掩模並植入雜質之至少1次之離子植入步驟之後，形成用以將上述橫向雙極電晶體之活性區域之基極區域朝外部連接之外質基極(Extrinsic Base)區域；除去包圍上述活性區域之元件分離氧化膜之特定部分而於上述活性區域之周圍形成開放區域；於藉由形成上述開放區域而露出之上述活性區域之側面且一部分與上述外質基極(Extrinsic Base)區域重合之區域進行離子植入而形成上述橫向雙極電晶體之本質基極(Intrinsic Base)區域；於上述活性區域之表面形成保護膜之保護膜形成步驟，該保護膜係於後步驟之蝕刻時保護上述活性區域；於包含在上述保護膜形成步驟中形成上述保護膜後之上述活性區域及上述開放區域之區域中，形成含有雜質之多晶矽膜；將上述多晶矽膜以特定厚度進行蝕刻之多晶矽蝕刻步驟；及 自上述多晶矽蝕刻步驟之蝕刻中所殘留之上述含有雜質之多晶矽膜，使雜質固相擴散而形成射極擴散層區域、集極擴散層區域。
  4. 如請求項3之半導體裝置之製造方法，其中上述保護膜為氧化膜，該氧化膜具有於上述多晶矽蝕刻步驟中防止上述橫向雙極電晶體之活性區域受到蝕刻之厚度。
  5. 一種半導體裝置之製造方法，其特徵在於：該半導體裝置係混載有橫向雙極電晶體與CMOS電晶體，其製造方法係包含以下步驟：於將上述CMOS電晶體之閘極電極作為掩模並植入雜質之至少1次之導電層形成步驟之後，形成用以將上述橫向雙極電晶體之活性區域之基極區域朝外部連接之外質基極(Extrinsic Base)區域；除去包圍上述活性區域之元件分離氧化膜之特定部分而於上述活性區域之周圍形成開放區域；於藉由形成上述開放區域而露出之上述活性區域之側面且一部分與上述外質基極(Extrinsic Base)區域重合之區域進行離子植入而形成上述橫向雙極電晶體之本質基極(Intrinsic Base)區域；於上述活性區域之表面形成保護膜之保護膜形成步驟，該保護膜係於後步驟之蝕刻時保護上述活性區域；於包含在上述保護膜形成步驟中形成有上述保護膜之上述活性區域及上述開放區域之區域中，形成含有雜質 之多晶矽膜；將上述多晶矽膜以特定厚度進行蝕刻之多晶矽蝕刻步驟；自上述多晶矽蝕刻步驟之蝕刻中所殘留之上述含有雜質之多晶矽膜，使雜質固相擴散而形成射極擴散層區域；於活性區域形成集極擴散層；及形成直接與上述集極擴散層區域相連接之電極。
  6. 如請求項5之半導體裝置之製造方法，其中上述保護膜係氧化膜，該氧化膜具有於上述多晶矽蝕刻步驟中防止上述橫向雙極電晶體之活性區域受到蝕刻之厚度。
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