JPH01241167A - 半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバイポーラ・トランジスタに係り、特に高速で
高集積な横形（ラテラル）バイポーラの構造に関する。

〔従来の技術〕

従来のバイポーラ形半導体装置は、たとえば特開昭５６
−１５５６．および、第２図に示されているように、ト
ランジスタ素子が半導体表面に対し垂直に形成されたも
のが主流であった。ここではこれを縦形バイポーラと呼
ぶ１表面に対し平行に形成されたいわゆる横形バイポー
ラもあるが、縦形バイポーラに比べて性能が劣る。横形
バイポーラの例は、たとえばグレイ及びメイヤ（Ｐ、Ｒ
，Ｇｒａｙ　ａｎｄＲ，Ｇ、Ｍｅｙｅｒ）の書いたアナ
ログ・インチグレイティド・サーキット（ウィリー出版
）　　（ＡｎａｌｏｇＩｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃ
ｕｉｔｓ；Ｖｉｌｅｙ）Ｐ２Ｏ３に示されている。

〔発明が解決しようとする１ｌｌｉ） 第２図に示す如き縦形バイポーラトランジスタにおいて
は、コレクタ・基板間の寄生容量により高速性が阻害さ
れる、コレクタ面積が必然的に大きいため低集積度であ
るなどの問題があった。

一方、第３図に示す如き従来の横形バイポーラでは、ベ
ース幅の制御が難しいなどの理由で縦形バ、イポーラに
比べて性能が著しく劣っていた。この様な横形バイポー
ラの低性能については、−射的な教科書たとえば前記の
アナログ・インチグレイティド・サーキットＰ１０５〜
Ｐ１０９において論じられている。高集積化もまた困難
な事情は縦形と同様であった。

本発明の目的は、上記問題点を解決した、高速・高集積
な横形バイポーラ・トランジスタの新構造およびその製
造方法を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために本発明では、半導体基板に溝
を堀り込み、その溝の側壁から、ベース領域及びエミッ
タ領域を形成して横形バイポーラを作る。また、他の素
子との配線を上記溝内で行なうことにより、さらに高集
積化をはかる。

〔作用〕

上記横形バイポーラは、基板に接するコレクタ領域を小
さくできるので、容量が小さく高速である。また、他の
素子との絶縁領域の上に電極を設けることが可能なので
高集積化が容易である。しかし、ベース領域、エミッタ
領域は拡散または斜めイオン打ち込みにより制御性良く
形成できるので高性能である。さらに、他の素子との配
線も上記溝内で行なえば、電極形成に起因する余分な領
域をより低減することができるので、さらに高集積化す
ることができる。

〔実施例〕

以下１本発明の詳細な説明する。ここではｎｐｎバイポ
ーラトランジスタの場合を述べるが、ｐｎｐバイポーラ
の場合も同様である。

第１図（ａ）（ｂ）は１本発明の一実施例の半導体装置
の平面図及び断面図である。溝にはさまれたｎ領域をコ
レクタＣＯとし、溝側壁から形成されたｐｌａ、ｎｆｆ
をそれぞれベース領域（Ｂ）、エミッタ領域（Ｅ）とす
る横形バイポーラが形成されている。また、Ｅに対向す
るもう一方の溝側壁には、上記ｃｏより高濃度のｎ領域
Ｃが設けられている。Ｅ、Ｂ、Ｃはそれぞれ多結晶電極
ＥＰ。

ＢＰ、ＣＰにより引き出される。さらに、ＥＰ。

ＢＰ、ＣＰはそれぞれ電極Ｆ、Ｃ，ＢＣ，ＣＣによりシ
リコン表面に取り出されている。横形バイポーラはｐ型
シリコン基板ＳＵＢ、絶縁層ＩＳ１〜ＩＳ４により他の
素子と電気的に絶縁されている。

本実施例の特長を、第４図を用いて従来の縦形バイポー
ラと比較しながら説明する。第４図（ａ）は従来の縦形
バイポーラの断面を示す模式図、第４図（ｂ）は本発明
の横形バイポーラの断面を示す模式図である０本実施例
の特長は。

■他の素子との絶縁領域ＩＳ２の上に電極を設けること
が可能なので、高集積化に適している。

■コレクタ面積・基板ＳＵＢ間の面積が小さく。

したがって容量が小さいので、高速である。

■エミッタ引き出し部ＥＰとベース引き出し部ＢＰとの
間隔が絶縁ＩＩ　８４の膜厚で制御性よく決まるので、
ベース抵抗及びベース面積を小さくでき、したがって高
性能である。

■ベース領域Ｂに対向してコレクタ引き出し部ＣＰが溝
側壁に設けられている。したがって、第４図（ａ）にお
ける高濃度ｎ型埋込み層Ｃ１により抵抗がなく、高性能
である。

また、次に述べる本発明の半導体装置の製造プロセスに
従えば、本実施例は次の特長も有する。

■エピタキシャル技術が不要である。したがって、電界
効果トランジスタなど他の素子を同じシリコン基板上に
形成することが比較的容易である。

■ベース領域Ｂを溝側からの拡散または斜めイオン打ち
込みにより形成するので、制御性が良い。

■エミッタ領域Ｅ、ベース領域Ｂの短辺方向の長さは溝
深さ方向のエツチングで決まる。したがって、短辺長さ
は光学的なりソグラフイ技術の制約を受けず小さくでき
るので、エミッタ容量。

ベース容量が小さくなり高速化が可能である。

第５図〜第７図及び第８図（ｂ）〜第１２図は、第１図
の半導体装置の製造プロセスを示す工程断面図、第８図
（、）は平面図である。

まず、第５図に示すように、Ｐ型シリコン基板ＳＵＢ上
にｎ型つェル層ＣＯをたとえば拡散により形成する。後
の第８図（ａ）で示すように。

ＣＯは帯状である。

次に、第６図に示すように、たとえば二酸化シリコン基
板上に窒化シリコンＮを形成した絶縁層をマスクとして
、異方性エツチング技術を用いて溝をＭを設ける。Ｍは
ＳＵＢに達する深さとする。

引き続き、第７図に示すように、二酸化シリコンをたい
積した後これをエツチングして、Ｍの底部に絶縁層ＩＳ
２を形成する。ＩＳ２はすべてが絶縁層である必要はな
く、５ｔＪＢ、Ｇｏに接する面及び上面が絶縁層であれ
ば、中心部が多結晶シリコンなどの導電層であっても良
い。

次に第８図（ａ）〜（ｃ）に示すように、少なくとも溝
側壁に露出したＳＵＢを覆うように、絶縁層ＩＳ３を形
成する。第８図（ａ）は平面図。

同図（ｂ）（ｃ）はそれぞれ同図（ａ）中の（Ａ）及び
（Ｂ）で示す線に沿った断面図である。ＩＳ３の形成法
は、電界効果トランジスタのゲート側壁に形成するスペ
ーサと同様で良い、また、ＬＯＧＯ５形成法を用いても
よい。

次に第９図に示す様に、マスクとなるレジストＲ８を用
いて溝Ｍの片側の底部にｎ型多結晶シリコンを堆積した
後、ＩＳ２と同様な方法で溝の側壁にｎ型多結晶シリコ
ンＣＰを形成する。ただし、ＣＰは２回で形成する必要
はなく、溝の片側を埋めて１回で形成してもよい。この
後の熱処理過程で高濃度ｎ領域Ｃがｃｐがらの拡散によ
り形成される。ただし、ＣはＣ−を形成する前に、斜め
方向からのイオン打ち込み、又は熱拡散法により形成し
てもよい。これは、後に形成するエミッタＥ、ベースＢ
についても同様である。ＣＰはＣＶＤ法等により５ｉ０
２等の絶縁層ＩＳ４で被覆する。

なお、本プロセスでは、この時点で窒化シリコンＮを削
除した。

引き続き、第１０図に示す様に、ｃｐに対向する溝Ｍの
側壁に、拡散または斜め方向からのイオン打ち込みによ
りｐ型ベース領域Ｂを形成する。

引き続き、同じ溝の底部にｐ型多結晶シリコンＢＰを堆
積する。この後の熱処理過程で高濃度ｐ領域ＢＢがＢＰ
からの拡散により形成される。

ＢＰはＣＶＤ法等により５ｉＯｚ等の絶縁層ＩＳ４で被
覆する。

次に、第１１図に示す様に、Ｒ，Ｐ及びＣＰ上のＩＳ４
に開孔部を設けた後、低抵抗材料、例えば、多結晶シリ
コン、シリサイドなどを堆積する。この後、この低抵抗
材料を５ｉＯｚ等の絶縁層で被覆する。ただし、第１１
図の工程は省略してもよい。

引き続き、第１２図に示す様に、ｎ型多結晶シリコンＥ
Ｐを堆積し、ＥＰからの拡散によりｎ型エミッタ領域Ｅ
を形成する。

最後に、全体に絶縁層ＩＳ４を堆積した後、−部に電極
引き出し用開孔部を設けることにより。

第１図に示す本実施例の素子構造が完成する。

本発明の他の実施例を第１３図〜第２２図に示す。

本発明の別の実施例の半導体装置の平面図を第１３図に
示す。また、第１３図中の（Ａ）及び（Ｂ）に沿った断
面図をそれぞれ第１５図（ａ）及び（ｂ）に示す。本実
施例の特長は、ベース領域Ｂに対するコンタクトをエミ
ッタＥと同じ溝の側壁で横に並べて設けたことにある。

ＥＰ及びＢＰの形成順序は問わないが、エミッタ面積は
バイポーラの速度を決める重要なパラメータの一つなの
で、エミッタ面積が設計値からずれないためには、ＥＰ
を先に形成した方がよい、ＥＰを形成した後、これを絶
縁層で被覆した後、自己整合でＢＰを形成する。

第１４図は本発明の別の実施例を示す平面図である。本
実施例は、第１３図と同様にＢに対するコンタクトをＥ
と同じ溝の側壁で設けているが、ＢＰはＥＰを包むよう
に両側に設けた。

本発明の別の実施例の半導体装置の断面図を第１６図に
示す１本実施例の特長は、ベース領域Ｂに対するコンタ
クトを半導体表面で設けたことにある。ＢＢ及びＢＣは
最後の製造プロセスにおいて電極引き出し用開孔部を設
けた後に形成する。

本発明の別の実施例の半導体装置の平面図を第１７図に
示す、また、第１７図中の（Ａ）及び（Ｂ）に沿った断
面図をそれぞれ第１８図（ａ）及び（ｂ）に示す、第１
図及び第１３図〜第１６図の実施例では、溝が平行に形
成されていた。本実施例では、ＣＯを島状に形成する。

Ｅ、ＥＰ。

Ｂ、ＢＰはこの島を囲むように設けられる。

本実施例の製造プロセスは、第５図〜第７図までは第１
の実施例と同様である。続いて溝側壁よりベース領域Ｂ
を形成する。この時、第１の実施例の場合と異なりマス
クを用いる必要はない。次にＢＰ、Ｅ、ＥＰを順次形成
する。引き続き島の中心に穴を設け、穴の側壁にＣを形
成した後。

ＣＣを設ければ、第１７図及び第１８図に示す実施例の
素子構造が完成する。もちろん、穴の形成は、島の形成
と同時でもよい。

本発明の別の実施例の半導体装置の平面図及び（Ａ）に
沿った断面図を第１９図（、）及び（ｂ）に示す０本実
施例の特長は、二本の溝にはさまれたｎ領域ｃｏに２つ
の対向したコレクタ共通の横形バイポーラを形成するこ
とにある。

本実施例の製造プロセスは、第５図〜第８図までは第１
の実施例の場合と同様である。引き続き。

溝側壁よりベース領域Ｂ１及びＢ２を形成する。

この時、第１の実施例の場合と異なり、マスクを用いる
必要はない。次にＢＰＩ及びＢＰ２．Ｅｌ及びＢ２．Ｅ
ＰＩ及びＥＰ２を順次形成する。引き続きＢ１４と８２
との間に別の溝を設け、その側壁にＣを形成した後、Ｃ
Ｃを設ければ、第１９図（ａ　）（ｂ　）に示すように
、コレクタＣを共通とする２つのバイポーラ素子構造が
完成する。

第１８図及び第１９図に示した実施例においては、コレ
クタＣを、穴または溝の側壁に形成する必要はなく、半
導体表面から深く拡散させて形成してもよい。

前述の通り、本発明の横形バイポーラは高集積化に適し
ている１本発明の高集積化の限界は、電極の大きさ及び
電極間距離で決まっている。そこで、高集積化をさらに
進めるためには、電極を半導体表面に取り出すことなく
、他の素子との配線を溝内で行なうのがよい。これを第
２０図、免２１図により説明する。

第２０図（ａ）〜（ｃ）は２つの第１３図に示したバイ
ポーラトランジスタのエミッタＥ１及びＢ２の間の接続
を溝内で行なった実施例である。

第、２０図（ａ）は回路図、（ｂ）は平面図、（ｃ）は
（ｂ）中の（Ａ）に沿った断面図である。ＥｌとＢ２と
の接続を溝に埋込んだ低抵抗材料ＥＰで行なうことによ
り、集積度が向上している。

第２１図（ａ）（ｂ）は第１３図に示したバイポーラを
、２つ、フリップフロップ形に配線した本発明の実施例
である。第２１図（ａ）は回路図。

（ｂ）は平面図である。２つのバイポーラのコレクタＣ
Ｐ・ベースＢＰ間の接続が溝内で成されている。

以上、２つの実施例で示したように、他の素子との配線
を溝内で行なえば、簡単な接続方法で高集積化を達成す
ることができる。同じバイポーラの素子間、たとえばエ
ミッタとベースとの接続が必要な場合も、溝内での接続
が高集積化に対し有効であることは言うまでもない。こ
のように、溝内で行なった配線は、適当な位置で表面に
取り出す。その取り出し方法の例を第２２図（ａ）（ｂ
）、第２３図（ａ）（ｂ）及び第２４図（ａ）（ｂ）（
ｃ）に示す。

第２２図（ａ）（ｂ）は第２０図ＥＰのように、配線が
溝内に埋め込まれている場合を示す断面図である。配線
を表面に取り出すには、（、）のように絶縁層ＩＳＩに
開口部を開けた後にＡｌ１を形成するか、（ｂ）のよう
に直接ＡＱを埋め込めばよい。

第２３図（ａ）（ｂ）及び第２４図（ｂ）は第２０図Ｃ
Ｐのように、配線が溝側壁に沿って形成された場合を示
す断面図、また第２４図（ａ）（Ｑ）は平面図である。

第２３図（ａ）に示すように。

あらかじめ絶縁層重ＳＩを厚めに形成し、溝側壁に配線
１を形成した後、ＩＳＩを一定の厚さだけエツチングで
除けば、配線を表面に取り出すことができる。あるいは
第２３図（ｂ）のように、溝底部に配線を引き出し、開
口部を設けて八〇と接続してもよい。

第２４図（ａ）（ｂ）（０）は配線とは異なる方向の溝
を利用して、配線を表面に取り出した例である。第２４
図（ａ）中の（Ａ）に沿った断面図を（ｂ）に示す、ま
た、（Ｑ）は溝幅を狭くして、配線形成にこの溝が埋ま
るようにした例である。

以上の様にして、溝内の配線を適当な位置で表面に取り
出すことができる。

〔発明の効果〕

以上説明した如く、本発明によれば、縦形バイポーラと
少なくとも同等の特性を有し、かつ縦形バイポーラ以上
に高集積化できる横形バイポーラが提供され、これによ
り高速、高集積な半導体装置が可能となる。

【図面の簡単な説明】

第１図（ａ）は本発明の一実施例であるバイポーラトラ
ンジスタの平面図、（ｂ）はその断面図。 第２図は従来の縦形バイポーラトランジスタの断面図、
第３図は従来の横形バイポーラトランジスタの断面図、
第４図（、）は縦形バイポーラ１−ランジスタの模式図
、（ｂ）は本発明の横形バイポーラトランジスタ模式図
、第５図〜第１２図は本発明の半導体装置を製造する方
法の一例を示す工程図、第１３．１４，１７．１９　（
ａ）、２０（ｂ）。 ２１　（ｂ）、２４　（ａ）及び（ｃ）図は本発明の他
の実施例を示す平面図、第１５　（ａ）、（ｂ）。 １６．１８　（ａ）（ｂ）、１９（ｂ）、２０　（ｏ）
。 ２２　（ａ）（ｂ）　＝　２３　（ａ）（ｂ）　、　２
４（ｂ）、図は本発明の他の実施例を示す断面図、第２
０図（ａ）図及び第２１　（ａ）図は本発明の実施例に
対応する回路図である。 Ｅ・・・ｎ型拡散層（エミッタ）、Ｂ、ＢＰ・・・ｎ型
拡散層（ベース）、Ｃ・・・ｎ型拡散層（コレクタ）。 ＣＯ・・・ｎ型ウェル層（コレクタ）、ＳＵＢ・・・ｐ
型基板、ＥＰ、ＣＰ・・・ｎ型多結晶シリコン、ＢＰ・
・・Ｐ型多結晶シリコン、ＥＣ，ＢＣ，ＣＧ・・・ＡＱ
電極、ＩＳＩ〜ＩＳ４・・・二酸化シリコン（絶縁層）
、Ｎ・・・窒化シリコン、Ｃ１・・・ｎ型エピタキシャ
ル層、ＢＯ・・・ｐウェル層、Ｍ・・・溝。なお、Ｅ、
Ｂ、Ｃ。 茅Ｚ閉 等３図 ｈＬ、５Ｃ，ＣＣ’ｌ：　ｙ！ １５２．４　　、晩隊冴 募！ｆ目 竿　３　図 ＜ａ＞ （Ｓ） ↓ （す 茅　２　図 芽ｌρ回 芥１４　ｆｆｉ −Ｏ 莫　ｌは １（βう ｃ″り 庫Ｚ１図 （αン 芽　ス又区 （え）（り 茅ｚ４−凹

Claims (1)

1. 【特許請求の範囲】 １、第１導電型シリコン基板内に堀り込まれた少なくと
   も２つの溝にはさまれた領域に、第１の第２導電型領域
   が形成され、該第２導電型領域内に上記溝の少なくとも
   一側面から第１導電型領域が形成され、該第１導電型領
   域内に上記の溝の少なくとも一側面から第２の第２導電
   型領域が形成され、上記第１導電型領域をベース領域と
   し、上記第１及び第２の第２導電型領域のいずれかをコ
   レクタ領域もう一方をエミッタ領域とするバイポーラ・
   トランジスタが構成され、上記第２の第２導電型領域が
   上記溝側面において低抵抗材料と接していることを特徴
   とする半導体装置。 ２、上記基板に設けられた導電型領域と、該導電型領域
   と同一導電型または反対導電型の上記基板に設けられた
   導電型領域とを、上記基板に堀り込んだ溝内で配線する
   低抵抗材料を有することを特徴とする、特許請求の範囲
   第１項記載の半導体装置。 ３、第１導電型シリコン基板内に堀り込まれた少なくと
   も２つの溝に挾まれた領域に、第１の第２導電型領域が
   形成され、該第２導電型領域内に上記溝の少なくとも一
   側面から第１導電型領域が形成され、該第１導電型領域
   に上記溝の少なくとも一側面から第２の第２導電型領域
   が形成され、上記第１導電型領域をベース領域とし、上
   記第１および第２の第２導電型領域のいずれかをコレク
   タ領域、もう一方をエミッタ領域とするバイポーラトラ
   ンジスタが構成され、上記第２の第２導電型領域が上記
   溝側面において低抵抗材料と接している半導体装置と製
   造方法において、上記第１導電型領域と、溝側壁からの
   第１導電型不純物の拡散またはイオン打ち込みにより形
   成することを特徴とする半導体装置の製造方法。