JPH0666275B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0666275B2 JPH0666275B2 JP62166316A JP16631687A JPH0666275B2 JP H0666275 B2 JPH0666275 B2 JP H0666275B2 JP 62166316 A JP62166316 A JP 62166316A JP 16631687 A JP16631687 A JP 16631687A JP H0666275 B2 JPH0666275 B2 JP H0666275B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- single crystal
- oxide film
- layer
- silicon substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特にエピタキシ
ャル成長に関する。
ャル成長に関する。
従来、選択的エピタキシャル成長法という技術がある。
単結晶シリコン層と酸化膜層が表面に露出していると
き、単結晶シリコンの表面にのみ、単結晶シリコンをエ
ピタキシャル成長させるという技術である。このとき酸
化膜層の表面に単結晶シリコンは成長しないし、もちろ
ん多結晶シリコンも成長しない。
単結晶シリコン層と酸化膜層が表面に露出していると
き、単結晶シリコンの表面にのみ、単結晶シリコンをエ
ピタキシャル成長させるという技術である。このとき酸
化膜層の表面に単結晶シリコンは成長しないし、もちろ
ん多結晶シリコンも成長しない。
第３図に示すような構造を持つ半導体装置について説明
する。シリコン基板４の上に単結晶シリコン層５と第１
酸化膜1bがあり、第１酸化膜1bの上に多結晶シリコン２
があり、多結晶シリコン２の上に第２酸化膜1aがある。
する。シリコン基板４の上に単結晶シリコン層５と第１
酸化膜1bがあり、第１酸化膜1bの上に多結晶シリコン２
があり、多結晶シリコン２の上に第２酸化膜1aがある。
次にこの単結晶シリコン５に不純物を拡散してバイポー
ラトランジスタを形成した場合を第４図に示す。下から
コレクタ領域10とベース領域９とエミッタ領域８となっ
ている。ただし、多結晶シリコン層２はベース電極とし
て用いるため、ベース領域９と接触し、エミッタ領域８
とコレクタ領域10に接触してはならない。この半導体装
置においては、ベース領域９とエミッタ領域８とコレク
タ領域10を同じ面積で形成できる。これによりバイポー
ラトランジスタの寄生容量を減らすことができる。ま
た、シリコン基板の表面にコレクタ領域10と同じ導電型
で高不純物濃度の層を延在させ、表面からこの層に達す
る溝を形成し、この溝を導電物質で埋めることにより装
置の表面からコレクタ領域10との接続をとることができ
る。
ラトランジスタを形成した場合を第４図に示す。下から
コレクタ領域10とベース領域９とエミッタ領域８となっ
ている。ただし、多結晶シリコン層２はベース電極とし
て用いるため、ベース領域９と接触し、エミッタ領域８
とコレクタ領域10に接触してはならない。この半導体装
置においては、ベース領域９とエミッタ領域８とコレク
タ領域10を同じ面積で形成できる。これによりバイポー
ラトランジスタの寄生容量を減らすことができる。ま
た、シリコン基板の表面にコレクタ領域10と同じ導電型
で高不純物濃度の層を延在させ、表面からこの層に達す
る溝を形成し、この溝を導電物質で埋めることにより装
置の表面からコレクタ領域10との接続をとることができ
る。
次に第３図に示す構造を前述した選択エピタキシャル成
長法を利用して製造する従来の製造方法の１つについて
第２図を用いて説明する。シリコン基板４の主表面上に
第１酸化膜1bを形成する。そして、その上に多結晶シリ
コン２を形成する。さらにその上に第２酸化膜1aを形成
する（第２図(a)）。次に、第２酸化膜1aと多結晶シリ
コン２と第１酸化膜1bを順にエッチングして穴を開け
る。（第２図(b)）。そして、先に述べた選択的エピタ
キシャル成長法により、この穴の開いた部分に単結晶シ
リコン６を形成する（第２図(c)）。
長法を利用して製造する従来の製造方法の１つについて
第２図を用いて説明する。シリコン基板４の主表面上に
第１酸化膜1bを形成する。そして、その上に多結晶シリ
コン２を形成する。さらにその上に第２酸化膜1aを形成
する（第２図(a)）。次に、第２酸化膜1aと多結晶シリ
コン２と第１酸化膜1bを順にエッチングして穴を開け
る。（第２図(b)）。そして、先に述べた選択的エピタ
キシャル成長法により、この穴の開いた部分に単結晶シ
リコン６を形成する（第２図(c)）。
上述した従来の製造方法を用いて単結晶シリコンをエピ
タキシャル成長させるとき、シリコン基板４の表面には
単結晶シリコンが成長するが同時にエッチングにより露
出た多結晶シリコン７の表面には、結晶粒（グレイン）
の集合体が成長する。グレインの集合体とは、エピタキ
シャル成長の工程において、多結晶シリコンの表面から
成長するグレインの総体のことである。この結果、第２
図(c)に示すように多結晶シリコン７の領域ができてし
まう。
タキシャル成長させるとき、シリコン基板４の表面には
単結晶シリコンが成長するが同時にエッチングにより露
出た多結晶シリコン７の表面には、結晶粒（グレイン）
の集合体が成長する。グレインの集合体とは、エピタキ
シャル成長の工程において、多結晶シリコンの表面から
成長するグレインの総体のことである。この結果、第２
図(c)に示すように多結晶シリコン７の領域ができてし
まう。
従来技術の項で説明したように単結晶シリコン６に不純
物を拡散してバイポーラトランジスタを形成した場合、
単結晶シリコン６の領域の他に多結晶シリコン７の領域
にもエミッタ領域とベース領域が形成される。このよう
な構造では多結晶シリコン７の領域で不純物半導体のエ
ネルギーバンドが乱れ、バイポーラトランジスタは正常
な動作ができない。
物を拡散してバイポーラトランジスタを形成した場合、
単結晶シリコン６の領域の他に多結晶シリコン７の領域
にもエミッタ領域とベース領域が形成される。このよう
な構造では多結晶シリコン７の領域で不純物半導体のエ
ネルギーバンドが乱れ、バイポーラトランジスタは正常
な動作ができない。
本発明の半導体装置の製造方法は、半導体基板の一主面
にその側面が第１の絶縁膜、アモルファス導電層、第２
の絶縁膜の積層体で構成され、その底部には半導体基板
の一主面が露出した溝を形成する工程と、選択エピタキ
シャル成長法によりこの溝内に単結晶半導体層を形成す
る工程とを有している。
にその側面が第１の絶縁膜、アモルファス導電層、第２
の絶縁膜の積層体で構成され、その底部には半導体基板
の一主面が露出した溝を形成する工程と、選択エピタキ
シャル成長法によりこの溝内に単結晶半導体層を形成す
る工程とを有している。
第１図(a)，(b)は本発明の一実施例の縦断面図である。
シリコン基板４の表面上に膜厚5000Åの第１酸化膜1bを
形成する。次に例えば550℃の基体温度で通常の減圧CVD
法により、この第１酸化膜1b上にアモルファスシリコン
３を1000Å成長させる。次に膜厚2000Åの第２酸化膜1a
を形成する。これら３層を上から順にエッチングして穴
を開ける（第１図(a)）。その直後にシリコン基板表面
に単結晶シリコン５を選択的にエピタキシャル成長させ
る（第１図(b)）。このエピタキシャル成長の工程にお
いて、アモルファスシリコン３の表面ではグレインが発
生しにくい。そのため、シリコン基板４の表面に成長さ
せる単結晶シリコン５には多結晶シリコンの領域がほと
んできない。
シリコン基板４の表面上に膜厚5000Åの第１酸化膜1bを
形成する。次に例えば550℃の基体温度で通常の減圧CVD
法により、この第１酸化膜1b上にアモルファスシリコン
３を1000Å成長させる。次に膜厚2000Åの第２酸化膜1a
を形成する。これら３層を上から順にエッチングして穴
を開ける（第１図(a)）。その直後にシリコン基板表面
に単結晶シリコン５を選択的にエピタキシャル成長させ
る（第１図(b)）。このエピタキシャル成長の工程にお
いて、アモルファスシリコン３の表面ではグレインが発
生しにくい。そのため、シリコン基板４の表面に成長さ
せる単結晶シリコン５には多結晶シリコンの領域がほと
んできない。
次に本発明の他の実施例を説明する。シリコン基板４の
表面に膜厚5000Åの酸化膜1bを形成する。次に膜厚1000
Åの多結晶シリコン（ポリシリコン）を成長させる。こ
のポリシリコンを高ドーズ量でイオン注入することによ
りアモルファス化させる。そして、膜厚2000Åの第２酸
化膜を形成する。その後の工程は前述した一実施例と同
様に行う。エピタキシャル成長の工程において、アモル
ファスシリコン膜３の表面ではグレインが発生しにく
い。そのため、シリコン基板４の表面に成長させる単結
晶シリコン５に多結晶シリコンの領域がほとんどできな
い。
表面に膜厚5000Åの酸化膜1bを形成する。次に膜厚1000
Åの多結晶シリコン（ポリシリコン）を成長させる。こ
のポリシリコンを高ドーズ量でイオン注入することによ
りアモルファス化させる。そして、膜厚2000Åの第２酸
化膜を形成する。その後の工程は前述した一実施例と同
様に行う。エピタキシャル成長の工程において、アモル
ファスシリコン膜３の表面ではグレインが発生しにく
い。そのため、シリコン基板４の表面に成長させる単結
晶シリコン５に多結晶シリコンの領域がほとんどできな
い。
単結晶シリコンをエピタキシャル成長させる工程におい
て、アモルファスシリコン表面にはグレインが成長しに
くいという性質がある。本発明はこの性質を用い、酸化
膜の間にアモルファスシリコンを配置することにより、
アモルファスシリコン表面からのグレインの成長を抑え
ることができる。そのため、例えば従来技術の項で述べ
たように単結晶シリコンを選択的にエピタキシャル成長
させた部分にバイポーラトランジスタを形成した場合、
リークを生じず正しい動作をさせることができる。
て、アモルファスシリコン表面にはグレインが成長しに
くいという性質がある。本発明はこの性質を用い、酸化
膜の間にアモルファスシリコンを配置することにより、
アモルファスシリコン表面からのグレインの成長を抑え
ることができる。そのため、例えば従来技術の項で述べ
たように単結晶シリコンを選択的にエピタキシャル成長
させた部分にバイポーラトランジスタを形成した場合、
リークを生じず正しい動作をさせることができる。
第１図(a)，(b)は本発明の一実施例の縦断面図、第２図
(a)〜(c)は従来技術による製造方法説明するための縦断
面図。第３図，第４図は本発明を適用する半導体装置の
縦断面図である。 1a……第２酸化膜、1b……第１酸化膜、２……多結晶シ
リコン、３……アモルファスシリコン、４……シリコン
基板、５……単結晶シリコン、６……単結晶シリコン、
７……多結晶シリコン。
(a)〜(c)は従来技術による製造方法説明するための縦断
面図。第３図，第４図は本発明を適用する半導体装置の
縦断面図である。 1a……第２酸化膜、1b……第１酸化膜、２……多結晶シ
リコン、３……アモルファスシリコン、４……シリコン
基板、５……単結晶シリコン、６……単結晶シリコン、
７……多結晶シリコン。
Claims (1)
- 【請求項１】シリコン基板上に選択的に形成された単結
晶シリコン層内に回路素子を設ける半導体装置の製造方
法において、前記シリコン基板上に第１の酸化膜、アモ
ルファスシリコン膜及び第２の酸化膜をこの順に積層
し、この積層体の一部を除去し前記シリコン基板表面を
露出せしめ、しかる後この露出されたシリコン基板上で
前記積層体が除去された部分に選択的に単結晶シリコン
層を形成し、この単結晶シリコン層内に素子領域を形成
し、その素子領域の一部の導電路として前記アモルファ
スシリコン膜が使用できるように電気的接触をとること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62166316A JPH0666275B2 (ja) | 1987-07-02 | 1987-07-02 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62166316A JPH0666275B2 (ja) | 1987-07-02 | 1987-07-02 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6410620A JPS6410620A (en) | 1989-01-13 |
| JPH0666275B2 true JPH0666275B2 (ja) | 1994-08-24 |
Family
ID=15829090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62166316A Expired - Fee Related JPH0666275B2 (ja) | 1987-07-02 | 1987-07-02 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666275B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8741332B2 (en) | 2004-06-07 | 2014-06-03 | Nuvo Research Inc. | Compositions and methods for dermally treating neuropathic pain |
| US8741333B2 (en) | 2004-06-07 | 2014-06-03 | Nuvo Research Inc. | Compositions and methods for treating dermatitis or psoriasis |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61220418A (ja) * | 1985-03-27 | 1986-09-30 | Fujitsu Ltd | 半導体装置の製造方法 |
-
1987
- 1987-07-02 JP JP62166316A patent/JPH0666275B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6410620A (en) | 1989-01-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5496745A (en) | Method for making bipolar transistor having an enhanced trench isolation | |
| JPH04106932A (ja) | バイポーラトランジスタの製造方法 | |
| JPS5937867B2 (ja) | 半導体装置およびその製造方法 | |
| JPH05206151A (ja) | 半導体装置 | |
| JPH06334030A (ja) | 半導体装置及びその製造方法 | |
| JPS6252963A (ja) | バイポ−ラトランジスタの製造方法 | |
| JPH0666275B2 (ja) | 半導体装置の製造方法 | |
| JPS6095969A (ja) | 半導体集積回路の製造方法 | |
| JPS61172346A (ja) | 半導体集積回路装置 | |
| JP3209443B2 (ja) | バイポーラトランジスタの製造方法 | |
| JPS5828731B2 (ja) | ゼツエンキバンジヨウヘノ シリコンソウサクセイホウホウ | |
| JPS5834943A (ja) | 半導体装置の製造方法 | |
| JPH0669430A (ja) | 半導体装置の製造方法 | |
| JPH0646640B2 (ja) | シリコン薄膜トランジスタおよびシリコン薄膜トランジスタの製造方法 | |
| JPS58110074A (ja) | 半導体装置およびその製造方法 | |
| JP2524079B2 (ja) | 上向構造型バイポ―ラトランジスタ及びその製造方法 | |
| JPH03203333A (ja) | 半導体装置及びその製法 | |
| JPH0575171B2 (ja) | ||
| JPH06291132A (ja) | バイポーラトランジスタ及びその製造方法 | |
| JPS63152170A (ja) | 半導体装置の製造方法 | |
| JPS6017928A (ja) | 相補形誘電体分離基板の製造方法 | |
| JPH0228267B2 (ja) | ||
| JPS61139063A (ja) | 半導体装置およびその製造方法 | |
| JPH06224310A (ja) | 半導体装置の製造方法 | |
| JPH0653310A (ja) | 半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |