JPH0669430A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0669430A JPH0669430A JP21934792A JP21934792A JPH0669430A JP H0669430 A JPH0669430 A JP H0669430A JP 21934792 A JP21934792 A JP 21934792A JP 21934792 A JP21934792 A JP 21934792A JP H0669430 A JPH0669430 A JP H0669430A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は、特にＳＯＩ基板上に異なる種類の半
導体素子を形成する方法に関し、超薄膜ＭＯＳトランジ
スタと縦型高速バイポーラトランジスタを同一ＳＯＩ基
板上に形成することができる半導体装置の製造方法を提
供することを目的とする。 【構成】ＳＯＩ基板２に対してＬＯＣＯＳ膜１０を形成
して素子分離を行い、ＭＯＳトランジスタ形成領域１３
に単結晶シリコン層１２を形成し、バイポーラトランジ
スタ形成領域１５に単結晶シリコン層１４を形成する。
ＣＶＤ酸化膜１６を全面に堆積後、バイポーラトランジ
スタ形成領域１５の単結晶シリコン層１４を露出させる
（図１（ｂ））。シリコンを選択エピタキシャル成長さ
せ、単結晶シリコン層１４上に単結晶シリコン層１８を
形成する（図１（ｃ））ように構成する。
導体素子を形成する方法に関し、超薄膜ＭＯＳトランジ
スタと縦型高速バイポーラトランジスタを同一ＳＯＩ基
板上に形成することができる半導体装置の製造方法を提
供することを目的とする。 【構成】ＳＯＩ基板２に対してＬＯＣＯＳ膜１０を形成
して素子分離を行い、ＭＯＳトランジスタ形成領域１３
に単結晶シリコン層１２を形成し、バイポーラトランジ
スタ形成領域１５に単結晶シリコン層１４を形成する。
ＣＶＤ酸化膜１６を全面に堆積後、バイポーラトランジ
スタ形成領域１５の単結晶シリコン層１４を露出させる
（図１（ｂ））。シリコンを選択エピタキシャル成長さ
せ、単結晶シリコン層１４上に単結晶シリコン層１８を
形成する（図１（ｃ））ように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係り、特にＳＯＩ基板上に異なる種類の半導体素子を
形成する方法に関する。
に係り、特にＳＯＩ基板上に異なる種類の半導体素子を
形成する方法に関する。
【０００２】
【従来の技術】近年、完全な素子分離を行うことがで
き、寄生容量の低減等を図ることができることから、絶
縁膜上に単結晶半導体層を形成したＳＯＩ基板上に半導
体素子を形成するようになってきた。さらに、集積回路
の高性能化高密度化に伴い、超薄膜のＭＯＳ（Ｍｅｔａ
ｌＯｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジ
スタと縦型高速バイポーラトランジスタを同一ＳＯＩ基
板上に形成することが試みられている。
き、寄生容量の低減等を図ることができることから、絶
縁膜上に単結晶半導体層を形成したＳＯＩ基板上に半導
体素子を形成するようになってきた。さらに、集積回路
の高性能化高密度化に伴い、超薄膜のＭＯＳ（Ｍｅｔａ
ｌＯｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジ
スタと縦型高速バイポーラトランジスタを同一ＳＯＩ基
板上に形成することが試みられている。
【０００３】
【発明が解決しようとする課題】薄膜ＭＯＳトランジス
タの高性能化のためには、動作半導体層となるＳＯＩ基
板の単結晶半導体層の厚さを０．１μｍ以下の超薄膜に
する必要があり、一方、縦型高速バイポーラトランジス
タを形成するにはＳＯＩ基板の動作半導体層の厚さは最
低限でも１μｍ必要であり、通常は３〜５μｍの厚さを
必要としている。ＳＯＩ基板の単結晶半導体層の厚さは
ＭＯＳトランジスタの特性に影響を与え、その厚さは極
力薄くすることが望ましい。逆に、ＭＯＳトランジスタ
に要求される薄さの単結晶半導体層にバイポーラトラン
ジスタを形成することは困難である。
タの高性能化のためには、動作半導体層となるＳＯＩ基
板の単結晶半導体層の厚さを０．１μｍ以下の超薄膜に
する必要があり、一方、縦型高速バイポーラトランジス
タを形成するにはＳＯＩ基板の動作半導体層の厚さは最
低限でも１μｍ必要であり、通常は３〜５μｍの厚さを
必要としている。ＳＯＩ基板の単結晶半導体層の厚さは
ＭＯＳトランジスタの特性に影響を与え、その厚さは極
力薄くすることが望ましい。逆に、ＭＯＳトランジスタ
に要求される薄さの単結晶半導体層にバイポーラトラン
ジスタを形成することは困難である。
【０００４】従って、ＭＯＳトランジスタの高性能化に
必要な超薄膜ＳＯＩ基板上に縦型構造の高速バイポーラ
トランジスタを形成することは困難であるという問題が
生じている。本発明の目的は、超薄膜ＭＩＳトランジス
タと縦型高速バイポーラトランジスタを同一ＳＯＩ基板
上に形成することができる半導体装置の製造方法を提供
することにある。
必要な超薄膜ＳＯＩ基板上に縦型構造の高速バイポーラ
トランジスタを形成することは困難であるという問題が
生じている。本発明の目的は、超薄膜ＭＩＳトランジス
タと縦型高速バイポーラトランジスタを同一ＳＯＩ基板
上に形成することができる半導体装置の製造方法を提供
することにある。
【０００５】
【課題を解決するための手段】上記目的は、ＭＩＳトラ
ンジスタの動作半導体層を形成できる厚さの単結晶半導
体層を有するＳＯＩ基板上に、ＭＩＳトランジスタを形
成する領域であるＭＩＳトランジスタ形成領域とバイポ
ーラトランジスタを形成する領域であるバイポーラトラ
ンジスタ形成領域を画定する第１の工程と、全面に酸化
膜を堆積してから、前記バイポーラトランジスタ形成領
域の前記酸化膜を除去して前記バイポーラトランジスタ
形成領域の前記単結晶半導体層を露出させる第２の工程
と、露出した前記バイポーラトランジスタ形成領域の前
記単結晶半導体層上にさらに単結晶半導体層を成長させ
て、前記バイポーラトランジスタの動作半導体層を形成
できる厚さのバイポーラトランジスタ形成用単結晶半導
体層を形成する第３の工程と、前記ＭＩＳトランジスタ
形成領域の前記酸化膜を除去して前記ＭＩＳトランジス
タ形成領域の前記単結晶半導体層を露出させる第４の工
程と、前記ＭＩＳトランジスタ形成領域に前記ＭＩＳト
ランジスタを形成し、前記バイポーラトランジスタ形成
領域に前記バイポーラトランジスタを形成する第５の工
程とを有することを特徴とする半導体装置の製造方法に
よって達成される。
ンジスタの動作半導体層を形成できる厚さの単結晶半導
体層を有するＳＯＩ基板上に、ＭＩＳトランジスタを形
成する領域であるＭＩＳトランジスタ形成領域とバイポ
ーラトランジスタを形成する領域であるバイポーラトラ
ンジスタ形成領域を画定する第１の工程と、全面に酸化
膜を堆積してから、前記バイポーラトランジスタ形成領
域の前記酸化膜を除去して前記バイポーラトランジスタ
形成領域の前記単結晶半導体層を露出させる第２の工程
と、露出した前記バイポーラトランジスタ形成領域の前
記単結晶半導体層上にさらに単結晶半導体層を成長させ
て、前記バイポーラトランジスタの動作半導体層を形成
できる厚さのバイポーラトランジスタ形成用単結晶半導
体層を形成する第３の工程と、前記ＭＩＳトランジスタ
形成領域の前記酸化膜を除去して前記ＭＩＳトランジス
タ形成領域の前記単結晶半導体層を露出させる第４の工
程と、前記ＭＩＳトランジスタ形成領域に前記ＭＩＳト
ランジスタを形成し、前記バイポーラトランジスタ形成
領域に前記バイポーラトランジスタを形成する第５の工
程とを有することを特徴とする半導体装置の製造方法に
よって達成される。
【０００６】
【作用】本発明によれば、形成する半導体素子に応じ
て、半導体素子の動作半導体層として機能するＳＯＩ基
板の単結晶半導体層の厚さを変化させることができるの
で、超薄膜ＭＩＳトランジスタと縦型高速バイポーラト
ランジスタを同一ＳＯＩ基板上に形成することができ、
また、安定した特性を有する超薄膜ＭＩＳトランジスタ
を形成することができる。
て、半導体素子の動作半導体層として機能するＳＯＩ基
板の単結晶半導体層の厚さを変化させることができるの
で、超薄膜ＭＩＳトランジスタと縦型高速バイポーラト
ランジスタを同一ＳＯＩ基板上に形成することができ、
また、安定した特性を有する超薄膜ＭＩＳトランジスタ
を形成することができる。
【０００７】
【実施例】本発明の第１の実施例による半導体装置の製
造方法を図１及び図２を用いて説明する。本実施例によ
る半導体装置の製造に用いたＳＯＩ基板は、ＭＯＳトラ
ンジスタを形成するために通常用いられるＳＯＩ基板２
であり、シリコン基板４上にシリコン酸化膜６が形成さ
れ、シリコン酸化膜６上に単結晶シリコン層８が形成さ
れたものである（図１（ａ））。
造方法を図１及び図２を用いて説明する。本実施例によ
る半導体装置の製造に用いたＳＯＩ基板は、ＭＯＳトラ
ンジスタを形成するために通常用いられるＳＯＩ基板２
であり、シリコン基板４上にシリコン酸化膜６が形成さ
れ、シリコン酸化膜６上に単結晶シリコン層８が形成さ
れたものである（図１（ａ））。
【０００８】このＳＯＩ基板２に対してＬＯＣＯＳ膜１
０を形成して素子分離を行い、ＭＯＳトランジスタを形
成する素子領域として図１（ｂ）中左側の素子形成領域
にＭＯＳトランジスタ形成領域１３を形成し、図中右側
の素子形成領域をバイポーラトランジスタを形成する領
域としてバイポーラトランジスタ形成領域１５を形成す
る。ＭＯＳトランジスタ形成領域１３には単結晶シリコ
ン層１２が形成され、バイポーラトランジスタ形成領域
１５には単結晶シリコン層１４が形成されている。
０を形成して素子分離を行い、ＭＯＳトランジスタを形
成する素子領域として図１（ｂ）中左側の素子形成領域
にＭＯＳトランジスタ形成領域１３を形成し、図中右側
の素子形成領域をバイポーラトランジスタを形成する領
域としてバイポーラトランジスタ形成領域１５を形成す
る。ＭＯＳトランジスタ形成領域１３には単結晶シリコ
ン層１２が形成され、バイポーラトランジスタ形成領域
１５には単結晶シリコン層１４が形成されている。
【０００９】次にＣＶＤ酸化膜１６を全面に堆積後、バ
イポーラトランジスタ形成領域１５のＣＶＤ酸化膜（シ
リコン酸化膜）１６を除去して、バイポーラトランジス
タ形成領域１５の単結晶シリコン層１４を露出させる
（図１（ｂ））。次に、成長温度６５０℃、圧力５Ｔｏ
ｒｒ以下のＳ2 Ｈ6 ガス雰囲気中でシリコンを選択エピ
タキシャル成長させ、バイポーラトランジスタ形成領域
１５の単結晶シリコン層１４上に単結晶シリコン層１８
を形成する。この工程により縦型高速バイポーラトラン
ジスタの形成に必要な単結晶シリコン層の厚さを確保す
ることができる。次に、ＭＯＳトランジスタ形成領域１
３上のＣＶＤ酸化膜１６を除去する。このようにして、
同一のＳＯＩ基板２上に、超薄膜ＭＯＳトランジスタを
形成するための超薄膜の単結晶シリコン層１２がＭＯＳ
トランジスタ形成領域１３に形成され、縦型高速バイポ
ーラトランジスタを形成するための厚い単結晶シリコン
層１４、１８がバイポーラトランジスタ形成領域１５に
形成された半導体基板１９が完成する（図１（ｃ））。
イポーラトランジスタ形成領域１５のＣＶＤ酸化膜（シ
リコン酸化膜）１６を除去して、バイポーラトランジス
タ形成領域１５の単結晶シリコン層１４を露出させる
（図１（ｂ））。次に、成長温度６５０℃、圧力５Ｔｏ
ｒｒ以下のＳ2 Ｈ6 ガス雰囲気中でシリコンを選択エピ
タキシャル成長させ、バイポーラトランジスタ形成領域
１５の単結晶シリコン層１４上に単結晶シリコン層１８
を形成する。この工程により縦型高速バイポーラトラン
ジスタの形成に必要な単結晶シリコン層の厚さを確保す
ることができる。次に、ＭＯＳトランジスタ形成領域１
３上のＣＶＤ酸化膜１６を除去する。このようにして、
同一のＳＯＩ基板２上に、超薄膜ＭＯＳトランジスタを
形成するための超薄膜の単結晶シリコン層１２がＭＯＳ
トランジスタ形成領域１３に形成され、縦型高速バイポ
ーラトランジスタを形成するための厚い単結晶シリコン
層１４、１８がバイポーラトランジスタ形成領域１５に
形成された半導体基板１９が完成する（図１（ｃ））。
【００１０】その後、通常の半導体装置の製造工程を経
て、この半導体基板１９のＭＯＳトランジスタ形成領域
１３に超薄膜ＭＯＳトランジスタを、バイポーラトラン
ジスタ形成領域１５に縦型高速バイポーラトランジスタ
を形成して同一ＳＯＩ基板２上に異なる種類の半導体素
子を形成する工程が終了する（図２）。本実施例による
半導体装置の製造方法を用いて形成された半導体素子を
図２を用いて説明する。
て、この半導体基板１９のＭＯＳトランジスタ形成領域
１３に超薄膜ＭＯＳトランジスタを、バイポーラトラン
ジスタ形成領域１５に縦型高速バイポーラトランジスタ
を形成して同一ＳＯＩ基板２上に異なる種類の半導体素
子を形成する工程が終了する（図２）。本実施例による
半導体装置の製造方法を用いて形成された半導体素子を
図２を用いて説明する。
【００１１】シリコン基板４上にシリコン酸化膜６が形
成されている。シリコン酸化膜６上部にはＬＯＣＯＳ膜
１０が形成され、ＬＯＣＯＳ膜１０によって素子領域が
画定されている。それぞれの素子領域には動作半導体層
として単結晶シリコン層１２、１４が形成されている。
図２中左側の素子領域には超薄膜ＭＯＳトランジスタが
形成されている。単結晶シリコン層１２上のゲート酸化
膜２０上にゲート電極２２が形成されている。ゲート酸
化膜２０側面及びゲート電極２２上部及び側面には絶縁
膜としてのシリコン酸化膜２４が形成されている。
成されている。シリコン酸化膜６上部にはＬＯＣＯＳ膜
１０が形成され、ＬＯＣＯＳ膜１０によって素子領域が
画定されている。それぞれの素子領域には動作半導体層
として単結晶シリコン層１２、１４が形成されている。
図２中左側の素子領域には超薄膜ＭＯＳトランジスタが
形成されている。単結晶シリコン層１２上のゲート酸化
膜２０上にゲート電極２２が形成されている。ゲート酸
化膜２０側面及びゲート電極２２上部及び側面には絶縁
膜としてのシリコン酸化膜２４が形成されている。
【００１２】単結晶シリコン層１２のゲート酸化膜２０
の両側には、ソース領域２６、ドレイン領域２８が形成
され、それぞれ上部にソース電極３０、ドレイン電極３
２が形成されている。図２中右側の素子領域には縦型高
速バイポーラトランジスタが形成されている。素子領域
周囲にＣＶＤ酸化膜１６が形成され、ＣＶＤ酸化膜１６
内の単結晶シリコン層１４上に単結晶シリコン層１８が
形成されている。単結晶シリコン層１４、１８で動作半
導体層を形成している。
の両側には、ソース領域２６、ドレイン領域２８が形成
され、それぞれ上部にソース電極３０、ドレイン電極３
２が形成されている。図２中右側の素子領域には縦型高
速バイポーラトランジスタが形成されている。素子領域
周囲にＣＶＤ酸化膜１６が形成され、ＣＶＤ酸化膜１６
内の単結晶シリコン層１４上に単結晶シリコン層１８が
形成されている。単結晶シリコン層１４、１８で動作半
導体層を形成している。
【００１３】単結晶シリコン層１８上部にシリコン酸化
膜４０が形成され、図２中シリコン酸化膜４０の左側の
単結晶シリコン層１８上部中央にｎ+ のエミッタ領域４
２が形成されている。エミッタ領域４２上にはエミッタ
電極５２が形成されている。エミッタ領域４２周囲の単
結晶シリコン層１８にｐ型不純物が添加されたベース領
域４４が形成されている。ベース引出層４８側のベース
領域４４はｐ+ の高濃度不純物層である。ベース引出層
４８はベース電極５０と接続している。
膜４０が形成され、図２中シリコン酸化膜４０の左側の
単結晶シリコン層１８上部中央にｎ+ のエミッタ領域４
２が形成されている。エミッタ領域４２上にはエミッタ
電極５２が形成されている。エミッタ領域４２周囲の単
結晶シリコン層１８にｐ型不純物が添加されたベース領
域４４が形成されている。ベース引出層４８側のベース
領域４４はｐ+ の高濃度不純物層である。ベース引出層
４８はベース電極５０と接続している。
【００１４】単結晶シリコン層１８下層はコレクタ領域
４６であり、シリコン酸化膜４０の右側の単結晶シリコ
ン層１８上部でコレクタ電極５４と接続されている。こ
のように、本実施例の半導体装置の製造方法によれば、
ＭＯＳトランジスタとバイポーラトランジスタを同一Ｓ
ＯＩ基板上に形成でき、また、ＭＯＳトランジスタの仕
様に応じた厚さの動作半導体層が得られるので、安定し
た特性を有する超薄膜ＭＯＳトランジスタを実現でき
る。
４６であり、シリコン酸化膜４０の右側の単結晶シリコ
ン層１８上部でコレクタ電極５４と接続されている。こ
のように、本実施例の半導体装置の製造方法によれば、
ＭＯＳトランジスタとバイポーラトランジスタを同一Ｓ
ＯＩ基板上に形成でき、また、ＭＯＳトランジスタの仕
様に応じた厚さの動作半導体層が得られるので、安定し
た特性を有する超薄膜ＭＯＳトランジスタを実現でき
る。
【００１５】本発明の第２の実施例による半導体装置の
製造方法を図３を用いて説明する。本実施例による半導
体装置の製造方法は、バイポーラトランジスタの動作半
導体層の層厚を厚くするための単結晶シリコン層１８の
形成方法に特徴を有している。第１の実施例における図
１（ａ）及び（ｂ）に示す工程は本実施例にも用いられ
る。すなわち、ＭＯＳトランジスタを形成するために通
常用いられるＳＯＩ基板２を用い、このＳＯＩ基板２に
対してＬＯＣＯＳ膜１０を形成して素子分離を行い、Ｍ
ＯＳトランジスタ形成領域１３には単結晶シリコン層１
２が形成され、ＣＶＤ酸化膜１６を全面に堆積後、バイ
ポーラトランジスタ形成領域１５のＣＶＤ酸化膜１６を
除去して、バイポーラトランジスタ形成領域１５の単結
晶シリコン層１４を露出させるところまでは第１の実施
例と同様である。
製造方法を図３を用いて説明する。本実施例による半導
体装置の製造方法は、バイポーラトランジスタの動作半
導体層の層厚を厚くするための単結晶シリコン層１８の
形成方法に特徴を有している。第１の実施例における図
１（ａ）及び（ｂ）に示す工程は本実施例にも用いられ
る。すなわち、ＭＯＳトランジスタを形成するために通
常用いられるＳＯＩ基板２を用い、このＳＯＩ基板２に
対してＬＯＣＯＳ膜１０を形成して素子分離を行い、Ｍ
ＯＳトランジスタ形成領域１３には単結晶シリコン層１
２が形成され、ＣＶＤ酸化膜１６を全面に堆積後、バイ
ポーラトランジスタ形成領域１５のＣＶＤ酸化膜１６を
除去して、バイポーラトランジスタ形成領域１５の単結
晶シリコン層１４を露出させるところまでは第１の実施
例と同様である。
【００１６】その後、成長温度８００℃以上、圧力２５
Ｔｏｒｒ付近のＳ2 Ｈ6 ガス雰囲気中で全面にシリコン
層６０をエピタキシャル成長させる。このエピタキシャ
ル成長においては、ＣＶＤ酸化膜１６上には多結晶シリ
コン層６０ｂが形成され、図中破線で示す境界をもって
単結晶シリコン層１４上には単結晶シリコン層６０ａが
形成される（図３（ａ））。
Ｔｏｒｒ付近のＳ2 Ｈ6 ガス雰囲気中で全面にシリコン
層６０をエピタキシャル成長させる。このエピタキシャ
ル成長においては、ＣＶＤ酸化膜１６上には多結晶シリ
コン層６０ｂが形成され、図中破線で示す境界をもって
単結晶シリコン層１４上には単結晶シリコン層６０ａが
形成される（図３（ａ））。
【００１７】次に、シリコン層６０をＣＶＤ酸化膜１６
が露出するまで研磨して単結晶シリコン層６０ａを残し
て多結晶シリコン層６０ｂを除去することにより、第１
の実施例における図１（ｃ）に示した半導体基板１９と
同様の基板を得ることができる（図３（ｂ））。このよ
うに本実施例による半導体装置の製造方法によれば、第
１の実施例で用いた選択エピタキシャル成長法ではなく
通常のエピタキシャル成長法でバイポーラトランジスタ
形成領域１５の単結晶シリコン層１４上に単結晶シリコ
ン層１８を形成することができ、縦型高速バイポーラト
ランジスタの形成に必要な単結晶シリコン層の厚さを確
保することができる。
が露出するまで研磨して単結晶シリコン層６０ａを残し
て多結晶シリコン層６０ｂを除去することにより、第１
の実施例における図１（ｃ）に示した半導体基板１９と
同様の基板を得ることができる（図３（ｂ））。このよ
うに本実施例による半導体装置の製造方法によれば、第
１の実施例で用いた選択エピタキシャル成長法ではなく
通常のエピタキシャル成長法でバイポーラトランジスタ
形成領域１５の単結晶シリコン層１４上に単結晶シリコ
ン層１８を形成することができ、縦型高速バイポーラト
ランジスタの形成に必要な単結晶シリコン層の厚さを確
保することができる。
【００１８】本発明の第３の実施例による半導体装置の
製造方法を図４を用いて説明する。本実施例による半導
体装置の製造方法も、バイポーラトランジスタの動作半
導体層の層厚を厚くするための単結晶シリコン層１８の
形成方法に特徴を有している。第１の実施例における図
１（ａ）及び（ｂ）で示した製造方法の初めの工程は本
実施例においてもそのまま用いられる。この工程は第２
の実施例で既に説明したのでここでは省略する。
製造方法を図４を用いて説明する。本実施例による半導
体装置の製造方法も、バイポーラトランジスタの動作半
導体層の層厚を厚くするための単結晶シリコン層１８の
形成方法に特徴を有している。第１の実施例における図
１（ａ）及び（ｂ）で示した製造方法の初めの工程は本
実施例においてもそのまま用いられる。この工程は第２
の実施例で既に説明したのでここでは省略する。
【００１９】上記初めの工程の後、全面に多結晶シリコ
ン層６２を形成する。次に、多結晶シリコン層６２のバ
イポーラトランジスタを形成する領域上にレーザ光を照
射して、多結晶シリコンを溶融し、再結晶させて単結晶
シリコン層６２ａを形成する。その後、全面を研磨して
単結晶シリコン層６２ａの部分を残して多結晶シリコン
層６０ｂを除去することにより、第１の実施例における
図１（ｃ）に示した半導体基板１９と同様の基板を得る
ことができる。
ン層６２を形成する。次に、多結晶シリコン層６２のバ
イポーラトランジスタを形成する領域上にレーザ光を照
射して、多結晶シリコンを溶融し、再結晶させて単結晶
シリコン層６２ａを形成する。その後、全面を研磨して
単結晶シリコン層６２ａの部分を残して多結晶シリコン
層６０ｂを除去することにより、第１の実施例における
図１（ｃ）に示した半導体基板１９と同様の基板を得る
ことができる。
【００２０】このように本実施例による半導体装置の製
造方法によっても、選択エピタキシャル成長ではない通
常のエピタキシャル成長でバイポーラトランジスタ形成
領域１５の単結晶シリコン層１４上に単結晶シリコン層
１８を形成することができ、縦型高速バイポーラトラン
ジスタの形成に必要な単結晶シリコン層の厚さを確保す
ることができる。
造方法によっても、選択エピタキシャル成長ではない通
常のエピタキシャル成長でバイポーラトランジスタ形成
領域１５の単結晶シリコン層１４上に単結晶シリコン層
１８を形成することができ、縦型高速バイポーラトラン
ジスタの形成に必要な単結晶シリコン層の厚さを確保す
ることができる。
【００２１】本発明は、上記実施例に限らず種々の変形
が可能である。例えば、上記実施例においては、縦型バ
イポーラトランジスタを形成する場合について説明した
が、横型バイポーラトランジスタを形成する場合にもも
ちろん本発明を適用することができる。第３の実施例に
おいて、多結晶シリコン層６２を成長させたが、多結晶
シリコン層６２の代わりにアモルファスシリコン層を形
成してもよい。
が可能である。例えば、上記実施例においては、縦型バ
イポーラトランジスタを形成する場合について説明した
が、横型バイポーラトランジスタを形成する場合にもも
ちろん本発明を適用することができる。第３の実施例に
おいて、多結晶シリコン層６２を成長させたが、多結晶
シリコン層６２の代わりにアモルファスシリコン層を形
成してもよい。
【００２２】また、上記実施例では絶縁膜が酸化膜であ
るＭＯＳトランジスタに本発明を適用したが、絶縁膜が
窒化膜等の酸化膜以外のＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕ
ｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジス
タに本発明を適用してもよい。
るＭＯＳトランジスタに本発明を適用したが、絶縁膜が
窒化膜等の酸化膜以外のＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕ
ｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジス
タに本発明を適用してもよい。
【００２３】
【発明の効果】以上の通り、本発明によれば、形成する
半導体素子に応じて、半導体素子の動作半導体層として
機能するＳＯＩ基板の単結晶半導体層の厚さを変化させ
ることができるので、超薄膜ＭＩＳトランジスタと縦型
高速バイポーラトランジスタを同一ＳＯＩ基板上に形成
することができ、また、安定した特性を有する超薄膜Ｍ
ＩＳトランジスタを形成することができる。
半導体素子に応じて、半導体素子の動作半導体層として
機能するＳＯＩ基板の単結晶半導体層の厚さを変化させ
ることができるので、超薄膜ＭＩＳトランジスタと縦型
高速バイポーラトランジスタを同一ＳＯＩ基板上に形成
することができ、また、安定した特性を有する超薄膜Ｍ
ＩＳトランジスタを形成することができる。
【図１】本発明の第１の実施例による半導体装置の製造
方法を示す図である。
方法を示す図である。
【図２】本発明の第１の実施例による半導体装置の製造
方法を示す図である。
方法を示す図である。
【図３】本発明の第２の実施例による半導体装置の製造
方法を示す図である。
方法を示す図である。
【図４】本発明の第３の実施例による半導体装置の製造
方法を示す図である。
方法を示す図である。
２…ＳＯＩ基板 ４…シリコン基板 ６…シリコン酸化膜 ８…単結晶シリコン層 １０…ＬＯＣＯＳ膜 １２…単結晶シリコン層 １３…ＭＯＳトランジスタ形成領域 １４…単結晶シリコン層 １５…バイポーラトランジスタ形成領域 １６…ＣＶＤ酸化膜 １８…単結晶シリコン層 １９…半導体基板 ２０…ゲート酸化膜 ２２…ゲート電極 ２４…シリコン酸化膜 ２６…ソース領域 ２８…ドレイン領域 ３０…ソース電極 ３２…ドレイン電極 ４０…シリコン酸化膜 ４２…エミッタ領域 ４４…ベース領域 ４６…コレクタ領域 ４８…ベース引出層 ５０…ベース電極 ５２…エミッタ電極 ５４…コレクタ電極 ６０…シリコン層 ６０ａ…単結晶シリコン層 ６０ｂ…多結晶シリコン層 ６２…多結晶シリコン層 ６２ａ…単結晶シリコン層
Claims (4)
- 【請求項１】 ＭＩＳトランジスタの動作半導体層を形
成できる厚さの単結晶半導体層を有するＳＯＩ基板上
に、ＭＩＳトランジスタを形成する領域であるＭＩＳト
ランジスタ形成領域とバイポーラトランジスタを形成す
る領域であるバイポーラトランジスタ形成領域を画定す
る第１の工程と、 全面に酸化膜を堆積してから、前記バイポーラトランジ
スタ形成領域の前記酸化膜を除去して前記バイポーラト
ランジスタ形成領域の前記単結晶半導体層を露出させる
第２の工程と、 露出した前記バイポーラトランジスタ形成領域の前記単
結晶半導体層上にさらに単結晶半導体層を成長させて、
前記バイポーラトランジスタの動作半導体層を形成でき
る厚さのバイポーラトランジスタ形成用単結晶半導体層
を形成する第３の工程と、 前記ＭＩＳトランジスタ形成領域の前記酸化膜を除去し
て前記ＭＩＳトランジスタ形成領域の前記単結晶半導体
層を露出させる第４の工程と、 前記ＭＩＳトランジスタ形成領域に前記ＭＩＳトランジ
スタを形成し、前記バイポーラトランジスタ形成領域に
前記バイポーラトランジスタを形成する第５の工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記第３の工程は、 選択エピタキシャル成長法を用いて前記バイポーラトラ
ンジスタ形成領域の前記単結晶半導体層上にさらに単結
晶半導体層を成長させることを特徴とする半導体装置の
製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 前記第三の工程は、 エピタキシャル成長法を用いて全面に半導体結晶層を成
長させてから、不要な前記半導体結晶層を研磨して除去
し、 前記バイポーラトランジスタ形成領域の前記単結晶半導
体層上に単結晶半導体層を形成することを特徴とする半
導体装置の製造方法。 - 【請求項４】 請求項１記載の半導体装置の製造方法に
おいて、 前記第３の工程は、 全面に半導体層を堆積し、前記バイポーラトランジスタ
形成領域にレーザ光を照射して前記バイポーラトランジ
スタ形成領域の前記半導体層を単結晶化させ、 前記半導体層を研磨して、前記バイポーラトランジスタ
形成領域の前記単結晶半導体層上に単結晶半導体層を形
成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21934792A JPH0669430A (ja) | 1992-08-18 | 1992-08-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21934792A JPH0669430A (ja) | 1992-08-18 | 1992-08-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0669430A true JPH0669430A (ja) | 1994-03-11 |
Family
ID=16734032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21934792A Withdrawn JPH0669430A (ja) | 1992-08-18 | 1992-08-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0669430A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004071664A (ja) * | 2002-08-02 | 2004-03-04 | Sony Corp | 半導体装置およびその製造方法 |
| KR100699820B1 (ko) * | 2001-07-28 | 2007-03-27 | 삼성전자주식회사 | Ｓｏｉ 구조를 갖는 반도체 소자 및 그 제조방법 |
| US7205587B2 (en) | 2004-08-26 | 2007-04-17 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of producing the same |
| JP2013084654A (ja) * | 2011-10-06 | 2013-05-09 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
-
1992
- 1992-08-18 JP JP21934792A patent/JPH0669430A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100699820B1 (ko) * | 2001-07-28 | 2007-03-27 | 삼성전자주식회사 | Ｓｏｉ 구조를 갖는 반도체 소자 및 그 제조방법 |
| JP2004071664A (ja) * | 2002-08-02 | 2004-03-04 | Sony Corp | 半導体装置およびその製造方法 |
| US7205587B2 (en) | 2004-08-26 | 2007-04-17 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of producing the same |
| US7285455B2 (en) | 2004-08-26 | 2007-10-23 | Oki Electric Industry Co., Ltd. | Method of producing the same |
| JP2013084654A (ja) * | 2011-10-06 | 2013-05-09 | New Japan Radio Co Ltd | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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