JPS60144949A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60144949A JPS60144949A JP60484A JP60484A JPS60144949A JP S60144949 A JPS60144949 A JP S60144949A JP 60484 A JP60484 A JP 60484A JP 60484 A JP60484 A JP 60484A JP S60144949 A JPS60144949 A JP S60144949A
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- windows
- semiconductor device
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Element Separation (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置、特に半導体としての単結晶シリ・
コンの底面及び側面が絶縁体で囲まれた５ｉ−１ｉｃｏ
ｎ Ｑｎ Ｉｎ５ｕｌａｔｏｒ （以下、８０Ｉと略記
する）に関するものである。
コンの底面及び側面が絶縁体で囲まれた５ｉ−１ｉｃｏ
ｎ Ｑｎ Ｉｎ５ｕｌａｔｏｒ （以下、８０Ｉと略記
する）に関するものである。
最近の半導体装置は、両速化及び低消費１電力が強く要
望され、この要望のためには接合部に蓄積されるキャリ
アを減らすことが必要である。このためには、活性トラ
ンジスタの底面及び側面を誘電体により分離する８０１
技術が有効であり活発となってきている。
望され、この要望のためには接合部に蓄積されるキャリ
アを減らすことが必要である。このためには、活性トラ
ンジスタの底面及び側面を誘電体により分離する８０１
技術が有効であり活発となってきている。
従来、この様なＳＯＩ構造を達成する為に、第１図に示
すような製造方法が使用されている。すなわち、半導体
基板１０１上に酸化膜１０２を成長しく第１図ｔａ）
） 、酸化膜１０２に多数の開口部１０３’にもうける
（第１図（ｂ））。さらに、ポリシリコン１０４を成長
し、レーザービームでポリシリコン１０４を溶かして開
口部１０３の部分の単結晶を種としてポリシリコンを単
結晶化する（第１図（Ｃ） ）、周知の方法によジ、開
口部１０３の上部の単結晶を酸化膜１０６に変換せしめ
ると、酸化膜１０３，１０６で囲まれた単結晶の領域１
０８を形成することができる（第１図（ｄ） ）。
すような製造方法が使用されている。すなわち、半導体
基板１０１上に酸化膜１０２を成長しく第１図ｔａ）
） 、酸化膜１０２に多数の開口部１０３’にもうける
（第１図（ｂ））。さらに、ポリシリコン１０４を成長
し、レーザービームでポリシリコン１０４を溶かして開
口部１０３の部分の単結晶を種としてポリシリコンを単
結晶化する（第１図（Ｃ） ）、周知の方法によジ、開
口部１０３の上部の単結晶を酸化膜１０６に変換せしめ
ると、酸化膜１０３，１０６で囲まれた単結晶の領域１
０８を形成することができる（第１図（ｄ） ）。
かかる従来の製法では、ポリシリコンを単結晶化する時
にレーザービームを使用するが、大口径のビームを作フ
得ない事と、ビームを照射した部分にガウス分布の温度
差を生ずる為に熱歪による結晶欠陥が生じ、実用的でな
いという欠点があシ、広い面積での均質な単結晶が作フ
得ない。
にレーザービームを使用するが、大口径のビームを作フ
得ない事と、ビームを照射した部分にガウス分布の温度
差を生ずる為に熱歪による結晶欠陥が生じ、実用的でな
いという欠点があシ、広い面積での均質な単結晶が作フ
得ない。
不発明の目的は、結晶性の良いＳＯＩ構造の半導体装置
を製造する方法を提供することにある。
を製造する方法を提供することにある。
かかる目的を達成する為に不発明では、選択的なエピタ
キシャル成長を表面ケンマを使用する。
キシャル成長を表面ケンマを使用する。
以下、図面を用いて本発明の実施例を詳細に説明する。
第２図は不発明の一実施例を示し、まず、比抵抗約１０
０−ｃｍのシリコン基板２０１上に約５００ＯＡのシリ
コン酸化膜２０１を成長する（第２図（ａ） ）。
０−ｃｍのシリコン基板２０１上に約５００ＯＡのシリ
コン酸化膜２０１を成長する（第２図（ａ） ）。
酸化膜２０１にリアクティブイオンエッチにより複数の
開口部２０３をシリコン基板２０１に達する様に形成す
る（第２図（ｂ） ）。
開口部２０３をシリコン基板２０１に達する様に形成す
る（第２図（ｂ） ）。
次に塩化水素ガスを含む減圧のエピタキシャル成長全行
ない、選択的に開口部２０３からｎ型単結晶シリコンを
成長させてゆく。この選択エピタキシャル成長は、“ば
化膜２０１よシも厚く成長にゆくと、酸化膜２０１の上
面より上方に厚く成長されたとほぼ等しく、酸化膜２０
１の上面を横方向に単結晶が成長してゆくという特徴ヲ
肩゛する。
ない、選択的に開口部２０３からｎ型単結晶シリコンを
成長させてゆく。この選択エピタキシャル成長は、“ば
化膜２０１よシも厚く成長にゆくと、酸化膜２０１の上
面より上方に厚く成長されたとほぼ等しく、酸化膜２０
１の上面を横方向に単結晶が成長してゆくという特徴ヲ
肩゛する。
この性質全利用して隣接して形成された開口部２０３の
距離Ｘの少くとも１７２以上に厚く、エピタキシャル成
長を行なうと、酸化膜２０１の上面は単結晶層２０４で
おおわれる（第２図（Ｃ））。
距離Ｘの少くとも１７２以上に厚く、エピタキシャル成
長を行なうと、酸化膜２０１の上面は単結晶層２０４で
おおわれる（第２図（Ｃ））。
次に、このままでは、単結晶層２０４の表面の凸凹がは
げしい為に、機械的なケンマにより所定の厚さ１〜２μ
ｍに削り表面の平担化を行なう。
げしい為に、機械的なケンマにより所定の厚さ１〜２μ
ｍに削り表面の平担化を行なう。
のチッ化膜２０６を成長し、開口部２０３の上のチッ化
膜２０６を開口部２０３よりやや大きく除去しく第２図
（ｄ） ） 、熱酸化によシ除去部２０７を選択的に酸
化して単結晶２０４を部分的に酸化膜２０８に変える（
第２図ｔｅｌ ）、この選択ば化ｔ−酸化膜２０２に達
する迄行うことにより、単結晶層２０４はは化膜２０８
，２０９によフ囲まれ、底面、側面共に絶Ｒ膜で囲まれ
た単結晶半導体領域２１０が形成される。
膜２０６を開口部２０３よりやや大きく除去しく第２図
（ｄ） ） 、熱酸化によシ除去部２０７を選択的に酸
化して単結晶２０４を部分的に酸化膜２０８に変える（
第２図ｔｅｌ ）、この選択ば化ｔ−酸化膜２０２に達
する迄行うことにより、単結晶層２０４はは化膜２０８
，２０９によフ囲まれ、底面、側面共に絶Ｒ膜で囲まれ
た単結晶半導体領域２１０が形成される。
この後は、周知の方法によシ、所定の領域２１０中にＰ
およびＮ型不純物ヲ導入してＮチャンネルＭＵＳのＰｗ
ｅｌｌ 及びＮＰＮ ） ランシスタｒｔ）ベース領域
２１１、ＦＷのＰチャンネルトランジスタのソース、ド
レイン及びＰＮＰ ）ランジスタのエミッタ、コレクタ
２１２、ならびにＮ型のＮチャンネルトランジスタのソ
ース、ドレイン及びＮＰＮトランジスタのエミッタコレ
クタ２１４を形成し、さらにゲー）瞑２１３．電極２１
５等を形成する（第２図（ｆ））。
およびＮ型不純物ヲ導入してＮチャンネルＭＵＳのＰｗ
ｅｌｌ 及びＮＰＮ ） ランシスタｒｔ）ベース領域
２１１、ＦＷのＰチャンネルトランジスタのソース、ド
レイン及びＰＮＰ ）ランジスタのエミッタ、コレクタ
２１２、ならびにＮ型のＮチャンネルトランジスタのソ
ース、ドレイン及びＮＰＮトランジスタのエミッタコレ
クタ２１４を形成し、さらにゲー）瞑２１３．電極２１
５等を形成する（第２図（ｆ））。
以上述べた製造方法によ少、半導体装置を形成する領域
２１０は、選択的なエピタキシャル成長によフ作られた
単結晶であフ、結晶性が従来のレーザーアニールによる
ものに比較し優れていることと、表面の平担化もケンマ
により行うので、非常に欠陥の少い表面を作り得ること
の効果を有し。
２１０は、選択的なエピタキシャル成長によフ作られた
単結晶であフ、結晶性が従来のレーザーアニールによる
ものに比較し優れていることと、表面の平担化もケンマ
により行うので、非常に欠陥の少い表面を作り得ること
の効果を有し。
低消費電力化の為の５（Ｊｌ構造を製造する方法として
の大きな利点を有する。
の大きな利点を有する。
なお、選択エピタキシャル層はＰ型であっても良い事は
勿論である。すなわち１％領域の尋電型や各構成要素の
具体的材質は臨界的なものでなく。
勿論である。すなわち１％領域の尋電型や各構成要素の
具体的材質は臨界的なものでなく。
適宜変更し得る。
第１図（ａ）〜（ｄ）は、従来製法を工程順に示した断
面図である。 １０１・・・・・・シリコン基板、１０２・・・・・・
酸化膜、１０３・・・・・・開口部、１０４・・・・・
・ポリシリコン層、１０５・・・・・・レーザービーム
、１０６・・・・・・酸化膜、１０７・・・・・・酸化
膜、１０８・・・・・・単結晶シリコン、第２図ｆａ）
〜（ｆｌは不発明の一実施例を工程順に示した断面図で
ある。 ２０１・・・・・・シリコン基板、２０２・・・・・・
酸化膜。 ２０３・・・・・・開口部、２０４・・・・・・選択エ
ピタキシャル層、２０５・・・・・・酸化膜、２０６・
・・・・・チッ化膜、２０７・・・・・・チッ化膜除去
部、２０８・・・・・・葭化膜、２０９・・・・・・酸
化膜、２１０・・・・・・単結晶シリコン、２１１・・
・・・・Ｐ型拡散領域、２１２・・・・・・Ｐ型拡散領
域、２１３・・・・・・ゲート絶縁膜、２１４・・・・
・・Ｎ型拡散領域、２１５・・・・・・アルミニウム電
極。 ｌθＺ 篤 ｆ区（、（”） ７−、ｙ スｔｄ） ２θ？ 篤 ？ 図ｔｂ） 匹 ゴー； ２ Ｄ≧１ （Ｃ）
面図である。 １０１・・・・・・シリコン基板、１０２・・・・・・
酸化膜、１０３・・・・・・開口部、１０４・・・・・
・ポリシリコン層、１０５・・・・・・レーザービーム
、１０６・・・・・・酸化膜、１０７・・・・・・酸化
膜、１０８・・・・・・単結晶シリコン、第２図ｆａ）
〜（ｆｌは不発明の一実施例を工程順に示した断面図で
ある。 ２０１・・・・・・シリコン基板、２０２・・・・・・
酸化膜。 ２０３・・・・・・開口部、２０４・・・・・・選択エ
ピタキシャル層、２０５・・・・・・酸化膜、２０６・
・・・・・チッ化膜、２０７・・・・・・チッ化膜除去
部、２０８・・・・・・葭化膜、２０９・・・・・・酸
化膜、２１０・・・・・・単結晶シリコン、２１１・・
・・・・Ｐ型拡散領域、２１２・・・・・・Ｐ型拡散領
域、２１３・・・・・・ゲート絶縁膜、２１４・・・・
・・Ｎ型拡散領域、２１５・・・・・・アルミニウム電
極。 ｌθＺ 篤 ｆ区（、（”） ７−、ｙ スｔｄ） ２θ？ 篤 ？ 図ｔｂ） 匹 ゴー； ２ Ｄ≧１ （Ｃ）
Claims (1)
- 半導体基板の一生面に第一の絶縁膜を形成し、この第一
の酸化膜に前記基板に達する複数の開口部を設ける工程
と、これら開口部に単結晶千尋体の選択的なエピタキシ
ャル成長を行なうことにより前記第一の絶縁膜上が全て
単結晶半導体層でおおわれるようにする工程と、前記第
一の絶縁膜と共働して前記単結晶半導体層を複数の単結
晶部分に分離する第二の絶縁膜を前記単結晶半導体層の
一部を絶縁物に変換して形成する工程と、各単結晶部分
に牛導体累子領域を形成する工程とｔ有する事を特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60484A JPS60144949A (ja) | 1984-01-06 | 1984-01-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60484A JPS60144949A (ja) | 1984-01-06 | 1984-01-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60144949A true JPS60144949A (ja) | 1985-07-31 |
Family
ID=11478332
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60484A Pending JPS60144949A (ja) | 1984-01-06 | 1984-01-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60144949A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4760036A (en) * | 1987-06-15 | 1988-07-26 | Delco Electronics Corporation | Process for growing silicon-on-insulator wafers using lateral epitaxial growth with seed window oxidation |
| US4923826A (en) * | 1989-08-02 | 1990-05-08 | Harris Corporation | Method for forming dielectrically isolated transistor |
| EP0391081A2 (en) * | 1989-04-06 | 1990-10-10 | International Business Machines Corporation | Fabrication and structure of semiconductor-on-insulator islands |
| US5258318A (en) * | 1992-05-15 | 1993-11-02 | International Business Machines Corporation | Method of forming a BiCMOS SOI wafer having thin and thick SOI regions of silicon |
| US5410167A (en) * | 1992-07-10 | 1995-04-25 | Fujitsu Limited | Semiconductor device with reduced side gate effect |
| WO2000010195A3 (en) * | 1998-08-10 | 2000-05-18 | Memc Electronic Materials | Preparation of metal-precipitates permeable insulator for soi substrate |
-
1984
- 1984-01-06 JP JP60484A patent/JPS60144949A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4760036A (en) * | 1987-06-15 | 1988-07-26 | Delco Electronics Corporation | Process for growing silicon-on-insulator wafers using lateral epitaxial growth with seed window oxidation |
| EP0391081A2 (en) * | 1989-04-06 | 1990-10-10 | International Business Machines Corporation | Fabrication and structure of semiconductor-on-insulator islands |
| US4923826A (en) * | 1989-08-02 | 1990-05-08 | Harris Corporation | Method for forming dielectrically isolated transistor |
| US5258318A (en) * | 1992-05-15 | 1993-11-02 | International Business Machines Corporation | Method of forming a BiCMOS SOI wafer having thin and thick SOI regions of silicon |
| US5410167A (en) * | 1992-07-10 | 1995-04-25 | Fujitsu Limited | Semiconductor device with reduced side gate effect |
| US5622891A (en) * | 1992-07-10 | 1997-04-22 | Fujitsu Limited | Method of manufacturing semiconductor device with reduced side gate effect |
| WO2000010195A3 (en) * | 1998-08-10 | 2000-05-18 | Memc Electronic Materials | Preparation of metal-precipitates permeable insulator for soi substrate |
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