JPH0467786B2 - - Google Patents
Info
- Publication number
- JPH0467786B2 JPH0467786B2 JP59244278A JP24427884A JPH0467786B2 JP H0467786 B2 JPH0467786 B2 JP H0467786B2 JP 59244278 A JP59244278 A JP 59244278A JP 24427884 A JP24427884 A JP 24427884A JP H0467786 B2 JPH0467786 B2 JP H0467786B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- bipolar transistor
- insulating film
- electrode
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 239000013078 crystal Substances 0.000 claims description 10
- 229910002076 stabilized zirconia Inorganic materials 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 8
- 230000010354 integration Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 229910052594 sapphire Inorganic materials 0.000 description 2
- 239000010980 sapphire Substances 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000007733 ion plating Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Element Separation (AREA)
- Bipolar Integrated Circuits (AREA)
- Recrystallisation Techniques (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
(イ) 発明の目的
〔産業上の利用分野〕
この発明は半導体装置に関し、詳しくは高速
化・高集積化に好適なバイポーラトランジスタに
関する。
化・高集積化に好適なバイポーラトランジスタに
関する。
従来から、バイポーラトランジスタには、PN
接合方式と酸化膜分離方式とがあるのが知られて
いる。
接合方式と酸化膜分離方式とがあるのが知られて
いる。
このバイポーラトランジスタは、近年、高速
化・高集積化が進められている大規模集積回路
（LSI）及び超LSI（VLSI）に用いられるが、前記
PN接合分離方式では、寄生容量の減少化や微細
化に限界があるため、高速化や高密度化を実施す
るのは非常に難かしく、一方酸化膜分離方式で
は、サブミクロン加工の領域に入るとPN接合分
離方式と同様に高速化・高密度化ができなくなる
と考えられている。また、バイポーラトランジス
タの基板にサフアイヤ基板を用いて、上記欠点を
解決する方法も検討されているが、サフアイヤ基
板の価格が高く、しかもシリコン半導体のエピタ
キシヤル膜の電気的特性や欠陥の数が多いためバ
イポーラ素子などのデバイスには適用されていな
いのが実状である。
化・高集積化が進められている大規模集積回路
（LSI）及び超LSI（VLSI）に用いられるが、前記
PN接合分離方式では、寄生容量の減少化や微細
化に限界があるため、高速化や高密度化を実施す
るのは非常に難かしく、一方酸化膜分離方式で
は、サブミクロン加工の領域に入るとPN接合分
離方式と同様に高速化・高密度化ができなくなる
と考えられている。また、バイポーラトランジス
タの基板にサフアイヤ基板を用いて、上記欠点を
解決する方法も検討されているが、サフアイヤ基
板の価格が高く、しかもシリコン半導体のエピタ
キシヤル膜の電気的特性や欠陥の数が多いためバ
イポーラ素子などのデバイスには適用されていな
いのが実状である。
この発明は以上の事情に鑑みなされたもので、
その主要な目的は半導体装置内部に、エミツタ電
極を共通とした差動増幅機能を有する一対のバイ
ポーラトランジスタ回路を設けるとともにこの回
路の各素子を絶縁して、半導体装置の高速化・高
集積化を図ることにある。
その主要な目的は半導体装置内部に、エミツタ電
極を共通とした差動増幅機能を有する一対のバイ
ポーラトランジスタ回路を設けるとともにこの回
路の各素子を絶縁して、半導体装置の高速化・高
集積化を図ることにある。
(ロ) 発明の構成
この発明は、シリコン結晶基板上に単結晶安定
化ジルコニアからなる第１の絶縁膜を介して第１
のエピタキシヤル層が形成され、さらにこの第１
のエピタキシヤル層の上面に第２の絶縁膜を介し
て第２のエピタキシヤル層が形成され、この第２
のエピタキシヤル層には一つのエミツタ電極とこ
れを共通とした一対のバイポーラトランジスタ回
路が形成され、第２の絶縁膜には、エミツタ電極
取出し用の電極層と前記バイポーラトランジスタ
回路における活性層に対応する部位に開口部がそ
れぞれ設けられ、これにより前記エミツタ電極と
バイポーラトランジスタ回路の各電極とが絶縁さ
れて構成されたことを特徴とする半導体装置であ
る。
化ジルコニアからなる第１の絶縁膜を介して第１
のエピタキシヤル層が形成され、さらにこの第１
のエピタキシヤル層の上面に第２の絶縁膜を介し
て第２のエピタキシヤル層が形成され、この第２
のエピタキシヤル層には一つのエミツタ電極とこ
れを共通とした一対のバイポーラトランジスタ回
路が形成され、第２の絶縁膜には、エミツタ電極
取出し用の電極層と前記バイポーラトランジスタ
回路における活性層に対応する部位に開口部がそ
れぞれ設けられ、これにより前記エミツタ電極と
バイポーラトランジスタ回路の各電極とが絶縁さ
れて構成されたことを特徴とする半導体装置であ
る。
すなわち、この発明は一対のバイポーラトラン
ジスタ回路及び絶縁層によつて半導体装置の高速
化・高集積化を実現することにある。
ジスタ回路及び絶縁層によつて半導体装置の高速
化・高集積化を実現することにある。
以下第１図及び第２図に基づく実施例に基づい
てこの発明を詳述する。なお、これによつてこの
発明が限定されるものではない。
てこの発明を詳述する。なお、これによつてこの
発明が限定されるものではない。
第１図ａ，ｂは半導体装置Ｓの縦断面図及びそ
の構成図で、第２図は半導体装置Ｓの製造工程を
示す図である。
の構成図で、第２図は半導体装置Ｓの製造工程を
示す図である。
第２図ａにおいて、１はシリコン単結晶板、２
は第１の酸化物単結晶膜からなる絶縁膜である。
この絶縁膜２は、安定化ジルコニア膜（ZrO2
0.8・Y2O30.2，ZrO20.8・MgO0.2）をスパツタ、
有機金属化学気相堆積法（MOCVD）、イオン化
クラスタビーム法（ICB）、原子層エピタキシヤ
ル法（ALE）、イオンプレーテング法等で形成し
たものである。
は第１の酸化物単結晶膜からなる絶縁膜である。
この絶縁膜２は、安定化ジルコニア膜（ZrO2
0.8・Y2O30.2，ZrO20.8・MgO0.2）をスパツタ、
有機金属化学気相堆積法（MOCVD）、イオン化
クラスタビーム法（ICB）、原子層エピタキシヤ
ル法（ALE）、イオンプレーテング法等で形成し
たものである。
まず、第１の絶縁膜２の上面に、シリコンのエ
ピタキシヤル装置によりモノシラン（SiH4）と
アルシン（AsH2）を原料として、第１のエピタ
キシヤル層としてのシリコンのエピタキシヤル
n+層３を0.3〜1μの範囲で形成する。そして、こ
のエピタキシヤルn+層３に、第２図(b)に示すよ
うに第１の絶縁膜２形成方法と同様な方法で第２
の絶縁膜４としての酸化物単結晶である安定化ジ
ルコニア膜を形成する。なお、この膜４は減圧化
学気相成長法（LPCVD）により形成された二酸
化ケイ素（SiO2）の酸化膜であつてもよい。こ
の絶縁膜(4)は、反応性イオンエツチング法
（RIE）によりバイポーラトランジスタ回路とし
て必要な活性領域５，５ａや、エミツタ共通電極
部８（第１図ａ参照）に当る各箇所が所定のパタ
ーンにエツチング処理され開口されている。１８
〜２０はその開口部である。
ピタキシヤル装置によりモノシラン（SiH4）と
アルシン（AsH2）を原料として、第１のエピタ
キシヤル層としてのシリコンのエピタキシヤル
n+層３を0.3〜1μの範囲で形成する。そして、こ
のエピタキシヤルn+層３に、第２図(b)に示すよ
うに第１の絶縁膜２形成方法と同様な方法で第２
の絶縁膜４としての酸化物単結晶である安定化ジ
ルコニア膜を形成する。なお、この膜４は減圧化
学気相成長法（LPCVD）により形成された二酸
化ケイ素（SiO2）の酸化膜であつてもよい。こ
の絶縁膜(4)は、反応性イオンエツチング法
（RIE）によりバイポーラトランジスタ回路とし
て必要な活性領域５，５ａや、エミツタ共通電極
部８（第１図ａ参照）に当る各箇所が所定のパタ
ーンにエツチング処理され開口されている。１８
〜２０はその開口部である。
次いで、絶縁膜４の上面に第２のエピタキシヤ
ル層としてのシリコンのエピタキシヤルｎ層１２
を所定の膜厚で形成する。（第２図ｃ参照）。
ル層としてのシリコンのエピタキシヤルｎ層１２
を所定の膜厚で形成する。（第２図ｃ参照）。
次に、第２図ｄに示すようにエピタキシヤルｎ
層１２の外表面に薄い酸化膜１３を形成し、その
後、イオン注入法により酸化膜１３を通してバイ
ポーラトランジスタ回路の活性層であるベース
p+層５，５ａ及びコレクタｎ層６，６ａを順次
形成する。又ベース電極取り出し用箇所にp+層
のベース電極層７，７ａを一対形成するととも
に、エミツタ電極の取り出し用の箇所には高濃度
のヒ素（As）を打込みn+層のエミツタ電極層８
を形成する。
層１２の外表面に薄い酸化膜１３を形成し、その
後、イオン注入法により酸化膜１３を通してバイ
ポーラトランジスタ回路の活性層であるベース
p+層５，５ａ及びコレクタｎ層６，６ａを順次
形成する。又ベース電極取り出し用箇所にp+層
のベース電極層７，７ａを一対形成するととも
に、エミツタ電極の取り出し用の箇所には高濃度
のヒ素（As）を打込みn+層のエミツタ電極層８
を形成する。
次いで、第２図ｅに示す如く、所定のパターン
に従つて、エミツタ電極層８とベース電極層７，
ベース電極層７とコレクタｎ層６、コレクタｎ層
６ａとベース電極層７ａ、バイポーラトランジス
タ回路T1とT2等の各部の分離用孔及びデバイス
全体の素子分離用の孔をエピタキシヤルｎ層１２
内に穿け、その上から全体に素子が分離用の絶縁
層１４をLPCVDにより形成する。なお、この層
１４は酸化膜からなる。
に従つて、エミツタ電極層８とベース電極層７，
ベース電極層７とコレクタｎ層６、コレクタｎ層
６ａとベース電極層７ａ、バイポーラトランジス
タ回路T1とT2等の各部の分離用孔及びデバイス
全体の素子分離用の孔をエピタキシヤルｎ層１２
内に穿け、その上から全体に素子が分離用の絶縁
層１４をLPCVDにより形成する。なお、この層
１４は酸化膜からなる。
その後表面を平坦化技術により平坦化し、第２
図ｆに示す様に、共通のエミツタ電極１１の窓１
５、前記T1のベース電極９の窓１６、前記T1の
コレクタ電極１０の窓１７、前記T2のコレクタ
電極１０ａの窓１７ａ、前記T2のベース電極９
ａの窓１６等の窓あけをRIEにより順次処理す
る。
図ｆに示す様に、共通のエミツタ電極１１の窓１
５、前記T1のベース電極９の窓１６、前記T1の
コレクタ電極１０の窓１７、前記T2のコレクタ
電極１０ａの窓１７ａ、前記T2のベース電極９
ａの窓１６等の窓あけをRIEにより順次処理す
る。
最後に、全面にわたつて電極のポリシリコンも
しくは金属電極を形成後、所定のパターンに従つ
てエツチングしてデバイス処理工程が完了し、第
１図ａの半導体装置Ｓが製造される。
しくは金属電極を形成後、所定のパターンに従つ
てエツチングしてデバイス処理工程が完了し、第
１図ａの半導体装置Ｓが製造される。
この装置Ｓは、その内部にエミツタ電極１１を
共通としたバイポーラトランジスタ回路T1，T2
を２個内蔵し、差動増幅機能を所持しているので
T1のベース電極９とT2のベース電極９ａに信号
を入れることにより動作する。
共通としたバイポーラトランジスタ回路T1，T2
を２個内蔵し、差動増幅機能を所持しているので
T1のベース電極９とT2のベース電極９ａに信号
を入れることにより動作する。
以上のごとく半導体装置Ｓを構成すことによつ
て、ECL回路（Emitter coupled logic）に最も
必要とする半導体装置の一部を容易に達成するこ
とができ、その上従来のバイポーラトランジスタ
回路はコレクタ接地型が多いけれど、この発明は
エミツタ接地型であるため、従来のものより作り
方や工程を簡略化することができる。しかも、一
対のバイポーラトランジスタ回路の各素子が完全
にアイソレーシヨン（絶縁）されているため高速
化や高集積化を実現することができる。さらに、
この装置Ｓは、バイポーラトランジスタ回路が対
称型に形成されているため、エミツタやコレクタ
の不純物濃度を変えることにより任意に接地方式
や回路を変えることが可能である。また、本実施
例においては、平坦なシリコン基板上に順次、安
定化ジルコニア膜、第１のエピタキシヤル層、安
定化ジルコニア膜及び第２のエピタキシヤル層が
積層され、さらに、安定化ジルコニア膜は反応性
ドライエツチング法（RIE）により加工されて半
導体装置が形成されている。従つて、高集積化及
び小型化が可能であるとともに、製造工程の簡略
化を図ることができる。なお、この発明はnpn型
のバイポーラトランジスタに限ることなく、pnp
型のバイポーラトランジスタについても適用出来
ることは言うまでもない。
て、ECL回路（Emitter coupled logic）に最も
必要とする半導体装置の一部を容易に達成するこ
とができ、その上従来のバイポーラトランジスタ
回路はコレクタ接地型が多いけれど、この発明は
エミツタ接地型であるため、従来のものより作り
方や工程を簡略化することができる。しかも、一
対のバイポーラトランジスタ回路の各素子が完全
にアイソレーシヨン（絶縁）されているため高速
化や高集積化を実現することができる。さらに、
この装置Ｓは、バイポーラトランジスタ回路が対
称型に形成されているため、エミツタやコレクタ
の不純物濃度を変えることにより任意に接地方式
や回路を変えることが可能である。また、本実施
例においては、平坦なシリコン基板上に順次、安
定化ジルコニア膜、第１のエピタキシヤル層、安
定化ジルコニア膜及び第２のエピタキシヤル層が
積層され、さらに、安定化ジルコニア膜は反応性
ドライエツチング法（RIE）により加工されて半
導体装置が形成されている。従つて、高集積化及
び小型化が可能であるとともに、製造工程の簡略
化を図ることができる。なお、この発明はnpn型
のバイポーラトランジスタに限ることなく、pnp
型のバイポーラトランジスタについても適用出来
ることは言うまでもない。
(ハ) 発明の効果
この発明は、第２の絶縁膜を介して二層のシリ
コンのエピタキシヤル層を有し、これらの層のう
ち上層側の層に一対のバイポーラトランジスタ回
路を形成するとともに、この回路の各電極とエミ
ツタ電極とが絶縁されて構成されたものであるか
ら、高速化・高集積化が実現でき、しかも小型化
することができ、その上素子分離が容易となると
ともに装置の製作工程を簡略化することができる
効果を奏する。
コンのエピタキシヤル層を有し、これらの層のう
ち上層側の層に一対のバイポーラトランジスタ回
路を形成するとともに、この回路の各電極とエミ
ツタ電極とが絶縁されて構成されたものであるか
ら、高速化・高集積化が実現でき、しかも小型化
することができ、その上素子分離が容易となると
ともに装置の製作工程を簡略化することができる
効果を奏する。
さらに、安定化ジルコニアは、シリコンと格子
定数が近く、さらに結晶系もシリコンと非常に類
似しています。また、絶縁性にも優れており、シ
リコン基板上に、結晶性のよい単結晶膜を形成す
ることができます。従つて、安定化ジルコニア膜
上に形成される第１のエピタキシヤル層であるシ
リコン能動層も、欠陥の少ない結晶性の良好なも
のを得ることができ、デバイスの性能が向上する
とともに、歩留りを改善することができる。
定数が近く、さらに結晶系もシリコンと非常に類
似しています。また、絶縁性にも優れており、シ
リコン基板上に、結晶性のよい単結晶膜を形成す
ることができます。従つて、安定化ジルコニア膜
上に形成される第１のエピタキシヤル層であるシ
リコン能動層も、欠陥の少ない結晶性の良好なも
のを得ることができ、デバイスの性能が向上する
とともに、歩留りを改善することができる。
第１図ａ，ｂはこの発明に係る半導体装置の一
実施例の原理を示す説明図及びその記号図、第２
図ａ〜ｆはその製造工程を示す説明図である。 Ｓ……半導体装置、T1，T2……バイポーラト
ランジスタ回路、１……シリコン単結晶基板、２
……第１の絶縁膜、３……エピタキシヤルn+層
（第１のエピタキシヤル層）、４……第２の絶縁
膜、１２……エピタキシヤル層（第２のエピタキ
シヤル層）、１８〜２０……開口部。
実施例の原理を示す説明図及びその記号図、第２
図ａ〜ｆはその製造工程を示す説明図である。 Ｓ……半導体装置、T1，T2……バイポーラト
ランジスタ回路、１……シリコン単結晶基板、２
……第１の絶縁膜、３……エピタキシヤルn+層
（第１のエピタキシヤル層）、４……第２の絶縁
膜、１２……エピタキシヤル層（第２のエピタキ
シヤル層）、１８〜２０……開口部。
Claims (1)
- １ シリコン結晶基板上に単結晶安定化ジルコニ
アからなる第１の絶縁膜を介して第１のエピタキ
シヤル層が形成され、さらにこの第１のエピタキ
シヤル層の上面に第２の絶縁膜を介して第２のエ
ピタキシヤル層が形成され、この第２のエピタキ
シヤル層には一つのエミツタ電極とこれを共通と
した一対のバイポーラトランジスタ回路が形成さ
れ、第２の絶縁膜には、エミツタ電極取出し用の
電極層と前記バイポーラトランジスタ回路におけ
る活性層に対応する部位に開口部がそれぞれ設け
られ、これにより前記エミツタ電極とバイポーラ
トランジスタ回路の各電極とが絶縁されて構成さ
れたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59244278A JPS61121466A (ja) | 1984-11-19 | 1984-11-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59244278A JPS61121466A (ja) | 1984-11-19 | 1984-11-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61121466A JPS61121466A (ja) | 1986-06-09 |
| JPH0467786B2 true JPH0467786B2 (ja) | 1992-10-29 |
Family
ID=17116364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59244278A Granted JPS61121466A (ja) | 1984-11-19 | 1984-11-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61121466A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7829971B2 (en) | 2007-12-14 | 2010-11-09 | Denso Corporation | Semiconductor apparatus |
| JP4894910B2 (ja) | 2009-01-15 | 2012-03-14 | 株式会社デンソー | 半導体装置の製造方法及び半導体装置並びにその半導体装置を内蔵する多層基板 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112044A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Semiconductor device |
-
1984
- 1984-11-19 JP JP59244278A patent/JPS61121466A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57112044A (en) * | 1980-12-29 | 1982-07-12 | Fujitsu Ltd | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61121466A (ja) | 1986-06-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4892837A (en) | Method for manufacturing semiconductor integrated circuit device | |
| US5164326A (en) | Complementary bipolar and CMOS on SOI | |
| US5430317A (en) | Semiconductor device | |
| JP2528592B2 (ja) | バイポ―ラ・トランジスタの製造方法 | |
| JPH0467786B2 (ja) | ||
| JPS60144950A (ja) | 半導体装置の製造方法 | |
| JPS60187055A (ja) | 半導体集積回路装置 | |
| JPS59138367A (ja) | 半導体装置 | |
| JPH02207534A (ja) | 半導体装置 | |
| JPH0669430A (ja) | 半導体装置の製造方法 | |
| JPH04192336A (ja) | 半導体装置及びその製造方法 | |
| JPS6367779A (ja) | 絶縁ゲ−ト型トランジスタおよびその製造方法 | |
| JP3260009B2 (ja) | 半導体装置及びその製造方法 | |
| JPS63246862A (ja) | 半導体装置 | |
| JPH03203333A (ja) | 半導体装置及びその製法 | |
| JP2518357B2 (ja) | 半導体装置及びその製造方法 | |
| JP2765864B2 (ja) | 半導体装置の製造方法 | |
| JP3173184B2 (ja) | 半導体装置 | |
| JPS59217363A (ja) | バイポ−ラ型半導体装置の製造方法 | |
| JPH0575033A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS62141768A (ja) | 半導体装置およびその製造方法 | |
| JPH04207038A (ja) | 半導体装置およびその製造方法 | |
| JPH05235012A (ja) | 半導体集積回路装置 | |
| JPH02237151A (ja) | 半導体記憶装置 | |
| JPH0335529A (ja) | バイポーラ半導体装置およびその製造方法 |