JPS59217363A - バイポ−ラ型半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、グラフトベースをもつトランジスタを含む
バイポーラ型半導体装置の製造技術、特に高速化および
高集積化が要求されるメモリ等を量産する上で有効な技
術に関するものである。

［背景技術］ 一般に、ベース抵抗の低減に有効な技術として、グラフ
１〜ベースをもつトランジスタ構造、すなわち、素子形
成領域内に表面からエミッタ、ベース、コレクタの順に
配置され、しかも前記エミッタの周囲に前記ベースより
も不純物濃度が高いグラフトベースを備えた構造が知ら
れている （たとえば、太田部−：超ＬＳＩ入門、オーム社、特に
Ｐ８２〜８７参照）、。

グラフトベースの利点を有効に得るためには、本発明者
の検討によれば、特に、グラフトベースとエミッタとの
位置合わせを正確に行なうことによりエミッタ・ベース
間耐圧などの特性劣化を防ぐこと、エミッタと素子間分
離領域との位置合わせを正確に行なうことによりベース
電流が四方からエミッタ直下のベース領域へ流れ込む構
造としてベース抵抗を低減すること、またグラフトベー
スとコレクタであるＮ＋埋込み層との距離を離すため、
不純物の再引き伸ばしを生じないようにして、コレクタ
・ベース間容量を増加させないこと、などが必要である
。

［発明の目的］ この発明の目的は、以上のような点に留意し、グラフト
ベースをもち、高速化に適したデバイスを、有効に製造
することができる技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、この明細書の記述および添付図面から明らかになるで
あろう。

［発明の概要］ この出願において開示される発明のうち、代表的なもの
の概要を簡単に説明すれば、下記のとおりである。

すなわち、この発明にあっては、素子間分離領域−エミ
ッターグラフトベースの各間を自己整合的に形成するこ
とによって、低いベース抵抗とエミッタ直下部分での浅
い接合との両立を可能とし、また素子間分離領域を溝掘
り分離法によって形成することによって、低温プロセス
を可能としグラフトベースの再引き伸ばしを抑えている
。

［実施例］ 第１ａ図〜第１ｇ図はこの発明の一実施例を処理工程順
に示した処理途中のデバイスの断面図、また第２図はこ
れら処理工程において用いる各ホトマスクの要部を示す
平面図である。第２図は第１ａ図〜第１ｇ図に示す処理
工程を理解する上での参考になるもので、同図中、１は
耐酸化性のマスク層ｌＯを形成するためのマスクパター
ン、２は溝１４を形成する際に用いるマスクパターン、
３はエミッタ２５を形成する際に用いるマスクパターン
、４はコレクタコンタクト領域２１を形成する際に用い
るマスクパターン、５はアルミニウム電極２６，２７．
２８を形成する際に用いるマスクパターンである。

（第１ａ図を参照して） シリコン半導体母体６はエピタキシャル成長用のＰ型シ
リコン半導体基板７と、基板７の表面に部分的に形成さ
れたＮ＋型の埋込み層８および基板７上にエピタキシャ
ル成長された、厚さ１〜２μｍ程度のＮ−型のシリコン
半導体層９とを有する。

このような半導体母体６の表面に、まず耐酸化性のマス
ク層としてのシリコンナイトライド膜１−０を部分的に
形成した後、そのシリコンナイトライド膜１０をマスク
とした選択酸化技術によって、厚さ７０ｎｍ程度の酸化
膜（ＳｉＯ２）１１を形成する。この場合、耐酸化性の
マスク層としての膜１０は、エミッタを形成すべき部分
１０１と、電気的な分離のための素子間分離領域を形成
すべき部分１０２と、ベースコンタクト領域とすべき部
分１０３と、ベース−コレクタコンタクト領域間を分離
するためのコレクタコンタクト分離領域を形成すべき部
分１０４とを覆っている。なお、膜■０の下層には、シ
リコン−シリコンナイトライド間の熱的ストレス低減の
ための厚さ１０ｎｍ程度の薄いシリコン酸化膜１２が形
成されている。

（第１１）図を参照して） ついで、前記マスクパターン２を用いて、半導体母体６
上にレジスト層１３を部分的に形成し、そのレジスト層
１３をマスクとして部分１０２゜１０４のシリコンナイ
トライド膜１０およびその下層の薄いシリコン酸化膜１
２をエツチングによって除去する。薄いシリコン酸化膜
１２のエツチング時には、当然酸化膜１１もエツチング
されるが、膜１１は膜１２に比べて厚いのでその表面部
分が除去されるだけである。

そこで、前記レジスト層１３および酸化膜１１をマスク
として部分１０２，１０４に、埋込み層８の」二部に達
する程度以上の深さの溝１４を形成する。溝１４の形成
には、エツチング指向性が高く、サイドエッチがほとん
どない反応性イオンエツチングによるのが良い。

（第１Ｃ図を参照して） 溝１４の形成後、レジスト層１３を除去してから溝１４
の表面部分にも酸化膜（Ｓ　ｉ　０２　）１５を形成す
る。この場合、半導体母体６の表面の酸化膜の厚さを均
一化する意味から、酸化膜１５の形成前に、既にある酸
化膜１１の表面部分あるいはそのほとんどをエツチング
によって除去するようにしても良い。そして、酸化膜１
５．１１を通してＰ型不純物であるボロンをイオン打込
みするこ１　　　　　　とによって、Ｐ＋型のグラフト
ベース１６およびチャネルストッパ１７を同時に形成す
る。

（第１ｄ図を参照して） 次に、耐酸化性のマスク層１０を除去してから、半導体
母体６の表面に厚さ１１００ｎ程度のシリコンナイトラ
イド膜１８および厚さ２μｍ程度の絶縁材料層（多結晶
シリコンあるいはＳｉＯ２など）１９を、低圧の化学的
気相成長法によって順次堆積する。絶縁材料層１９は溝
１４を埋め込むためのものであり、堆積後、等方性のド
ライエツチングによって溝１４の部分１９１，１９２，
１９３以外のものをすべて除去する。なお、シリコンナ
イトライド膜１８は、溝１４部分の酸化膜１５の保護類
、および前記ドライエツチング時のエツチングストッパ
として機能する。

（第１ｅ図を参照して） 溝１４の埋め込みを終えた後、前記シリコンナイトライ
ド膜１８をエツチングによって除去してから、半導体母
体６の表面にレジスト層２ｏを形成する。そして、その
レジスト層２０をマスクとしてコレクタコンタクト領域
部分を開口し、そこにＮ型不純物のリンをイオン打込み
することによってＮ１型のコレクタコンタクト領域２１
を形成する。

（第１ｆ図を参照して） 次に、前記レジスト層２０を除去してから、半導体母体
６の表面にボロンをイオン打込みすることによって、Ｐ
型の真性ベース２２およびベースコンタクト領域２３を
形成する。これらの領域を形成した後、半導体母体６の
表１面に新たなレジスト層２４を形成し、Ｎ型不純物で
あるひ素をイオン打込みすることによってＮ＋型のエミ
ッタ２５を形成する。この場合、比較的に厚い酸化膜１
１あるいは１５をイオン打込みに対するマスクとしとし
て利用できるので、前記レジスト層２４については、そ
の端部を酸化膜１１あるいは１５上に位置させれば良く
、そのための位置合わせは容易である。

（第１ｇ図を参照して） こうした後、表面の酸化膜を薄くエツチング除去するこ
とによりエミッタ２５、ベースコンタクト領域２３およ
びコレクタコンタクト領域２１の各部分を開口し、アル
ミニウムの蒸着およびパターニングによってエミッタ電
極２６、ベース電極２７およびコレクタ電極２８、さら
に図示しない配線を形成する。この場合、接合の浅いエ
ミッタ２５の部分に電極下地層として多結晶シリコンを
介在させることによって、アルミニウムが半導体層９の
シリコン中にくい込むことを確実に防止することもでき
る。

［効果］ 素子間分離領域−エミッタ２５−グラフトベース１６の
各間を自己整合的に形成するようにしているので、低い
ベース抵抗と浅い接合との両立が可能であり、デバイス
の高速化を図ることができる。また、素子間分離領域を
、溝１４の中に絶縁物を埋め込んだ溝造にしているので
、比較的低温のプロセスによってそれを得ることができ
、グラフトベース１６を形成した後で前記素子間分離領
域を形成してもグラフトベース１６の不純物を再分布さ
せるようなことがないため低いコレクタ・ベース間容量
が実現できる。さらに、エミッタ２５の周囲に酸化膜１
１あるいは１５を配置しているので、エミッタ穴をホト
レジスト寸法よりも小さくすることができ、ベース抵抗
の低減をより一層図ることができる。

なお、前記実施例ではベースコンタクト領域２３をウォ
ールド構造にしているので、素子間分離領域および寄生
容量を減らすことができ、しかもまた、最終構造にシリ
コンナイトライド膜が残らないので、表面の平坦化の上
で有利である。

しかし、この発明は前記実施例に限定されるも＼ のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。

［利用分野］ この発明はグラフトベースをもつトランジスタを含むバ
イポーラ型半導体装置の製法として広範に利用できるが
、特に高速化が要求される論理ＬＳＩ、メモリＬＳＩ等
の量産技術として用いることによって大きな効果を得る
ことができる。

１　　　　　１面０簡単′説明 第１ａ図〜第１ｇ図はこの発明の一実施例を示す工程図
、 第２図はそれらの処理工程で用いる各ホトマスクの要部
を示す平面図である。

１〜５・・・マスクパターン、６・・・半導体母体、７
・・・半導体基板、８・・・埋込み層、９・・・半導体
層、１０・・・耐酸化性のマスク層（シリコンナイトラ
イド膜）、１０１・・・エミッタを形成すべき部分、１
０２・・・素子間分離領域を形成すべき部分、Ｊ−１・
・・酸化膜、１２・・・薄いシリコン酸化膜、１３．２
０．２４・・・レジスト層、１４・・・溝、１５・・・
酸化膜、１６・・・グラフトベース、１７・・・チャネ
ルストッパ、１−８・・・シリコンナイトライド膜、１
９・・・絶縁材料層、１９１，１９２，１９３・・・絶
縁材料、２１・・・コレクタコンタクト領域、２２・・
・真性ベース、２３・・・ベースコンタク１〜領域、２
５・・・エミッタ、２６，２７，２８・・・第１０．図 第１八図 第１Ｃ図 第１ｄ図 第１ｅ図 第１ｆ図

Claims (1)

1. 【特許請求の範囲】 １、半導体母体−面の電気的に分離された素子形成領域
   内に、表面からエミッタ、ベース、コレクタの順に配置
   され、しかも前記エミッタの周囲に前記ベースよりも不
   純物濃度が高いグラフトベースを備えたトランジスタを
   含むバイポーラ型半導体装置を、次のような各工程を経
   て製造することを特徴とするバイポーラ型半導体装置の
   製造方法。 （Ａ）前記半導体母体の一面上、前記エミッタを形成す
   べき部分、および前記電気的な分離のための素子間分離
   領域を形成すべき部分に、同一のホトマスクを用いて耐
   酸化性のマスク層を形成し、そのマスク層を用いた選択
   酸化技術によって、半導体母体表面に酸化膜を選択的に
   形成する工程。 （Ｂ）前記耐酸化性のマスク層のうち、前記素子間分離
   領域を形成すべき部分を覆うものを除去し、その除去し
   た部分に溝を形成する工程。 （Ｃ）前記エミッタを形成すべき部分を覆う耐酸化性の
   マスク層を、不純物導入に対するマスクとして前記グラ
   フ１〜ベースを形成する工程。 （Ｉ））前記（Ｃ）工程後、前記溝を絶縁物で埋め込み
   、前記素子間分離領域を形成する工程。 （Ｅ）前記酸化型番マスクとして前記ベースおよびエミ
   ッタを形成する工程。 ２、前記グラフ１〜ベースの形成と同時に、前記溝の底
   部にチャネルストッパを形成する特許請求の範囲第１項
   に記載のバイポーラ型半導体装置の製造方法。