JPS59217362A - バイポ−ラ型半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明はグラフトベースをもつトランジスタを含むバ
イポーラ型半導体装置の製造技術、特に高速化および高
集積化が要求されるメモリ等を量産する上で有効な技術
に関するものである。

［背景技術］ 一般に、ベース抵抗ｒ　ｂｌ、・の低減と、接合のシャ
ロー化とを両立させる上で有効な技術として、グラフ１
〜ベースをもつトランジスタ構造、すなわち、素子形成
領域内に表面からエミッタ、ベース、コレクタの順に配
置され、しかも前記エミッタの周囲に前記ベースよりも
不純物濃度が高いグラフトベースを備えた構造が知られ
ている（たとえば、太田邦−：超ＬＳＩ入門、オーム社
、特にＰ８２〜８７参照）。

このようなグラフトベースを備えたものにあっては、グ
ラフトベースを含むが故にそれだけ処理工程が複雑とな
るが、グラフトベースの利点を有効に得るためには、本
発明者の検討によれば、特に、グラフトベースとエミッ
タ、エミッタと素子間分離領域との各位置合わせを正確
に行なうこと、またグラフトベースとベース（真性ベー
ス）とを別々に形成することなどが必要である。

［発明の目的］ この発明の目的は、以上のような点に留意し、グラフト
ベースをもち、高速化に適したデバイスを有効に製造す
ることができる技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴は
、この明細書の記述および添付図面から明らかになるで
あろう。

［発明の概要］ この出願において開示される発明のうち、代表的なもａ
の概要を簡単に説明すれば、下記のとおりである。

すなわち、この発明にあっては、素子間分離領域−エミ
ッターグラフトベースの各間を自己整合的に形成し、し
かも低いベース抵抗ｒ　ｂｌ、□と浅い接合との両立を
可能とすることによって、高集積かつ高速なデバイスを
得るようにし、またグラフトベースを形成するためのイ
オン打込み後に、ベースを形成すべき部分の半導体をエ
ツチングすることによって、ベースをグラフトベースと
別に形成するようにしている。

［実施例］ 第１図〜第７図はこの発明の一実施例を処理工程順に示
した処理途中のデバイスの断面図である。

（第１図を参照して） シリコン半導体母体１００はエピタキシャル成長用の面
方位（１００）のＰ型シリコン半導体基板１と、基板１
上にエピタキシャル成長された、厚さ１〜２μｍ程度の
Ｎ−型のシリコン半導体層２とを有する。なお、３はＮ
十型の埋込み層、４はＰ＋型のチャンネルストッパであ
る。

このような半導一体母体１００の半導体層２の表面に、
熱酸化による５ｉ０２からなる薄い絶縁膜５、および化
学的気相成長法によるＳｉ３Ｎ、からなる耐酸化膜６を
順次形成した後、耐酸化膜６の上に多結晶シリコンから
なる部分的なマスク層７を形成する。マスク層７は、エ
ミッタを形成すべき部分７１と、電気的な分離のための
素子間分離領域を形成すべき部分７２と、ベース−コレ
クタコンタクト領域間を分離するためのコレクタコンタ
クト分離領域を形成すべき部分７３の各部分を除く箇所
全体を被っている。このマスク層７は同一のホトマスク
を用いたホトリソグラフィ技術によって形成されるので
、部分７１，７２．７３の各間にはマスク合わせ余裕が
不要である。

（第２図を参照して） 次に、パターニングされた層７を熱酸化によって完全に
酸化物と化してから、部分７１を含む素子形成領域上を
レジスト８で被う。そして、レジ（スト８および酸化物
と化した層７をマスクとして、部分７２および７３にお
ける耐酸化膜６を選択的にエツチングし除去する。耐酸
化膜６のエツチングには、異方性の反応性イオンエツチ
ングが好適である。

（第３図を参照して） そこで、レジスト８を除去した後、パターニングされた
耐酸化膜６をマスクとした選択酸化技術によって、厚い
酸化膜（Ｓ　ｉ　０２　）９，１０を形成する。酸化膜
９は電気的分離のための素子間分離領域を構成し、また
酸化膜１０はコレクタコンタクト分離領域を構成するこ
とになる。こうした後、前記酸化物と化した層７を用い
て、下層の耐酸化膜６に対しエミッタ部分の穴あけを行
なう。

この穴あけについても、異方性の反応性イオンエツチン
グが有効である。

（第４図を参照して） 次に、通常のホトリソグラフィ技術およびＮ型不純物で
あるリンのイオン打込みによってＮ＋型のコレクタコン
タクト領域１１を形成する。つづいて、表面の層７およ
び耐酸化膜６を順次エツチングし除去してから、半導体
層２の表面にイオン打込みによりＰ型不純物であるボロ
ンを導入してＰ十型のグラフトベース１２を形成する。

グラフトベース１２形成のためのイオン打込み時には、
部分７１における絶縁膜５に穴１３が形成されているた
め、イオン打込みによる不純物の接合深さは穴１３の部
分がわずかながら他の部分よりも深くなる。−なお、グ
ラフトベース形成のためのイオン打込み前に、穴１３部
分の半導体層２の表面にたとえば５０Ａ程度のきわめて
薄い酸化膜を形成するようにするならば、その部分の結
晶欠陥等の防止を有効に図ることができる。

（第５図を参照して） そこで、六１３部分における半導体層２の表面を、反応
性イオンエツチングによって除去する。

この反応性イオンエツチングは高いエツチング指向性を
もっており、サイドエツチングがほとんどないので、後
述するエミッタの微細化の上できわめて有利である。

このようなエツチング後、シリコンが露出している部分
７１に、化学的気相成長法およびホトリソグラフィ技術
によって多結晶シリコン膜１４を選択的に形成する。

（第６図を参照して） 次に、良く知られた方法でリンシリケートガラスｎＨＦ
のパシベーシゴン膜１５を全面に堆積し、さらにエミッ
タ部の窓あけを行ない、前記多結晶シリコン膜１４を通
してＰ型のベース１６およびＮ＋型のエミッタ１７を順
次形成する。ベース拡散の不純物としてボロン、エミッ
タ拡散の不純物としてひ素を用いるが、多結晶シリコン
膜１４を通して拡散させているので、浅い接合となすこ
とができる。

（第７図を参照して） こうしてベース１６およびエミッタ１７を形成した後、
ベースおよびコレクタコンタクト領域等の窓あけを行な
い電極および配線をなすアルミニウム層１８を形成する
。エミッタ１７の部分のアルミニウム層１８の下には下
地層として多結晶シリコン膜１４が介在するので、アル
ミニウムが半導体層２中にくい込むことが防止でき、エ
ミッタ１７のシャロー化に有利である。

［効果］ 素子間分離領域９−エミッタ１７−グラフ１〜ベース１
２の各間を自己整合的に形成するようにしているので、
マスク合わせ余裕、寄生容量等を低減し高集積化および
高速化を図ることができる。

また、クラフトベース１２を形成するためのイオン打込
み後に、ベースを形成すべき部分の半導体をエツチング
するようにしているので、ベース１６とグラフ１へベー
ス１２とを別々に形成することができ、クラフトベース
１２による利点を有効に得ることができる。

また、ベース１６およびエミッタ１７への不純物導入を
、半導体膜１４を通して行なっているので、浅い接合を
形成することができ、しゃ断層波数ｆＴなどトランジス
タ特性を向上させることができる。

以上この発明者によってなされた発明を実施例に基づき
具体的に説明したが、この発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。たとえば、次のよう
な変更が可能である。

■前記実施例では、穴１３部分における半導体層２のエ
ツチングを、異方性の反応性イオンエツチングによって
行なっているが、とドラジンによる異方性エッチジグに
よって行なうことができる。

■また、前記多結晶シリコン膜１４のような、エミッタ
およびベースの拡散源となりうる半導体膜を部分７１上
にのみ選択的に堆積する方法として、選択的エピタキシ
ャル成長法を用いることもできる。

【図面の簡単な説明】

第１図〜第７図はこの発明の一実施例を工程順に示す断
面図である。 １００・・・半導体母体、１・・・半導体基板、２・・
・半導体層、３・・・埋込み層、４・・・チャンネルス
トッパ、５・・・絶縁膜、６・・・耐酸化膜。 ７・・・マスク層、７１・・・エミッタを形成すべき部
分、７２・・・素子間分離領域を形成すべき部分。

Claims (1)

1. 【特許請求の範囲】 １、半導体母体−面の電気的に分離された素子形成領域
   内に、表面からエミッタ、ベース、コレクタの順に配置
   され、しかも前記エミッタの周囲に前記ベースよりも不
   純物濃度が高いグラフトベースを備えたトランジスタを
   含むバイポーラ型半導体装置を、次のような各工程を経
   て製造することを特徴とするバイポーラ型半導体装置の
   製造方法。 （Ａ）前記エミッタを形成すべき部分と、前記電気的な
   分離のための素子間分離領域を形成すべき部分とを同一
   のマスク上で規定し、前記半導体母体の一面に絶縁物か
   らなる素子間分離領域を形成し、かつ前記半導体母体の
   一面を被う絶縁膜にエミッタのパターニングを行なう工
   程。 （Ｂ）（Ａ）工程で用いたマスクを除去した後、前記半
   導体母体の一面に、グラフトベース形成のためのイオン
   打込みをなす工程。 （Ｃ）前記半導体母体の一面のうち、前記エミッタを形
   成すべき部分の半導体を選択的に除去した後、その除去
   した部分を、不純物の拡散源となりうる半導体膜で被う
   工程。 （Ｄ）（Ｃ）工程における前記半導体膜を通して不純物
   を拡散させることによって、前記ベースおよびエミッタ
   を形成する工程。 （Ｅ）（Ｄ）工程後、前記半導体膜をエミッタ電極の下
   地層として各電極および配線を形成する工程。 ２、前記半導体母体は、エピタキシャル成長用の半導体
   基板と、その上に成長された逆導電型の半導体層とから
   なり、この半導体層は側面が絶縁物からなる素子間分離
   領域によって、底面が埋込み層と前記基板とのＰＮ接合
   によってそれぞれ電気的に分離されている特許請求の範
   囲第１項に記載の製造方法。 ３、前記した半導体基板、半導体層および半導体膜の各
   材料はシリノンである特許請求の範囲第２項に記載の製
   造方法。 ４、前記絶縁膜はシリコン酸化膜である特許請求の範囲
   第３項に記載の製造方法。 ５、前記（Ａ）工程は、次の（Ａ１）〜（Ａ３）の各工
   程からなる特許請求の範囲第１項に記載の製造方法。 （ＡＩ）前記半導体母体の一面に絶縁膜を介在して耐酸
   化膜を形成し、この耐酸化膜上、前記エミッタを形成す
   べき部分、および前記電気的な分離のための素子間分離
   領域を形成すべき部分の画部分を除く箇所に、同一のホ
   トマスクを用いて多結晶シリコンからなるマスク層を形
   成する工程。 （Ａ２）前記マスク層を酸化した後、酸化したマスク層
   を用いて前記素子間分離領域を形成すべき部分の耐酸化
   膜を選択的に除去し、その除去した部分に絶縁物からな
   る素子間分離領域を形成する工程。 （Ａ３）前記絶縁膜のうち、□エミッタを形成すべき部
   分を、前記酸化したマスク層を用いて選択的ｉ　　　　
   　　　に除去する工程。 ６、前記（Ｃ）工程における半導体の除去方法として、
   反応性イオンエツチング法を用いる特許請求の範囲第１
   項あるいは第３項に記載の製造方法。 ７、前記半導体基板は（１００）シリコン基板であり、
   前記（Ｃ）工程における半導体の除去方法として、ヒド
   ラジンによる異方性エツチング法を用いる特許請求の範
   囲第３項に記載の製造方法。