JPH0128508B2 - - Google Patents
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- JPH0128508B2 JPH0128508B2 JP56129404A JP12940481A JPH0128508B2 JP H0128508 B2 JPH0128508 B2 JP H0128508B2 JP 56129404 A JP56129404 A JP 56129404A JP 12940481 A JP12940481 A JP 12940481A JP H0128508 B2 JPH0128508 B2 JP H0128508B2
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- polycrystalline silicon
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Description
【発明の詳細な説明】
この発明は、バイポーラ型の半導体集積回路装
置の製造方法に関する。
置の製造方法に関する。
バイポーラ型半導体集積回路の製造において、
素子面積を縮小させることは、集積密度の向上の
みならず、寄生容量の低減化により低消費電力化
および高速動作を可能にする。
素子面積を縮小させることは、集積密度の向上の
みならず、寄生容量の低減化により低消費電力化
および高速動作を可能にする。
上記目的のため、通常電極金属の微細加工限度
とマスク合せ余裕とによつて規定されるトランジ
スタのベース面積を多結晶シリコンを用いて電極
を取り出すことによつてさらに著しく縮小させる
技術が近年相次いで提案されており、その一例を
第１図に示す。
とマスク合せ余裕とによつて規定されるトランジ
スタのベース面積を多結晶シリコンを用いて電極
を取り出すことによつてさらに著しく縮小させる
技術が近年相次いで提案されており、その一例を
第１図に示す。
第１図は前述のように、多結晶シリコンを使用
した自己整合技術によつて電極を取り出し、さら
に多結晶シリコンを抵抗として使用して寄生容量
を低減させているものであり、その製造工程を以
下順を追つて説明する。
した自己整合技術によつて電極を取り出し、さら
に多結晶シリコンを抵抗として使用して寄生容量
を低減させているものであり、その製造工程を以
下順を追つて説明する。
まず、公知の技術によつて、P-型基板にN+埋
込拡散を施し、N-型エピタキシヤル層育成、酸
化膜分離工程を経て、コレクタ抵抗低減用のN+
デイープコレクタ領域を、上記N+埋込層に倒達
するまで拡散した後の状態を第１図Ａに示す。
込拡散を施し、N-型エピタキシヤル層育成、酸
化膜分離工程を経て、コレクタ抵抗低減用のN+
デイープコレクタ領域を、上記N+埋込層に倒達
するまで拡散した後の状態を第１図Ａに示す。
すなわち、第１図Ａにおいて、１はP-型シリ
コン基板、２はN+型埋込拡散層、３はコレクタ
となるN-型エピタキシヤル層、４は素子分離シ
リコン酸化膜、５はN+デイープコレクタ領域で
ある。
コン基板、２はN+型埋込拡散層、３はコレクタ
となるN-型エピタキシヤル層、４は素子分離シ
リコン酸化膜、５はN+デイープコレクタ領域で
ある。
次に、第１図Ｂに示すように、コレクタ層３の
表面にイオン注入などの方法により、選択的にＰ
型不純物、たとえば、硼素を導入し、メインベー
ス層６を形成する。
表面にイオン注入などの方法により、選択的にＰ
型不純物、たとえば、硼素を導入し、メインベー
ス層６を形成する。
続いて、メインベース層６、デイープコレクタ
５の表面を露出し、第１図Ｃに示すように、全面
に多結晶シリコン層７を育成し、さらに、その多
結晶シリコン７上の所定部分、すなわち、サイド
ベースおよびベース電極引出し部、エミツタ・コ
レクタ電極ならびに抵抗などの形成予定領域に選
択酸化のためのマスク層８1，８2，８3，８4を形
成する。このマスク層８1，８2，８3，８4は薄い
シリコン酸化膜上にシリコン窒化膜を積層した２
層膜よりなる。
５の表面を露出し、第１図Ｃに示すように、全面
に多結晶シリコン層７を育成し、さらに、その多
結晶シリコン７上の所定部分、すなわち、サイド
ベースおよびベース電極引出し部、エミツタ・コ
レクタ電極ならびに抵抗などの形成予定領域に選
択酸化のためのマスク層８1，８2，８3，８4を形
成する。このマスク層８1，８2，８3，８4は薄い
シリコン酸化膜上にシリコン窒化膜を積層した２
層膜よりなる。
次に、選択酸化処理により、第１図Ｄのよう
に、マスク層８1，８2，８3，８4直下の多結晶シ
リコン層７をそれぞれ７1，７2，７3，７4として
残し、表面にマスク層を有しない多結晶シリコン
をシリコン酸化膜９に変える。
に、マスク層８1，８2，８3，８4直下の多結晶シ
リコン層７をそれぞれ７1，７2，７3，７4として
残し、表面にマスク層を有しない多結晶シリコン
をシリコン酸化膜９に変える。
続いて、サイドベースおよびベース電極引出し
部ならびに抵抗を形成する部分のマスク層８1，
８2をそれぞれ除去し、その部分の多結晶シリコ
ン層７1，７2にイオン注入などによつて高濃度の
Ｐ型不純物、たとえば、硼素を導入し、熱酸化処
理を施す。このとき、第１図Ｅに示すように、多
結晶シリコン７1中のＰ型不純物の一部がメイン
ベース６中に拡散し、サイドベース１０となる。
部ならびに抵抗を形成する部分のマスク層８1，
８2をそれぞれ除去し、その部分の多結晶シリコ
ン層７1，７2にイオン注入などによつて高濃度の
Ｐ型不純物、たとえば、硼素を導入し、熱酸化処
理を施す。このとき、第１図Ｅに示すように、多
結晶シリコン７1中のＰ型不純物の一部がメイン
ベース６中に拡散し、サイドベース１０となる。
引き続き、残つたマスク層８2，８3を除去し、
この部分の多結晶シリコン層７2，７3に高濃度の
Ｎ型不純物、たとえば、砒素を導入し、熱酸化処
理を施し、メインベース６中にエミツタ１１を形
成する（第１図Ｆ）。同時に、サイドベース１０
はさらに深く拡散される。
この部分の多結晶シリコン層７2，７3に高濃度の
Ｎ型不純物、たとえば、砒素を導入し、熱酸化処
理を施し、メインベース６中にエミツタ１１を形
成する（第１図Ｆ）。同時に、サイドベース１０
はさらに深く拡散される。
その後、第１図Ｇのように、コンタクトホール
を開窓し、金属配線１２1，１２2，１２3，１２
４，１２5を施して、半導体集積回路装置が完成す
る。コンタクトホールは周囲の厚いシリコン酸化
膜９により、自己整合的に開窓され、また、ベー
ス電極は多結晶シリコン７1によつて素子領域の
外部に引き出され、その上に金属配線１２1が接
続される。
を開窓し、金属配線１２1，１２2，１２3，１２
４，１２5を施して、半導体集積回路装置が完成す
る。コンタクトホールは周囲の厚いシリコン酸化
膜９により、自己整合的に開窓され、また、ベー
ス電極は多結晶シリコン７1によつて素子領域の
外部に引き出され、その上に金属配線１２1が接
続される。
なお、エミツタ１１の紙面に垂直方向の両端は
分離酸化膜４に接触したいわゆるウオールドエミ
ツタ構造を成している。
分離酸化膜４に接触したいわゆるウオールドエミ
ツタ構造を成している。
上記の製造方法は耐圧の高いウオールドエミツ
タ構造トランジスタを容易に形成することと、多
結晶シリコンによるベース電極引出しにより、素
子面積を著しく縮小することを可能にした秀れた
方法であるが、以下に列挙するごとき短所を合わ
せもつている。
タ構造トランジスタを容易に形成することと、多
結晶シリコンによるベース電極引出しにより、素
子面積を著しく縮小することを可能にした秀れた
方法であるが、以下に列挙するごとき短所を合わ
せもつている。
(1) メインベースの形成（第１図Ｂ）からエミツ
タ形成（第１図Ｆ）までの間の熱処理が多いた
め、メインベースが深くなる。
タ形成（第１図Ｆ）までの間の熱処理が多いた
め、メインベースが深くなる。
(2) エミツタ上のマスク層８2の除去において、
十分にオーバエツチできないため、多結晶シリ
コン７2とマスク層８2の間にくさび状に張り出
したシリコン酸化膜（いわゆるバーズビーク：
bird’ｓ beak）が残り、多結晶シリコン７2
の中に十分なＮ型不純物を供給することが困難
である。
十分にオーバエツチできないため、多結晶シリ
コン７2とマスク層８2の間にくさび状に張り出
したシリコン酸化膜（いわゆるバーズビーク：
bird’ｓ beak）が残り、多結晶シリコン７2
の中に十分なＮ型不純物を供給することが困難
である。
(3) 多結晶シリコン中の不純物拡散係数は単結晶
シリコン中に比べて著しく速いため、エミツタ
上の多結晶シリコン７2中に導入されたＮ型不
純物は多結晶シリコン７2中に一様になつた後、
メインベース６に拡散し、エミツタ１１を形成
するが、多結晶シリコン７2の膜厚が厚いため、
高いエミツタ表面濃度が得られない。
シリコン中に比べて著しく速いため、エミツタ
上の多結晶シリコン７2中に導入されたＮ型不
純物は多結晶シリコン７2中に一様になつた後、
メインベース６に拡散し、エミツタ１１を形成
するが、多結晶シリコン７2の膜厚が厚いため、
高いエミツタ表面濃度が得られない。
(4) 高不純物濃度での多結晶シリコンの層抵抗は
膜厚に強く依存し、膜厚が薄いほど高くなる。
したがつて、２度の酸化処理によつて膜厚が減
少したベース電極引出し用多結晶シリコン７1
の低抵抗化が困難である。
膜厚に強く依存し、膜厚が薄いほど高くなる。
したがつて、２度の酸化処理によつて膜厚が減
少したベース電極引出し用多結晶シリコン７1
の低抵抗化が困難である。
(5) 同様に、抵抗用多結晶シリコン７4の膜厚変
化量が大きいため、抵抗値の再現性が乏しい。
化量が大きいため、抵抗値の再現性が乏しい。
以上のうち、(1)，(2)，(3)項により、トランジス
タのベース幅が広くなり、エミツタ濃度が低いた
め、注入効率も低く、高いエミツタ接地電流増幅
率hfeを得ることが困難であり、ひいては、遮断
周波数Tも高くできない。
タのベース幅が広くなり、エミツタ濃度が低いた
め、注入効率も低く、高いエミツタ接地電流増幅
率hfeを得ることが困難であり、ひいては、遮断
周波数Tも高くできない。
また(4)項によつて、ベース直列抵抗rbが高くな
り、以上の２点はともにトランジスタの高周波特
性を悪化させるものである。
り、以上の２点はともにトランジスタの高周波特
性を悪化させるものである。
すなわち、素子の微細化と多結晶シリコン抵抗
の採用により、寄生容量を低減し、低消費電力領
域（低電流領域）での遅延時間消費電力損は改善
されるが、さらに電流を増しても、遅延時間は通
常の多結晶シリコンを用いない構造のものほど減
少せず、また上記(5)項の理由によつて、集積回路
装置の特性が処理条件の変動に敏感に依存し、安
定な性能を得ることが困難であると云う欠点を有
していた。
の採用により、寄生容量を低減し、低消費電力領
域（低電流領域）での遅延時間消費電力損は改善
されるが、さらに電流を増しても、遅延時間は通
常の多結晶シリコンを用いない構造のものほど減
少せず、また上記(5)項の理由によつて、集積回路
装置の特性が処理条件の変動に敏感に依存し、安
定な性能を得ることが困難であると云う欠点を有
していた。
さらに、(1)項の改善には、低温処理が必要であ
るが、多結晶シリコン７1，７4へのＰ型不純物
（硼素）導入後の酸化処理を低温化すると、多結
晶シリコンから成長するシリコン酸化膜への不純
物の偏析が増し、ベース直列抵抗rbを増大させ、
抵抗値の変動も大きくなる。
るが、多結晶シリコン７1，７4へのＰ型不純物
（硼素）導入後の酸化処理を低温化すると、多結
晶シリコンから成長するシリコン酸化膜への不純
物の偏析が増し、ベース直列抵抗rbを増大させ、
抵抗値の変動も大きくなる。
また、(2)項、(3)項を改善するためには、多結晶
シリコン７1，７4上の酸化膜を厚くしなければな
らず、(4)項、(5)項の悪化を招く。以上のように、
(1)項〜(3)項と、(4)項、(5)項とは互いに相反する要
求をもつていた。
シリコン７1，７4上の酸化膜を厚くしなければな
らず、(4)項、(5)項の悪化を招く。以上のように、
(1)項〜(3)項と、(4)項、(5)項とは互いに相反する要
求をもつていた。
この発明は、上記の点にかんがみなされたもの
で、高いエミツタ接地電流増幅率（以下、hfeと
云う）、高い遮断周波数（以下Tと云う）および
低いベース直列抵抗（以下、rbと云う）をもつト
ランジスタと安定した多結晶シリコン抵抗とを有
し、低消費電力性と高速性を兼備した高密度のバ
イポーラ型半導体集積回路装置の製造方法を提供
することを目的とする。
で、高いエミツタ接地電流増幅率（以下、hfeと
云う）、高い遮断周波数（以下Tと云う）および
低いベース直列抵抗（以下、rbと云う）をもつト
ランジスタと安定した多結晶シリコン抵抗とを有
し、低消費電力性と高速性を兼備した高密度のバ
イポーラ型半導体集積回路装置の製造方法を提供
することを目的とする。
以下、この発明の半導体集積回路装置の製造方
法の実施例について図面に基づき説明する。第２
図Ｅ〜第２図Ｇはその一実施例の製造工程を説明
するための図である。図示の実施例において、多
結晶シリコンの選択酸化までの工程を示す図は第
１図Ａ〜第１図Ｄと同一であるため割愛した。ま
た、第２図Ｅ〜第２図Ｇにおいて、第１図Ａ〜第
１図Ｇと同一部分には同一符号を付してその説明
を省略する。
法の実施例について図面に基づき説明する。第２
図Ｅ〜第２図Ｇはその一実施例の製造工程を説明
するための図である。図示の実施例において、多
結晶シリコンの選択酸化までの工程を示す図は第
１図Ａ〜第１図Ｄと同一であるため割愛した。ま
た、第２図Ｅ〜第２図Ｇにおいて、第１図Ａ〜第
１図Ｇと同一部分には同一符号を付してその説明
を省略する。
まず、第１図Ａ〜第１図Ｄに示される工程のう
ち、特記すべき点を説明する。第１図Ａ、第１図
Ｂの工程は従来と全く同一であり、メインベース
（第２領域）６はコレクタ層（第１領域）３中に
Ｐ型不純物、たとえば、硼素を1014cm-2程度イオ
ン注入などによつて導入し、900℃以下程度の不
活性雰囲気中でアニールして浅く形成する。
ち、特記すべき点を説明する。第１図Ａ、第１図
Ｂの工程は従来と全く同一であり、メインベース
（第２領域）６はコレクタ層（第１領域）３中に
Ｐ型不純物、たとえば、硼素を1014cm-2程度イオ
ン注入などによつて導入し、900℃以下程度の不
活性雰囲気中でアニールして浅く形成する。
次に、第１図Ｃのように、多結晶シリコン層７
を2000〜6000Å程度成長させ、薄いシリコン酸化
膜とシリコン窒化膜よりなるマスク層８1〜８4を
低温で形成する。たとえば、多結晶シリコン層７
を850℃で10分間ウエツト酸化することにより、
約300Åの薄い酸化膜を形成し、シリコン窒化膜
は気相成長により800℃程度で育成できる。なお、
多結晶シリコンの成長温度は600℃程度である。
を2000〜6000Å程度成長させ、薄いシリコン酸化
膜とシリコン窒化膜よりなるマスク層８1〜８4を
低温で形成する。たとえば、多結晶シリコン層７
を850℃で10分間ウエツト酸化することにより、
約300Åの薄い酸化膜を形成し、シリコン窒化膜
は気相成長により800℃程度で育成できる。なお、
多結晶シリコンの成長温度は600℃程度である。
第１図Ｄに示される多結晶シリコン層７の選択
酸化は高圧酸化を用いることにより、900℃以下
程度の低温でも比較的短時間で形成可能である。
酸化は高圧酸化を用いることにより、900℃以下
程度の低温でも比較的短時間で形成可能である。
以下、第２図Ｅ〜第２図Ｇを参照して説明を続
ける。第１図Ｄに続いて、エミツタおよびコレク
タ電極を形成する部分のマスク層８2，８3をそれ
ぞれ除去し、多結晶シリコン７2，７3中にイオン
注入などの手段によつてＮ型不純物、たとえば、
砒素を1016cm-2程度の高濃度に導入し、900℃〜
1000℃程度の温度で熱酸化することにより、この
部分の多結晶シリコン上に厚いシリコン酸化膜を
成長させる。これにより、多結晶シリコン層７2，
７3の膜厚を減じる。このとき、多結晶シリコン
７2中のＮ型不純物の一部がメインベース６中に
拡散し、エミツタ（第３領域）１１を形成する。
ける。第１図Ｄに続いて、エミツタおよびコレク
タ電極を形成する部分のマスク層８2，８3をそれ
ぞれ除去し、多結晶シリコン７2，７3中にイオン
注入などの手段によつてＮ型不純物、たとえば、
砒素を1016cm-2程度の高濃度に導入し、900℃〜
1000℃程度の温度で熱酸化することにより、この
部分の多結晶シリコン上に厚いシリコン酸化膜を
成長させる。これにより、多結晶シリコン層７2，
７3の膜厚を減じる。このとき、多結晶シリコン
７2中のＮ型不純物の一部がメインベース６中に
拡散し、エミツタ（第３領域）１１を形成する。
なお、マスク層８2，８3の下層のシリコン酸化
膜の除去に際して、周囲が非常に厚い多結晶シリ
コン酸化膜９およびマスク層８1，８4で覆われて
いるので、バーズビークを除去するために十分オ
ーバエツチすることができる（第２図Ｅ参照）。
膜の除去に際して、周囲が非常に厚い多結晶シリ
コン酸化膜９およびマスク層８1，８4で覆われて
いるので、バーズビークを除去するために十分オ
ーバエツチすることができる（第２図Ｅ参照）。
次に、第２図Ｆに示すように、残存したマスク
層８1，８4を除去し、多結晶シリコン７1，７4中
にＰ型不純物たとえば硼素を1015〜1016cm-2程度
の高濃度に導入し、熱酸化処理を施して、メイン
ベース６中にサイドベース（第４領域）１０を形
成するとともに、エミツタ１１をさらに深く拡散
し、適当なhfeが得られるようにコントロールす
る。
層８1，８4を除去し、多結晶シリコン７1，７4中
にＰ型不純物たとえば硼素を1015〜1016cm-2程度
の高濃度に導入し、熱酸化処理を施して、メイン
ベース６中にサイドベース（第４領域）１０を形
成するとともに、エミツタ１１をさらに深く拡散
し、適当なhfeが得られるようにコントロールす
る。
続いて、従来例と同様に、第２図Ｇに示すよう
に、コンタクトホールを開窓し、金属配線を施し
て、半導体集積回路装置が完成する。
に、コンタクトホールを開窓し、金属配線を施し
て、半導体集積回路装置が完成する。
以上のような実施例によれば、以下に列挙する
ような効果が得られる。
ような効果が得られる。
(a) メインベースの形成からエミツタ形成までの
間の熱処理は多結晶シリコン成長、マスク層形
成および選択酸化のみであり、すべて900℃程
度以下の低温処理が可能である。サイドベース
よりエミツタを先に形成するので、その後の熱
処理工程によりエミツタに比べメインベースが
深くなることがない。
間の熱処理は多結晶シリコン成長、マスク層形
成および選択酸化のみであり、すべて900℃程
度以下の低温処理が可能である。サイドベース
よりエミツタを先に形成するので、その後の熱
処理工程によりエミツタに比べメインベースが
深くなることがない。
(b) エミツタ上のマスク層８2の除去において、
十分なオーバエツチが可能なので、バーズビー
クは除去され、多結晶シリコン７2中に十分な
Ｎ型不純物が供給できる。
十分なオーバエツチが可能なので、バーズビー
クは除去され、多結晶シリコン７2中に十分な
Ｎ型不純物が供給できる。
(c) 砒素などのＮ型不純物の偏析係数は約10程度
と大きいため、多結晶シリコン７2の表面に厚
い酸化膜を形成した後にも大部分のＮ型不純物
は膜厚が減少した多結晶シリコン７2中に残留
するので、高い表面濃度をもつエミツタを形成
できる。
と大きいため、多結晶シリコン７2の表面に厚
い酸化膜を形成した後にも大部分のＮ型不純物
は膜厚が減少した多結晶シリコン７2中に残留
するので、高い表面濃度をもつエミツタを形成
できる。
(d) ベース電極引出し用多結晶シリコン７1の酸
化量が少なく、多結晶シリコン膜厚を厚く保持
できるため、rbが小さい。
化量が少なく、多結晶シリコン膜厚を厚く保持
できるため、rbが小さい。
(e) 同様に、抵抗用多結晶シリコン７4の膜厚変
化が小さいので、抵抗値の再現性がよい。
化が小さいので、抵抗値の再現性がよい。
以上のように、従来の製造方法による半導体集
積回路のもつていた欠点はすべて解決され、高い
hfe，Tおよび低いrbをもつ高速動作に適したトラ
ンジスタ、抵抗値の再現性のよいポリシリコン抵
抗をもつ低消費電力―高速動作を兼備し、性能の
安定した半導体集積回路装置を製造することがで
きる。
積回路のもつていた欠点はすべて解決され、高い
hfe，Tおよび低いrbをもつ高速動作に適したトラ
ンジスタ、抵抗値の再現性のよいポリシリコン抵
抗をもつ低消費電力―高速動作を兼備し、性能の
安定した半導体集積回路装置を製造することがで
きる。
なお、上記実施例では、第１図に示した構造の
半導体集積回路装置を例にとつて説明したが、多
結晶シリコンを用いて電極を取り出す類似した他
の半導体集積回路装置にもこの発明の方法を適用
することができる。
半導体集積回路装置を例にとつて説明したが、多
結晶シリコンを用いて電極を取り出す類似した他
の半導体集積回路装置にもこの発明の方法を適用
することができる。
また、上記の実施例において、第１図Ｃの構造
を形成した後、選択酸化のためのマスク層８1〜
８4をマスクとして、イオン注入などの方法でＰ
型不純物、たとえば、硼素を1014〜1015cm-2程度
の濃度で多結晶シリコン７中に選択的に導入した
後、選択酸化以降の工程を実施してもよい。
を形成した後、選択酸化のためのマスク層８1〜
８4をマスクとして、イオン注入などの方法でＰ
型不純物、たとえば、硼素を1014〜1015cm-2程度
の濃度で多結晶シリコン７中に選択的に導入した
後、選択酸化以降の工程を実施してもよい。
以上のようにすれば、第２図Ｇにおいて、サイ
ドベース層１０とエミツタ１１の間に介在する比
較的抵抗の高いメインベース領域６1の抵抗を著
しく減じ、上記実施例よりもさらにrbを減少させ
ることができ、高電流領域での動作速度が一層向
上する。
ドベース層１０とエミツタ１１の間に介在する比
較的抵抗の高いメインベース領域６1の抵抗を著
しく減じ、上記実施例よりもさらにrbを減少させ
ることができ、高電流領域での動作速度が一層向
上する。
以上詳述したように、この発明の半導体集積回
路装置の製造方法によれば、マスク層の一部をオ
ーバーエツチングにより除去すると共にこのマス
ク層下のシリコン酸化膜のバーズビーク部を除去
して広い開口部を形成し、この開口部から多結晶
シリコンに一導電型の不純物を導入し、さらに熱
酸化処理によりその多結晶シリコンの膜厚を減じ
ると共にベース領域内に一導電型のエミツタ領域
を形成し、このエミツタ領域の形成後にサイドベ
ース領域を形成するようにしたので、エミツタ領
域の表面濃度を高くでき、且つエミツタ領域とベ
ース領域間のPN接合部と、ベース領域とコレク
タ領域のPN接合部間距離を所定値に維持できる
ために、バイポーラ型トランジスタのhfeを高く
でき、高速動作に適し、いわゆるECL，STTLな
どを含む低消費電力―高速動作のバイポーラ型高
密度半導体集積回路装置の製造に広く利用するこ
とができる。
路装置の製造方法によれば、マスク層の一部をオ
ーバーエツチングにより除去すると共にこのマス
ク層下のシリコン酸化膜のバーズビーク部を除去
して広い開口部を形成し、この開口部から多結晶
シリコンに一導電型の不純物を導入し、さらに熱
酸化処理によりその多結晶シリコンの膜厚を減じ
ると共にベース領域内に一導電型のエミツタ領域
を形成し、このエミツタ領域の形成後にサイドベ
ース領域を形成するようにしたので、エミツタ領
域の表面濃度を高くでき、且つエミツタ領域とベ
ース領域間のPN接合部と、ベース領域とコレク
タ領域のPN接合部間距離を所定値に維持できる
ために、バイポーラ型トランジスタのhfeを高く
でき、高速動作に適し、いわゆるECL，STTLな
どを含む低消費電力―高速動作のバイポーラ型高
密度半導体集積回路装置の製造に広く利用するこ
とができる。
第１図Ａないし第１図Ｇはそれぞれ従来の半導
体集積回路装置の製造方法の工程説明図、第２図
Ｅないし第２図Ｇはそれぞれこの発明の半導体装
置の製造方法の一実施例を説明するための工程説
明図である。 １……P-型シリコン基板、２……N+型埋込
層、３……N-型エピタキシヤル層、４……分離
シリコン酸化膜、５……デイープコレクタ、６，
６1……メインベース、７，７1〜７4……多結晶
シリコン層、８1〜８4……マスク層、９……多結
晶シリコン酸化膜、１０……サイドベース、１１
……エミツタ、１２1〜１２5……金属配線。
体集積回路装置の製造方法の工程説明図、第２図
Ｅないし第２図Ｇはそれぞれこの発明の半導体装
置の製造方法の一実施例を説明するための工程説
明図である。 １……P-型シリコン基板、２……N+型埋込
層、３……N-型エピタキシヤル層、４……分離
シリコン酸化膜、５……デイープコレクタ、６，
６1……メインベース、７，７1〜７4……多結晶
シリコン層、８1〜８4……マスク層、９……多結
晶シリコン酸化膜、１０……サイドベース、１１
……エミツタ、１２1〜１２5……金属配線。
Claims (1)
- 【特許請求の範囲】 １ 多結晶シリコンにより電極取出し部を形成し
たバイポーラ型半導体集積回路装置の製造方法に
おいて、エミツタ領域を形成した後サイドベース
領域を形成する方法として、表面に一導電型の所
定領域を有する逆導電型の半導体基板を準備する
工程と、この所定領域内に逆導電型のメインベー
ス領域を形成する工程と、前記所定領域およびメ
インベース領域表面を露出した後前記基板全面に
多結晶シリコン層を成長させる工程と、前記多結
晶シリコン層の選択された表面に選択酸化のため
のマスク層を形成する工程と、選択酸化により表
面に前記マスク層を有しない前記多結晶シリコン
層をシリコン酸化膜に変換する工程と、前記マス
ク層の一部をオーバーエツチングにより除去する
と共に前記除去されるマスク層下の前記シリコン
酸化膜のバーズビーク部を除去する工程と、前記
マスク層の除去された部分の前記多結晶シリコン
層に高濃度の一導電型不純物を導入する工程と、
熱酸化処理により前記一導電型不純物を導入され
た多結晶シリコン層の膜厚を減じると共に前記メ
インベース領域内に一導電型のエミツタ領域を形
成する工程と、残存した前記マスク層を除去する
工程と、この除去されたマスク層下の前記多結晶
シリコン層に逆導電型の不純物を導入する工程
と、この逆導電型の不純物を前記メインベース領
域に拡散させて前記メインベース領域内に逆導電
型のサイドベース領域を形成する工程とを有する
ことを特徴とする半導体集積回路装置の製造方
法。 ２ 前記多結晶シリコン層の選択された表面に選
択酸化のためのマスク層を形成した後、選択酸化
を行う前に前記多結晶シリコン層に逆導電型不純
物を選択的に導入する工程を有することを特徴と
する特許請求の範囲第１項記載の半導体集積回路
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12940481A JPS5832455A (ja) | 1981-08-20 | 1981-08-20 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12940481A JPS5832455A (ja) | 1981-08-20 | 1981-08-20 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5832455A JPS5832455A (ja) | 1983-02-25 |
| JPH0128508B2 true JPH0128508B2 (ja) | 1989-06-02 |
Family
ID=15008711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12940481A Granted JPS5832455A (ja) | 1981-08-20 | 1981-08-20 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5832455A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5856460A (ja) * | 1981-09-30 | 1983-04-04 | Fujitsu Ltd | 半導体装置の製造方法 |
| DE69017350T2 (de) * | 1989-10-25 | 1995-07-13 | Toshiba Kawasaki Kk | Farbbildkathodenstrahlröhre. |
| JP3061389B2 (ja) * | 1989-10-27 | 2000-07-10 | 株式会社東芝 | カラー受像管装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5339061A (en) * | 1976-09-22 | 1978-04-10 | Nec Corp | Production of semiconductor device |
| JPS5544715A (en) * | 1978-09-26 | 1980-03-29 | Oki Electric Ind Co Ltd | Manufacturing semiconductor device |
-
1981
- 1981-08-20 JP JP12940481A patent/JPS5832455A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5339061A (en) * | 1976-09-22 | 1978-04-10 | Nec Corp | Production of semiconductor device |
| JPS5544715A (en) * | 1978-09-26 | 1980-03-29 | Oki Electric Ind Co Ltd | Manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5832455A (ja) | 1983-02-25 |
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