JPS5856460A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5856460A JPS5856460A JP15503581A JP15503581A JPS5856460A JP S5856460 A JPS5856460 A JP S5856460A JP 15503581 A JP15503581 A JP 15503581A JP 15503581 A JP15503581 A JP 15503581A JP S5856460 A JPS5856460 A JP S5856460A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置、よシ詳しくはウォールドエミッタ
型トランジスタを含む半導体装置の改良に関する。
型トランジスタを含む半導体装置の改良に関する。
集積回路の集積度を高めるために開発されたウォールド
エミッタ型トランジスタを含む半導体装ｔｌにおいては
、エミッタとコレクタとの間の間隔が極端に短くなり、
その間に短絡が発生することが経験され念。かかる点を
解決する方法の一つが特公昭５５−３８０６３号公報に
開示されている。当該方法によれば、半導体基板の一生
面に選択酸化法により素子間分離絶ａｌｌ！を形成し、
次Ｋかかる半導体表面に多結晶シリコン層を介して不純
物を拡散してベース領域を形成し、多結晶シリコン層上
の一部に耐酸化性膜を形成し、それをマスクとして多結
晶シリコン層を酸化し多結晶シリコン層を酸化膜に変え
、次に耐酸化性膜を除去して多結晶シリコン層を露出さ
せ、この露出部を通して不純物を拡散してエミッタを形
成する。かかる方法によって形成された半導体装置を第
１図に示す。
エミッタ型トランジスタを含む半導体装ｔｌにおいては
、エミッタとコレクタとの間の間隔が極端に短くなり、
その間に短絡が発生することが経験され念。かかる点を
解決する方法の一つが特公昭５５−３８０６３号公報に
開示されている。当該方法によれば、半導体基板の一生
面に選択酸化法により素子間分離絶ａｌｌ！を形成し、
次Ｋかかる半導体表面に多結晶シリコン層を介して不純
物を拡散してベース領域を形成し、多結晶シリコン層上
の一部に耐酸化性膜を形成し、それをマスクとして多結
晶シリコン層を酸化し多結晶シリコン層を酸化膜に変え
、次に耐酸化性膜を除去して多結晶シリコン層を露出さ
せ、この露出部を通して不純物を拡散してエミッタを形
成する。かかる方法によって形成された半導体装置を第
１図に示す。
同図において、ｌはＰ型半導体基板、２はＮ１埋込層、
３はアイソレーシッン用二酸化シリコン層、４はＰ型イ
ース領域、５はダ型エミッタ領域、ま念６はＷ型多結晶
シリコン層、７ＦｉアルミニウムＩＩ ｌＦＭ テア’
）ε、Ｂ、ＣＵエミッタ、ベース、コレクタ電極をそれ
ぞれ示す。
３はアイソレーシッン用二酸化シリコン層、４はＰ型イ
ース領域、５はダ型エミッタ領域、ま念６はＷ型多結晶
シリコン層、７ＦｉアルミニウムＩＩ ｌＦＭ テア’
）ε、Ｂ、ＣＵエミッタ、ベース、コレクタ電極をそれ
ぞれ示す。
かかる半導体装置において、エミッタ、コレクタ間には
厚いアイソレーシッン用二酸化シリコン層３が形成され
ているため、両者間の短絡は防止されるが、図から明ら
かなように、エミッタ電極ε下から４−スミ極Ｂ下まで
ＰＮ接合が存在し、尚該装置は、トランジスタとしては
、コレクタ・ペース接合容量Ｃａｂが大になり、トラン
ジスタのスイッチング速度が遅くなるという欠点がある
。
厚いアイソレーシッン用二酸化シリコン層３が形成され
ているため、両者間の短絡は防止されるが、図から明ら
かなように、エミッタ電極ε下から４−スミ極Ｂ下まで
ＰＮ接合が存在し、尚該装置は、トランジスタとしては
、コレクタ・ペース接合容量Ｃａｂが大になり、トラン
ジスタのスイッチング速度が遅くなるという欠点がある
。
かかる問題点を解決する方法の一つは、例えば特公昭５
５−２７４６９号公報に示される。かかる方法によると
、ペースの引出し電極を１〔μｍ〕以下のきわめて小さ
なものとすることによシ、コレクタ・ペース接合容量を
減少させ、スイッチング速度を従来の２倍以上に改善す
る。その方法は、ペース領域の周囲に多結晶シリコンの
ペース引出し用電極を設け、この電極の表面の一部に絶
縁膜を設け、この絶縁膜によシエ之ツタ電極とペース引
出し用電極との電気的分離がなされ、ペース領域、エミ
ッタ領域およびエミッタのコンタクト領域が同一の形成
用パターンによって形成サレ、ペース引出し用電極は、
エミ、り領域から一定の距離に位置していることを特徴
とする。かがる発明の集積回路に適用した場合のトラン
ジスタは第２図に断面図で示され、同図において、Ｂ、
Ｅ、Ｃはそれぞれペース、エミ、タ、：ｆｆレクタ電極
を、また１１はＰ型半導体基板、１２と１４は二酸化シ
リコン族、１３はほう素ＣＢ）添加多結晶シリコン膜、
１５はペース領域、１６はエミッタ領域、１７ ｕ Ｎ
＋ｍｍ込層、１７′はコレクタ・コンタクト領域、１８
はＮｕエピタキシャル層、１９はアイソレージ、ンを示
す、この方法を実施する工程は難しく、かつ、エミッタ
電極窓とペース電極窓は１枚のマスクで窓開けするとと
ができず、マスクの位置合わせ公差の問題が発生する。
５−２７４６９号公報に示される。かかる方法によると
、ペースの引出し電極を１〔μｍ〕以下のきわめて小さ
なものとすることによシ、コレクタ・ペース接合容量を
減少させ、スイッチング速度を従来の２倍以上に改善す
る。その方法は、ペース領域の周囲に多結晶シリコンの
ペース引出し用電極を設け、この電極の表面の一部に絶
縁膜を設け、この絶縁膜によシエ之ツタ電極とペース引
出し用電極との電気的分離がなされ、ペース領域、エミ
ッタ領域およびエミッタのコンタクト領域が同一の形成
用パターンによって形成サレ、ペース引出し用電極は、
エミ、り領域から一定の距離に位置していることを特徴
とする。かがる発明の集積回路に適用した場合のトラン
ジスタは第２図に断面図で示され、同図において、Ｂ、
Ｅ、Ｃはそれぞれペース、エミ、タ、：ｆｆレクタ電極
を、また１１はＰ型半導体基板、１２と１４は二酸化シ
リコン族、１３はほう素ＣＢ）添加多結晶シリコン膜、
１５はペース領域、１６はエミッタ領域、１７ ｕ Ｎ
＋ｍｍ込層、１７′はコレクタ・コンタクト領域、１８
はＮｕエピタキシャル層、１９はアイソレージ、ンを示
す、この方法を実施する工程は難しく、かつ、エミッタ
電極窓とペース電極窓は１枚のマスクで窓開けするとと
ができず、マスクの位置合わせ公差の問題が発生する。
本発明の目的は上記した従来技術の問題点を解決するに
あり、そのために、実効ペース面積の大きさをできるだ
け小にし、かつ、容易な工程で製造される半導体装置を
提供する。しかして、かがる半導体装置は、−導電製半
導体基板、前記半導体基板上に形成され九反対導電歴エ
ピタキシャル層、前記エピタキシャル層表面から前記半
導体基板に達して形成された絶縁分離領域、前記エピタ
キシャル層に形成され当該エピタキシャル層との間に生
ずるＰＮ接合が前記絶縁分離領域に当接するー導電型ベ
ース領域、前記ペース領域表面から前記絶縁分離領域上
に延在された一導電型牛導体層、前記ペース領域表面部
分に形成された反体導電塵エミッタ領域及び前記−導電
戴牛導体層に接続され九ベース電極とを備えてなること
を特徴とする。
あり、そのために、実効ペース面積の大きさをできるだ
け小にし、かつ、容易な工程で製造される半導体装置を
提供する。しかして、かがる半導体装置は、−導電製半
導体基板、前記半導体基板上に形成され九反対導電歴エ
ピタキシャル層、前記エピタキシャル層表面から前記半
導体基板に達して形成された絶縁分離領域、前記エピタ
キシャル層に形成され当該エピタキシャル層との間に生
ずるＰＮ接合が前記絶縁分離領域に当接するー導電型ベ
ース領域、前記ペース領域表面から前記絶縁分離領域上
に延在された一導電型牛導体層、前記ペース領域表面部
分に形成された反体導電塵エミッタ領域及び前記−導電
戴牛導体層に接続され九ベース電極とを備えてなること
を特徴とする。
以下、本発明の半導体装置の実施例を添付図面を参照し
て説明する。
て説明する。
第３図には本発明の半導体装置を製造する工程における
その要部が断面で示される。先ず同図（、）に示される
如く、例えば１０〜２０ （ｆｌｃｍ）のＰ型シリコン
基板２１上に二酸化シリコン（ＳｔＯ２） ＩＩ ２２
を成長させる。次いで、前記酸化ＪＩＫ２２に窓開きを
なし、例えば砒素（Ａ−）を５ Ｘ １０１Ｓｃｔｎ−
２のドーズ量でイオン注入し、１２００［Ｃ］で５０
Ｇ）アニールしてＮ＋Ｗｌ埋込層２３を形成する。
その要部が断面で示される。先ず同図（、）に示される
如く、例えば１０〜２０ （ｆｌｃｍ）のＰ型シリコン
基板２１上に二酸化シリコン（ＳｔＯ２） ＩＩ ２２
を成長させる。次いで、前記酸化ＪＩＫ２２に窓開きを
なし、例えば砒素（Ａ−）を５ Ｘ １０１Ｓｃｔｎ−
２のドーズ量でイオン注入し、１２００［Ｃ］で５０
Ｇ）アニールしてＮ＋Ｗｌ埋込層２３を形成する。
次に１酸化膜２２を除去し、第３図（ｂ）に示される如
＜ 、０．５ （ム）の比抵抗のＮ−型シリコン層を１
〔μｍ）の厚さにエピタキシャル成長してエピタキシャ
ル層２４を形成する。
＜ 、０．５ （ム）の比抵抗のＮ−型シリコン層を１
〔μｍ）の厚さにエピタキシャル成長してエピタキシャ
ル層２４を形成する。
次に、全面に、直接に′を九は二酸化シリコン膜を介し
て窒化シリコン族２５を成長させ、該窒化シリコン農を
それが素子形成領域のみを覆う如くＶＣ／４ターニング
する（第３図（、） ）、続いて、次の酸化工程におい
て基板２１の表面と形成される酸化膜の表面とかはぼ平
らになるよう、図に点線で示す如くエピタキシャル層２
４０表面を選択的にエツチングで除去する。
て窒化シリコン族２５を成長させ、該窒化シリコン農を
それが素子形成領域のみを覆う如くＶＣ／４ターニング
する（第３図（、） ）、続いて、次の酸化工程におい
て基板２１の表面と形成される酸化膜の表面とかはぼ平
らになるよう、図に点線で示す如くエピタキシャル層２
４０表面を選択的にエツチングで除去する。
次いで、例えば１０５０ （Ｃ）の熱処理を施して、第
３図（ｄ）に示されるように素子相互間を分離する酸化
膜２２を形成する。この時、前記埋込層２３上のエピタ
キシャル層２４は図の如＜２４ｍ、２４ｂに分離される
。
３図（ｄ）に示されるように素子相互間を分離する酸化
膜２２を形成する。この時、前記埋込層２３上のエピタ
キシャル層２４は図の如＜２４ｍ、２４ｂに分離される
。
続いて、窒化シリコンＭ２５を除去し、モノシラン（Ｓ
ｉＨ４）を用いて半導体層（シリコン層）を約２０００
（Ｘ）の厚さ忙選択的にエピタキシャル成長する。す
なわち、Ｎ−エピタキシャル層２４は単結晶シリコンで
あるのでその上には図に白地で示す（以下同様）単結晶
シリコン層２６が、また酸化膜２２の上には図に砂地で
示す（以下同様）多結晶シリコン層２６が堆積される（
第３図（＠） ）。
ｉＨ４）を用いて半導体層（シリコン層）を約２０００
（Ｘ）の厚さ忙選択的にエピタキシャル成長する。す
なわち、Ｎ−エピタキシャル層２４は単結晶シリコンで
あるのでその上には図に白地で示す（以下同様）単結晶
シリコン層２６が、また酸化膜２２の上には図に砂地で
示す（以下同様）多結晶シリコン層２６が堆積される（
第３図（＠） ）。
エピタキシャル成長に代えて分子ビームエピタキシャル
（Ｍ、 Ｂ、 Ｅ、）成長を行なってもよい０図に見て
左のエピタキシャル層２４ａ０４わシの多結晶シリコン
層２６′は後に形成されるべきペース領域と連結する。
（Ｍ、 Ｂ、 Ｅ、）成長を行なってもよい０図に見て
左のエピタキシャル層２４ａ０４わシの多結晶シリコン
層２６′は後に形成されるべきペース領域と連結する。
次いで、全面に窒化シリコン膜（図示せず）を選択的に
形成し、かかる窒化シリコン膜をマスクとして多結晶シ
リコン層２６′の不要部分を選択酸化して酸化膜２２に
変換する（第３図（ｆ））・続いて窒化シリコン膜を除
去する。
形成し、かかる窒化シリコン膜をマスクとして多結晶シ
リコン層２６′の不要部分を選択酸化して酸化膜２２に
変換する（第３図（ｆ））・続いて窒化シリコン膜を除
去する。
引続き第３図葎）に示される如く、全面に多結晶シリコ
ン層２７（これは後に電極となる）を成長した後に、レ
ゾスト族（図示せず）をマスクとする例えばほう素（Ｂ
＋）のイオン注入によってエピタキシャル層２４息にＰ
屋ベース領域２８を形成し、しかる後に全面Ｋ ｓ ｏ
ｏ （Ｘ）の膜厚に窒化シリコン膜２９を形成する。
ン層２７（これは後に電極となる）を成長した後に、レ
ゾスト族（図示せず）をマスクとする例えばほう素（Ｂ
＋）のイオン注入によってエピタキシャル層２４息にＰ
屋ベース領域２８を形成し、しかる後に全面Ｋ ｓ ｏ
ｏ （Ｘ）の膜厚に窒化シリコン膜２９を形成する。
ペース領域２８はまわシの多結晶シリコン層２６と連結
する。
する。
続いて、電極窓など形成のため窒化シリコン膜２９をパ
ターニングして、第３図（ｈ）に示すように窒化シリコ
ン膜２９を残す、なお、図において３０は窒化シリコン
膜２９のパターニングに用いたレジスト膜である。
ターニングして、第３図（ｈ）に示すように窒化シリコ
ン膜２９を残す、なお、図において３０は窒化シリコン
膜２９のパターニングに用いたレジスト膜である。
ここで、第３図（ｈ）＆ＣＢｏで示す外部ペース領域に
、例えばほう素（Ｂ＋）を、３０ （ＫｅＶ：ｌのエネ
ルギー、４ Ｘ １０”５１−２のドーズ量でイオン注
入する。その理由は、ペース領域の外延部がペース電極
に接するのでその部分を低抵抗に保つためである０次に
、多結晶シリコン層を選択酸化して酸化膜２２を形成す
る（第３図（１） ’） 。
、例えばほう素（Ｂ＋）を、３０ （ＫｅＶ：ｌのエネ
ルギー、４ Ｘ １０”５１−２のドーズ量でイオン注
入する。その理由は、ペース領域の外延部がペース電極
に接するのでその部分を低抵抗に保つためである０次に
、多結晶シリコン層を選択酸化して酸化膜２２を形成す
る（第３図（１） ’） 。
引続きレジスト膜３１を選択的に形成し、かかるレジス
ト膜３１をマスクとしてペース電極形成部分く例えばほ
う素（Ｂ＋）をイオン注入する。レジスト膜３１を剥離
し、更にレジスト膜（図示せず）全形成し、これをパタ
ーニングしてエミッタ部分を窓開きし、例えば砒素（Ａ
ｓ ）を、８０ （ＫｅＶ）のエネルギー、５ Ｘ １
０”ｅｘａ−２のドーズ量でイオン注入し、９５０１ｊ
：）で約３０〔分〕アニールして、第３図Ｕ）に示され
るようにＮ＋ｍエミッタ領域３２を形成する。かかるペ
ース電極窓とエミッタ拡散窓の形成は１枚のマスクを用
いてなされうる０次いで、前記レジスト膜を除去した後
、全面にアルミニウムを厚さ１〔μｍ〕程に被着し、こ
れをパターニングして、前記多結晶シリコン層２７上に
電極、配線層を形成する。３３はペース電極、３４は工
１゜夕電極、３５はコレクタ電極を示す。
ト膜３１をマスクとしてペース電極形成部分く例えばほ
う素（Ｂ＋）をイオン注入する。レジスト膜３１を剥離
し、更にレジスト膜（図示せず）全形成し、これをパタ
ーニングしてエミッタ部分を窓開きし、例えば砒素（Ａ
ｓ ）を、８０ （ＫｅＶ）のエネルギー、５ Ｘ １
０”ｅｘａ−２のドーズ量でイオン注入し、９５０１ｊ
：）で約３０〔分〕アニールして、第３図Ｕ）に示され
るようにＮ＋ｍエミッタ領域３２を形成する。かかるペ
ース電極窓とエミッタ拡散窓の形成は１枚のマスクを用
いてなされうる０次いで、前記レジスト膜を除去した後
、全面にアルミニウムを厚さ１〔μｍ〕程に被着し、こ
れをパターニングして、前記多結晶シリコン層２７上に
電極、配線層を形成する。３３はペース電極、３４は工
１゜夕電極、３５はコレクタ電極を示す。
以上の如くにして形成された半導体装置の要部は第４図
に平面図で示され、同図において、２２゜２２は酸化膜
、Ｂ、Ｅ、Ｃはペース電極窓、エミ、り電極窓、コレク
タ電極窓をそれぞれ示す。
に平面図で示され、同図において、２２゜２２は酸化膜
、Ｂ、Ｅ、Ｃはペース電極窓、エミ、り電極窓、コレク
タ電極窓をそれぞれ示す。
かくして、本発明にかかる半導体装置においては、第３
図（ｊ）と第４図から理解される如く、ペース領域２８
とその内部に形成されたエミッタ領域３２と、コレクタ
領域すなわちエピタキシャル層２４との間Ｋ、十分に厚
い酸化膜２２が形成されているので、エミ、りとコレク
タとの短絡が防止されるだけでなく、コレクタ・ペース
間の容量がｔＪ、Ｋ ’ｌ ”）、うｆｆｉあわ、や、
体よ、。あ。オイ、虐表速度を早める効果がある。また
、ベース電極Ｂすなわち多結晶シリコン層２７は、酸化
膜２２の上に形成された多結晶シリコン層２６すなわち
ペース領域外延部と接触しており、それを通してペース
領域２８と接続している。従って、ペース領域２８を小
さく形成しても、ペース電極Ｂとエミッタ電極Ｅとを第
４図に示される如く十分に離して形成しうるものであシ
、ペース領域をこのようにして小さく形成しうるために
所期の半導体集積回路を小屋化するに効果的である。更
に、ペース電極とエミ、り電極の窓開きは、基板全面に
形成された多結晶シリコン層に、１枚のマスクを用い、
１回のリング２フイ工程でなされるので、半導体集積回
路の製造工程がその分だけ簡略化される効果がある。
図（ｊ）と第４図から理解される如く、ペース領域２８
とその内部に形成されたエミッタ領域３２と、コレクタ
領域すなわちエピタキシャル層２４との間Ｋ、十分に厚
い酸化膜２２が形成されているので、エミ、りとコレク
タとの短絡が防止されるだけでなく、コレクタ・ペース
間の容量がｔＪ、Ｋ ’ｌ ”）、うｆｆｉあわ、や、
体よ、。あ。オイ、虐表速度を早める効果がある。また
、ベース電極Ｂすなわち多結晶シリコン層２７は、酸化
膜２２の上に形成された多結晶シリコン層２６すなわち
ペース領域外延部と接触しており、それを通してペース
領域２８と接続している。従って、ペース領域２８を小
さく形成しても、ペース電極Ｂとエミッタ電極Ｅとを第
４図に示される如く十分に離して形成しうるものであシ
、ペース領域をこのようにして小さく形成しうるために
所期の半導体集積回路を小屋化するに効果的である。更
に、ペース電極とエミ、り電極の窓開きは、基板全面に
形成された多結晶シリコン層に、１枚のマスクを用い、
１回のリング２フイ工程でなされるので、半導体集積回
路の製造工程がその分だけ簡略化される効果がある。
第１図と第２図は従来方法により製造される半導体装置
の要部の断面図、第３図は本発明の半導体装置を製造す
る工程における当該装置の要部の断面図、第４図は本発
明の半導体装置の要部の平面図である。 ／ １ ２１・・・Ｐｆｆｉシリコン基板、２２．２２．２２゜
２２ ・・・酸化膜、２３−？ｍ埋込層、２４−・「型
エピタキシャル層、２５．２９−窒化シリコン膜、２６
・・・単結晶シリコン層、２６’、 ２７・・・多結晶
シリコン層、２８・・・ペース領域、ｓ ｏ ｅ ａ
ｔ−レジｘ）ｉ［，３２−・・エミッタ領域、Ｂ・−ペ
ース電極窓、Ｅ・・・エミッタ電極窓、Ｃ−・コレクタ
電極窓％ ８Ｃ１・・・外部ペース部分。 第１図 ７ 第２図 第３図 （１） 第３図 −，，，，，−２Ｓ
の要部の断面図、第３図は本発明の半導体装置を製造す
る工程における当該装置の要部の断面図、第４図は本発
明の半導体装置の要部の平面図である。 ／ １ ２１・・・Ｐｆｆｉシリコン基板、２２．２２．２２゜
２２ ・・・酸化膜、２３−？ｍ埋込層、２４−・「型
エピタキシャル層、２５．２９−窒化シリコン膜、２６
・・・単結晶シリコン層、２６’、 ２７・・・多結晶
シリコン層、２８・・・ペース領域、ｓ ｏ ｅ ａ
ｔ−レジｘ）ｉ［，３２−・・エミッタ領域、Ｂ・−ペ
ース電極窓、Ｅ・・・エミッタ電極窓、Ｃ−・コレクタ
電極窓％ ８Ｃ１・・・外部ペース部分。 第１図 ７ 第２図 第３図 （１） 第３図 −，，，，，−２Ｓ
Claims (1)
- 一導電型半導体基板、前記半導体基板上に形成された反
対導電型エピタキシャル層、前記エピタキシャル層表面
から前記半導体基板に達して形成された絶縁分離領域、
前記エピタキシャル層に形成すれ当該エピタキシャル層
との間に生ずるＰＮ接合が前記絶縁分離領域に当接する
一導電型ペース領域、前記ベース領域表面かも前記絶縁
分離領域上圧延在されたー導電温半導体層、前記ベース
領域表面部分に形成された反対導電製エミッタ領域及び
前記−導電型半導体層に接続されたベース電極とを備え
てなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15503581A JPS5856460A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15503581A JPS5856460A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5856460A true JPS5856460A (ja) | 1983-04-04 |
| JPH0239091B2 JPH0239091B2 (ja) | 1990-09-04 |
Family
ID=15597244
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15503581A Granted JPS5856460A (ja) | 1981-09-30 | 1981-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856460A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113467A (ja) * | 1983-11-24 | 1985-06-19 | Nec Corp | 半導体装置の製法 |
| JPS6114759A (ja) * | 1984-06-30 | 1986-01-22 | Sony Corp | 半導体装置の製造方法 |
| JPH0286055U (ja) * | 1988-12-21 | 1990-07-06 | ||
| US7367254B2 (en) | 1999-02-05 | 2008-05-06 | Hitachi Koki Co., Ltd. | Cutter with laser generator that irradiates cutting position on workpiece to facilitate alignment of blade with cutting position |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52119874A (en) * | 1976-04-02 | 1977-10-07 | Hitachi Ltd | Semi-conductor device |
| JPS5515231A (en) * | 1978-07-19 | 1980-02-02 | Nippon Telegr & Teleph Corp <Ntt> | Manufacturing method of semiconductor device |
| JPS5544715A (en) * | 1978-09-26 | 1980-03-29 | Oki Electric Ind Co Ltd | Manufacturing semiconductor device |
| JPS5796567A (en) * | 1980-12-09 | 1982-06-15 | Nec Corp | Manufacture of semiconductor device |
| JPS5832455A (ja) * | 1981-08-20 | 1983-02-25 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
-
1981
- 1981-09-30 JP JP15503581A patent/JPS5856460A/ja active Granted
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52119874A (en) * | 1976-04-02 | 1977-10-07 | Hitachi Ltd | Semi-conductor device |
| JPS5515231A (en) * | 1978-07-19 | 1980-02-02 | Nippon Telegr & Teleph Corp <Ntt> | Manufacturing method of semiconductor device |
| JPS5544715A (en) * | 1978-09-26 | 1980-03-29 | Oki Electric Ind Co Ltd | Manufacturing semiconductor device |
| JPS5796567A (en) * | 1980-12-09 | 1982-06-15 | Nec Corp | Manufacture of semiconductor device |
| JPS5832455A (ja) * | 1981-08-20 | 1983-02-25 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60113467A (ja) * | 1983-11-24 | 1985-06-19 | Nec Corp | 半導体装置の製法 |
| JPS6114759A (ja) * | 1984-06-30 | 1986-01-22 | Sony Corp | 半導体装置の製造方法 |
| JPH0286055U (ja) * | 1988-12-21 | 1990-07-06 | ||
| US7367254B2 (en) | 1999-02-05 | 2008-05-06 | Hitachi Koki Co., Ltd. | Cutter with laser generator that irradiates cutting position on workpiece to facilitate alignment of blade with cutting position |
| US7373866B2 (en) | 1999-02-05 | 2008-05-20 | Hitachi Koki Co., Ltd. | Cutter with laser generator that irradiates cutting position on workpiece to facilitate alignment of blade with cutting position |
| US7383759B2 (en) | 1999-02-05 | 2008-06-10 | Hitachi Koki Co., Ltd. | Cutter with laser generator that irradiates cutting position on workpiece to facilitate alignment of blade with cutting position |
| US7418894B2 (en) | 1999-02-05 | 2008-09-02 | Hitachi Koki Co., Ltd. | Cutter with laser generator that irradiates cutting position on workpiece to facilitate alignment of blade with cutting position |
| US7886644B2 (en) | 1999-02-05 | 2011-02-15 | Hitachi Koki Co., Ltd. | Cutter with laser generator that irradiates cutting position on workpiece to facilitate alignment of blade with cutting position |
| US7930962B2 (en) | 1999-02-05 | 2011-04-26 | Hitachi Koki Co., Ltd. | Cutter with laser generator that irradiates cutting position on workpiece to facilitate alignment of blade with cutting position |
| US8359960B2 (en) | 1999-02-05 | 2013-01-29 | Hitachi Koki Co., Ltd. | Cutter with laser generator that irradiates cutting position on workpiece to facilitate alignment of blade with cutting position |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0239091B2 (ja) | 1990-09-04 |
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