JPS5928993B2 - 半導体装置とその製造方法 - Google Patents

Description

【発明の詳細な説明】 本発明は半導体装置、特に高密度集積回路に好適な半導
体装置の構造ならびにその製造方法に関する。

従来の集積回路（高密度集積回路も含める）においては
、該回路に形成された各素子を電気的に分離した虱ＭＯ
Ｓ形電界効果トランジスタ素子のソース、ドレイン間の
分離やバイポーラトランジスタ素子における少数キヤリ
アの注入を行なうのに、第１図（バイポーラトランジス
タ素子）、第２図（ＭＯＳ形電界効果トランジスタ素子
）に示すように、Ｐｎ接合によつている。

図において１はエミツタ（ｎ＋形）、２はベース（ｐ形
）、３はコレクタ（ｎ形）、４はコレクタ抵抗を減少さ
せるためのｎ＋領域、５はｐ形半導体基板、６はゲート
絶縁膜、７はソース、８はゲート電極、９はドレインで
ある。このために、集積回路を形成する半導体に結晶欠
陥やパシベーシヨン不良があると、上記のＰｎ接合に漏
洩電流が存在し、所望の素子特性が得られなくなる。こ
のような原因によつて半導体装置が不良となる確率は装
置の面積が大きくなればなるほど大きくなるから、素子
数の多い半導体装置では、この確率は非常に大きくなる
。したがつて、このことは高密度集積回路（以下ＬＳＩ
と記す）製作上大きい問題の一つとなつている。また、
現在ＬＳＩの開発方向としては （イ）高速性をねらうバイポーラ形ＬＳＩ、と（ロ）大
容量化をねらうＭＯＳ形ＬＳＩ、との２がある。

前者のバイポーラ形ＬＳＩにおいては、ベース、エミツ
タおよび素子間分離に多数のＰｎ接合が用いられるので
、結晶欠陥等による不良発生確率が高く、これが素子の
製造歩留ｂを低下？せていることが最大の問題点となつ
ている。後者のＭＯＳ形ＬＳＩにおいては高速化、高密
度化のためにチヤネル長を短かくする必要があるが、こ
のようにすると、ソース、ドレインがパンチスルーしや
すくなシ、このため、ゲートの酸化膜の厚さを２００〜
３００Ａと非常に薄くしなければならず、その結果、上
記酸化膜のピンホールによる歩留ｖ低下が大きい問題と
なつてくる。以上のように、素子間分離やソースドレイ
ン分離、少数キヤリアの注入に対してＰｎ接合を用いる
ことには多くの問題点がある。

本発明はこれらの問題点を解決するために、土述の分離
目的にＰｎ接合を使用せず、絶縁膜を用いて分離を行な
い、絶縁膜と半導体領域との境界近傍に生ずる空乏層を
用いてトランジスタ動作を行わしめ、かつゲート電極と
ソース電極、トレー電極間の平面的距離をゼロにするこ
とが可能なゲート構造を有することを特徴とし、その目
的は、このようなゲート構造を、言わゆるベリツト（Ｂ
ＵＲＩＥＤ）チヤネルのトランジスタに適用して、超高
速、高密度の半導体装置を実現すること及びその高歩留
シな製造方法を提供することである。

以下、本発明に係る半導体装置の製造方法ならびに構造
を集積回路の１部断面図を用いて説明する。第３図ａ乃
至１は該集積回路の製造工程の１実施例の説明図で、図
は集積回路の１部断面を示している。

以下、ａからｌまで順を追つて工程順に説明する。（ａ
）半導体単結晶基板、例えば比抵抗０．０１Ωｏ程度、
厚さ２００μ程度のｐ＋形単結晶シリコン基板（以下単
にｐ＋形シリコン基板という）１１の表面に従来公知の
気相成長法によつて半導体単結晶層、例えば比抵抗１〜
１０Ωｏ（７）ｎ形単結晶シリコン層（以下、単にｎ形
シリコン層という）１２を４μ程度の厚さに形成する。

その後、該気相成長層の表面に熱酸化法、熱分解法、ス
パツタ法等の公知の方法によシニ酸化シリコン膜や窒化
シリコン膜等の絶縁膜１３あるいはこれらを混合して形
成した混合膜または層状に重ねて形成した多層膜、例え
ば厚さ０．５μの二酸化シリコン膜を形成する。

（ａ図）（ｂ）絶縁膜１３の上に多結晶シリコン層（単
結晶シリコン層でもよい）１４を公知の気相成長法ある
いは熱分解法によＶ）１００〜５００μ程度の厚さに形
成して結晶基板を作る。 （ｂ図）（ｃ）多結晶シリ
コン層１４がエツチされないように、その表面をワツク
ス等によジ被覆した後、ＨＦ：ＨＮＯ３：ＣＨ３ＣＯＯ
Ｈが重量比で１：３：１のエツチング液を用いて、上記
ｐ＋形シリコン基板１１を１００〜１５０μ程度エツチ
して除去する。しかる後、ＨＦ：ＨＮｑ：ＣＮ８ＣＯＯ
Ｈが重量比で１：３：８のエツチング液を用いてさらに
エツチングを続ける。この場合、エツチングにより生じ
たＨＮＯ２を１１２０２滴定しながら除去することが望
ましい。ｐ＋形シリコン基板１１とｎ形シリコン層１２
との境界面にエツチングが進行致達した場合、エツチン
グによシ生じたＨＮＯ２が除去されていれば、ｎ形シリ
コンとｐ＋形シリコンとの接触電位の関係から、ｐ＋形
シリコン基板１１のエツチング速度の方がｎ形シリコン
層１２に｝けるそれの１００〜１５０倍の速さを持つて
いるため、ｎ形シリコン層１２をほとんどエツチするこ
となしに、ｐ＋形シリコン基板１１だけを完全にエツチ
して除去することができる。以上の工程によつて、絶縁
膜１３の上にｎ形シリコン層１２が極めて薄くかつ一様
に形成されたウエハを得ることができる。
（ｃ図）（ｄ）次にｎ形シリコン層
１２の表面に窒化シリコン膜を例えば公知の熱分解法に
よつて形成し、熱リン酸によるなど公知の加工法によつ
て加工して所望の形状の窒化シリコン膜１５を形成する
。 （ｄ図）（ｅ）
次に該窒化シリコン膜１５をマスクとして、弗酸硝酸系
のエツチング液を用いてｎ形シリコン層１２を０．５〜
１μ程度エツチする。その後、熱酸化を行ない、露出し
たｎ形シリコン層１２表面、表面から絶縁膜１３に到る
までの領域に二酸化シリコン膜１６を形成する。このよ
うにして島状の半導体単結晶層が形成される。（ｅ図） （ｆ）次に、窒化シリコン膜１５を前記の方法、熱リン
酸などによつて完全に除去して、ｎ形シリコン層１２表
面を露出し、該表面にゲート用の絶縁膜１７例えば０．
１μ厚程度の二酸化シリコン膜を形成する。

（ｆ図）（ｇ）次に、上層に高濃
度にひ素を添加した層と下層にノンドープ層との２層構
成の多結晶シリコン層をウエハ全面に形成し、これをホ
トエツチング法等を用いてゲート電極の形状に加して、
ゲート電極引出し部となる逆台形状の多結晶シリコン層
１８を形成する。この場合、エツチングのマスク（図示
せず）としてはホトレジストあるいは二酸化シリコン膜
等を用い、エツチング液としてはＨＦ：１１ＮＯ３：↓
０の重量比が１：６０：６０の液を用いれば、上層の多
結晶シリコン層よ）下層の多結晶シリコン層の方が速く
エツチされるので、逆台形状加工を容易に行なうことが
できる。 （ｇ図）（り 次に、逆台形
状に力旺された上記の多結晶シリコン層１８をマスクと
してゲート絶縁膜１７を全面エツチして多結晶シリコン
層１８下の部分を残して除去する。 （
ｈ図）（１）次に、ウエハの全面に二酸化シリコン膜等
の絶縁膜１９を熱酸化法あるいは熱分解法によつて形成
する。 （ｉ図）（ｊ）次に、
垂直上方からリン、ほう素、アルゴン等のイオンを公知
のイオン注入法によつて、絶縁膜１９に注入する。イオ
ンを注入すると絶縁膜の化学的エツチングに対する速度
が大きくなる。具体的には、二酸化シリコン膜において
は緩衝弗酸液に対して非注入膜の２〜３倍、窒化シリコ
ン膜に｝いては１６『Ｃ熱リン酸に対して非注入膜の３
〜４倍に速度が大きくなる。本工程の場合、多結晶シリ
コン層１８が逆台形状であるから、これがマスクとなつ
て、多結晶シリコン層１８の側面に形成された絶縁膜お
よび直下投影部分の絶縁膜にはイオン注入はない。した
がつて、イオン注入後、上記の如き適当なエツチング液
を用いてエツチすることによ抵イオン非注入部分を残し
たまま、イオン注入部分を選択的にエツチすることがで
きる。このようにして、逆台形状ゲート電極引出し部の
側面に絶縁膜が形成される。 （ｊ図）（
→ 次に、リン、ひ素等のｎ形不純物をｎ形シリコン層
１２に拡散させ、ソースおよびドレインとなるｎ＋形不
純９物拡散層２０を形成する。例えば、不純物としてリ
ンを用いた場合、１Ｘ１０２０／ｄ程度の表面濃度で、
深さ０．３μ程度拡散させればよい。
（ｋ図）（１）最後に、アルミニウム、モリブデン、
タングステン、金等の金属をウエハ全面に蒸着し、ホト
エツチングにより所望の形状の電極２１，２２，２３を
図示のように形成する。この場合、ソース電極２１とゲ
ート電極２２との間隔およびゲート電極２２とドレイン
電極２３との間隔はゲート電極２２周囲に形成されてい
る段差により、電極の水平間隔は極めて小さく、セルフ
アライン的に決定、形成され、これら両電極は分離、絶
縁される。 （ｌ図）以上が製造工程
であシ、このようにして本発明に係る半導体装置が製作
される。この装置は第３図１に示した構造を有している
が、ゲート電極２２とｎ形シリコン層１２との間にゲー
ト絶縁膜１７を備えていることは本装置がＭＯＳ形電界
効果トランジスタ構造を有しているものといえる。

一方、この装置を動作の面から見ると、第４図に示すよ
うに、多結晶シリコン層１４とソース電極２１．ドレイ
ン電極２３との間にバツクゲートの電圧を印加すること
によ′！）ｎ形シリコン層１２内の絶縁膜１３側に空乏
層２４を形成するとともに、ゲート電極２２に電圧を印
加することによつて、ｎ形シリコン層１２内のゲート絶
縁膜１７側に空乏層２５を形成し、これら二つの空乏層
間に形成されたチヤネルをゲート電圧によつて制御する
ことによつて、ソース、ドレイン間に流れる電流を制御
してトランジスタ動作を行なわしめるようになつている
。すなわち、二つの空乏層間を流れる電流を制御すると
いう態様は接合形電界効果トランジスタの動作態様であ
る。したがつて、本装置はＭＯＳ形と接合形とを複合し
た構造を備えているものである。この装置は上記の如く
Ｐｎ接合を全く用いずに絶縁膜とシリコン層との界面近
傍に形成される空乏層のみを用いてトランジスタ動作さ
せるため、結晶の欠陥などによるＰｎ接合の漏洩に起因
する不良は全く発生しないから、装置の製造歩留勺を向
上させることになる。

また、ＭＯＳ形電界効果トランジスタに｝いて、チヤネ
ル長を短かくした場合のソース−ドレイン間のパンチス
ルーによる漏洩問題もＰｎ接合を用いていない本装置に
おいては全く生じない。したがつて、チヤネル長を短か
くすることができ、高速化が可能となる。さらに空乏層
が絶縁膜とシリコン層との境界近傍に形成されるので、
Ｐｎ接合の空乏層を用いた接合形電界効果トランジスタ
よりもゲートとドレイン間、ゲートとソース間の寄生容
量が小さくなジ高速動作が可能となる。また、本装置に
おいて、逆台形状ゲート電極引出し部を形成すれば、チ
ヤネル長が０．５μ以下といつた極めて短かい寸法にな
るから、高速性が高められ、また、セルフアライン化に
よつて電極形成が行なわれているから素子の高密度化が
徹底的に計られている。

さらに、ソースあるいはドレインと結晶基板（多結晶シ
リコン層１４）アースとの間に容量を付加する必要があ
る場合には別個に容量を付加することなく、第５図に示
すようにｎ＋形不純物拡散層２６を大きく形成し、これ
にバツクゲート電圧を印加することによつて絶縁膜１３
のところに形成されるＭＯＳ容量を用いることができる
。

これも装置の小型化、高密度化に有効である。な｝、上
記説明は半導体としてシリコンを用いてなされたが、こ
れに限定されるものではなく、ゲルマニウム、化合物半
導体その他を用いたものにも適用され、また集積回路に
限らず、単体素子に対しても本発明は適用される。さら
に、Ｐｎ反転した構造としてもよいことはいうまでもな
い。以上説明したごとく、本発明によれば、素子間分離
やトランジスタ動作に対してＰｎ接合を使用しないから
、結晶欠陥等による製造歩留シの低下が防止でき、かつ
寄生容量の小さい、したがつて高速性能のよい高密度の
半導体装置を提供しうる効果がある。

【図面の簡単な説明】

第１図は従来のバイポーラ形集積回路の１部断面図、第
２図は従来のＭＯＳ形集積回路の１部断面図、第３図ａ
乃至１は本発明に係る半導体装置の製造工程の１実施例
の説明図、第４図は本発明に係る半導体装置の動作を説
明する図、第５図はドレインとアース間に容量を１体的
に付加された半導体装置の断面図である。 図において １１・・・ｐ＋形単結晶シリコン基板、１
２・・・ｎ形単結晶シリコン層、１３・・・絶縁膜、１
４・・・多結晶シリコン層、１６・・・二酸化シリコン
膜、１７・・・ゲート絶縁膜、１８・・・逆台形状多結
晶シリコン層、１９・・・絶縁膜、２０・・・ｎ＋形不
純物拡散層（ソース、ドレイン）、２１・・・ソース電
極、２２・・・ゲート電極、２３・・・ドレイン電極、
２４，２５・・・空乏層。

Claims (1)

1. 【特許請求の範囲】 １ 結晶基板上の絶縁膜上に、周囲を絶縁して島状に形
   成されたシリコン単結晶層と、該シリコン単結晶層表面
   に該シリコン単結晶層に添加されている不純物と同種の
   不純物が高濃度に添加され、かつ互に離隔して設けられ
   たソースならびにドレインと、該シリコン単結晶層表面
   の該ソースと該ドレインとの間に形成された上面が底面
   より大きい逆台形状の多結晶シリコンよりなるゲート電
   極引出し部と、該多結晶シリコンのゲート電極引出し部
   の側面およびこれが投影した部分の該シリコン単結晶表
   面に絶縁膜を設け、該ゲート電極の両端部直下に、それ
   ぞれのゲート側端部が一致する態様をもつてソースコン
   タクト窓及びドレインコンタクト窓が設けられ、これら
   の窓を介してそれぞれソース領域、ドレイン領域と接す
   るソース電極とドレイン電極が、それぞれ、該シリコン
   単結晶基板の主面に垂直な方向には所定の距離をおいて
   該ゲート電極とは分離した形態で、かつ、該主面に平行
   な方向には、該ゲート電極の両端部と該ソース電極のゲ
   ート側端部および該ドレイン電極のゲート側端部とが、
   それぞれ接するかもしくは重り合う形態で形成され、か
   つ、該ソース電極及び該ドレイン電極が、該逆台形多結
   晶シリコンからなるゲート電極引出し部の側面を被う絶
   縁膜とは接しない形態で形成され、かつ、上記ゲート絶
   縁膜と上記シリコン単結晶層との境界近傍に生ぜしめた
   空乏層と、上記結晶基板上の絶縁膜と上記シリコン単結
   晶層との境界近傍に生ぜしめた空乏層とによつて、ソー
   スとドレイン間を流れる電流を制御するようになされた
   ことを特徴とする半導体装置。 ２ シリコン単結晶基板の表面にシリコン単結晶層を形
   成した後、該シリコン単結晶層表面に絶縁膜を形成する
   工程と、該絶縁膜の上に基板となる結晶層を厚く形成す
   る工程と、上記シリコン単結晶基板を除去して上記シリ
   コン単結晶層表面を露出せしめる工程と、該シリコン単
   結晶層の所定の場所を絶縁化して島状のシリコン単結晶
   層を形成する工程と、該島状シリコン単結晶層の上にゲ
   ート絶縁膜を形成する工程と、該ゲート絶縁膜の表面に
   高濃度に不鈍物が添加された層と該高濃度不純物拡散層
   の上に設けられたノンドープ層との２層から構成された
   多結晶シリコン層を形成する工程と、該２層構成多結晶
   シリコン層をホトエッチングにより加工して断面形状が
   逆台形状のゲート電極引出し部をゲート形成箇所に形成
   する工程と、該ゲート電極引出し部をマスクとして、該
   ゲート絶縁膜を、逆台形状の底面部に接する部分を残し
   て除去する工程と、該逆台形状ゲート電極引出し部の上
   面、側面および該シリコン単結晶の全表面に絶縁膜を形
   成する工程と、該逆台形状のゲート電極引出し部をマス
   クとして、上方からイオン注入する工程と、イオンが注
   入された部分を選択的化学エッチングにより除去せしめ
   て、該逆台形状ゲート電極引出し部の側面およびこれが
   投影した部分の該シリコン単結晶表面に絶縁膜を選択的
   に残すことにより、ソースおよびドレイン領域と電気的
   に接続せしめるためのコンタクト窓をセルフアラインで
   開口する工程と、該コンタクト窓を介して該島状シリコ
   ン単結晶層のソースおよびドレインを形成すべき場所に
   、該島状シリコン単結晶層に添加されている不純物と同
   種の不純物を高濃度に添加してソースおよびドレインを
   形成する工程と、該ソース、該ドレインおよび該ゲート
   電極引出し部に金属を蒸着することにより、ゲート電極
   、ソース電極及びドレイン電極を同時に形成する工程を
   含むことを特徴とする特許請求の範囲第１項記載の半導
   体装置の製造方法。