JPS6129151B2 - - Google Patents
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- JPS6129151B2 JPS6129151B2 JP55056771A JP5677180A JPS6129151B2 JP S6129151 B2 JPS6129151 B2 JP S6129151B2 JP 55056771 A JP55056771 A JP 55056771A JP 5677180 A JP5677180 A JP 5677180A JP S6129151 B2 JPS6129151 B2 JP S6129151B2
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- 239000012535 impurity Substances 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 description 12
- 229910052796 boron Inorganic materials 0.000 description 9
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 230000008878 coupling Effects 0.000 description 8
- 238000010168 coupling process Methods 0.000 description 8
- 238000005859 coupling reaction Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 229910052785 arsenic Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 101100269850 Caenorhabditis elegans mask-1 gene Proteins 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- -1 arsenic ions Chemical class 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001638 boron Chemical class 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に関する。
MOS型メモリーセルは高集積化と共に容量結
合型メモリーセルがその主流となつてきている。
そこで単位面積当りの結合容量をできるだけ大き
くする事が望ましく集積度向上の要因である。こ
の手段として結合容量成分のMOSゲートの膜厚
を薄くするが最つとも簡単であるが、ゲート膜の
耐圧低下やピンホール等で生産歩留りや信頼性を
低下させる要因ともなりやすく実用的でない。そ
こで他の結合容量である対基板との間のＰ−Ｎ接
合容量を基板濃度を高くする事で増加させる工夫
がなされている。しかし高濃度基板を使用すると
メモリーセル以外の部分の接合容量、例えばビツ
トラインの容量等の増加をまねくので実質の出力
信号振幅は逆に小さくなつてしまう結果となる。
それ故高濃度領域をメモリーセル領域に限定する
必要があり、その為にはフオトレジスト工程とイ
オン注入工程が必要となる。
合型メモリーセルがその主流となつてきている。
そこで単位面積当りの結合容量をできるだけ大き
くする事が望ましく集積度向上の要因である。こ
の手段として結合容量成分のMOSゲートの膜厚
を薄くするが最つとも簡単であるが、ゲート膜の
耐圧低下やピンホール等で生産歩留りや信頼性を
低下させる要因ともなりやすく実用的でない。そ
こで他の結合容量である対基板との間のＰ−Ｎ接
合容量を基板濃度を高くする事で増加させる工夫
がなされている。しかし高濃度基板を使用すると
メモリーセル以外の部分の接合容量、例えばビツ
トラインの容量等の増加をまねくので実質の出力
信号振幅は逆に小さくなつてしまう結果となる。
それ故高濃度領域をメモリーセル領域に限定する
必要があり、その為にはフオトレジスト工程とイ
オン注入工程が必要となる。
以下、公知の方法にて製造した場合のメモリー
セルについて図面に基づき説明する。公知の選択
酸化法にてフイルド酸化膜１０２を成長し（第１
図ａ）、シリコン基板１０１の露頭部にゲート酸
化膜１０３を成長する。この後フオトレジスト膜
１０６をイオン注入のマスクとして硼素注入層１
０８がつくられる（第１図ｂ）。この時フオトレ
ジスト１０６はフイルド酸化膜１０２のエツジに
対して位置合せされる。次にフオトレジスト１０
６を全面除去して砒素注入用のマスクの為のフオ
トレジスト膜１０６′を被着し砒素をイオン注入
し砒素注入層１１０をつくる（第１図ｃ）。この
時砒素注入量は硼素の濃度よりも十分大きい値が
選ばれる。そしてこの硼素注入用マスク１０６′
も硼素注入用マスク１０６と同様にフイルド酸化
膜１０２のエツジに位置合せされる事になる。従
つて硼素注入マスク１０６′は硼素注入マスク１
０６とは位置合せズレを考慮して位置合せ装置の
精度の２倍の余裕が必要となる。常用されている
位置合せ装置の精度は1.5μ程度なので両マスク
間で3.0μの位置合せ余裕が必要となる。即ちＰ
−Ｎ接合の面積がチヤンネル方向に３μ短くなる
のでその結合容量は100μ２程の結合容量面積で
30％程の減少となつてしまい結合容量面積内に無
駄面積が生じている。
セルについて図面に基づき説明する。公知の選択
酸化法にてフイルド酸化膜１０２を成長し（第１
図ａ）、シリコン基板１０１の露頭部にゲート酸
化膜１０３を成長する。この後フオトレジスト膜
１０６をイオン注入のマスクとして硼素注入層１
０８がつくられる（第１図ｂ）。この時フオトレ
ジスト１０６はフイルド酸化膜１０２のエツジに
対して位置合せされる。次にフオトレジスト１０
６を全面除去して砒素注入用のマスクの為のフオ
トレジスト膜１０６′を被着し砒素をイオン注入
し砒素注入層１１０をつくる（第１図ｃ）。この
時砒素注入量は硼素の濃度よりも十分大きい値が
選ばれる。そしてこの硼素注入用マスク１０６′
も硼素注入用マスク１０６と同様にフイルド酸化
膜１０２のエツジに位置合せされる事になる。従
つて硼素注入マスク１０６′は硼素注入マスク１
０６とは位置合せズレを考慮して位置合せ装置の
精度の２倍の余裕が必要となる。常用されている
位置合せ装置の精度は1.5μ程度なので両マスク
間で3.0μの位置合せ余裕が必要となる。即ちＰ
−Ｎ接合の面積がチヤンネル方向に３μ短くなる
のでその結合容量は100μ２程の結合容量面積で
30％程の減少となつてしまい結合容量面積内に無
駄面積が生じている。
本発明はこの様な無駄面積を無くし効果的にＰ
−Ｎ結合容量を可能にするＰ−Ｎ接合の製造技術
を提供する事にある。
−Ｎ結合容量を可能にするＰ−Ｎ接合の製造技術
を提供する事にある。
すなわち本発明は半導体主表面上に第１の絶縁
膜を被着する工程と、この第１絶縁膜とエツチン
グレートの異なる第２の皮膜を第１の絶縁膜上に
被着する工程と、この第２の皮膜上にマスク材と
なる第３の皮膜を被着する工程と、この第３の皮
膜を選択的に除去する工程と、この第３の皮膜を
マスクとして第２の皮膜が除去され第３の皮膜の
ひさしを形成する工程と、第３の皮膜をマスクと
して一導電型たとえばＰ型の不純物をイオン注入
する工程と、第３の皮膜を除去する工程と、第２
の皮膜をマスクとして逆導電型たとえばＮ型の不
純物をイオン注入する工程とを含む事を特徴とす
る半導体装置の製造方法である。
膜を被着する工程と、この第１絶縁膜とエツチン
グレートの異なる第２の皮膜を第１の絶縁膜上に
被着する工程と、この第２の皮膜上にマスク材と
なる第３の皮膜を被着する工程と、この第３の皮
膜を選択的に除去する工程と、この第３の皮膜を
マスクとして第２の皮膜が除去され第３の皮膜の
ひさしを形成する工程と、第３の皮膜をマスクと
して一導電型たとえばＰ型の不純物をイオン注入
する工程と、第３の皮膜を除去する工程と、第２
の皮膜をマスクとして逆導電型たとえばＮ型の不
純物をイオン注入する工程とを含む事を特徴とす
る半導体装置の製造方法である。
以下、本発明の実施例につき図面に基づき詳細
に説明する。ただし、公知技術の使用については
その説明を省略する。
に説明する。ただし、公知技術の使用については
その説明を省略する。
在来技術と同様にまず公知の選択酸化技術に齢
よりフイルド酸化膜１０２を成長する（第２図
ａ）。その後露頭しているシリコン基板１０１の
上にゲート酸化膜１０３、シリコン窒化膜１０４
を成長させ、続けて燐を含むシリコン酸化膜１０
５を成長させる（第２図ｂ）。成長方法はいずれ
も公知の酸化法、気相成長法にて行われる。次に
硼素注入用のフオトレジスト１０６を被着し、こ
れをマスクとしてシリコン酸化膜１０５を選択的
に除去する。この時エツチヤントにHFを含む容
液で行うとシリコン窒化膜１０４がそのストツパ
ーとして働き任意のサイドエツチが可能であり、
0.1μ以内の精度でギヤツプ１０７の大きさを制
御できる。所定のギヤツプ１０７をつくつた後に
硼素イオン注入法によりシリコン基板にマスク１
０６により選択的に注入し、高濃度Ｐ型領域１０
８がつくられる（第２図ｃ）。次にフオトレジス
ト膜１０６を全面除去して今度は砒素のイオン注
入を行いＮ型高濃度領域１１０をつくる（第２図
ｄ）。即ちＰ型領域１０８はフオトレジスト膜１
０６の端に整合されＮ型領域１１０はシリコン酸
化膜１０２の端に整合されるのでギヤツプ１０７
の幅だけＮ型領域がチヤンネル方向に大きくなつ
ている事になる。又、Ｎ型領域の濃度はＰ型領域
の濃度よりも十分に濃いのでゲート酸化膜１０３
の直下ではＮ型不純物層となつている。メモリー
セル構造にするにはこの後に電極形成があり、こ
れには公知の２層ポリシリゲート技術によつて行
われる。この際に必要な熱処理が加えられるので
領域１０８の硼素は領域１１０の砒素に比較して
拡散係数が大きいのでＰ型領域１０８の端はＮ型
領域１１０の端に追いつく事が可能である。従つ
て前述した様にギヤツプ１０７を所定の値に制御
する事でチヤンネル方向でのＰ型領域端とＮ型領
域端とを略一致させる事ができるわけである。こ
の様に本発明をメモリーセルに適用すると最大面
積のＰ−Ｎ接合が得られメモリーセルの結合容量
を増加させる効果も無駄なく発揮できる。又、他
の実施領としてブートストラツプ容量増加さらに
は基板中に構成された拡散層配線の容量増加等が
考えられる。又、１０４の燐を含んだ酸化膜の他
に多結晶シリコン等のシリコン酸化膜とエツチレ
ートの異なる材料を用いる事ももちろん可能であ
る。尚、第２図ｆは２層ポリシリゲートによる構
成を示すもので、容量ゲート多結晶シリコン電極
１１１の上に、この電極のポリシリコン酸化膜を
介してワードラインゲート多結晶シリコン電極１
１３が延在し、その上にシリコン酸化膜１１４が
設けられている。そしてデイジツトラインＮ型領
域１１５は電極１１３に対して自己整合的に形成
される。
よりフイルド酸化膜１０２を成長する（第２図
ａ）。その後露頭しているシリコン基板１０１の
上にゲート酸化膜１０３、シリコン窒化膜１０４
を成長させ、続けて燐を含むシリコン酸化膜１０
５を成長させる（第２図ｂ）。成長方法はいずれ
も公知の酸化法、気相成長法にて行われる。次に
硼素注入用のフオトレジスト１０６を被着し、こ
れをマスクとしてシリコン酸化膜１０５を選択的
に除去する。この時エツチヤントにHFを含む容
液で行うとシリコン窒化膜１０４がそのストツパ
ーとして働き任意のサイドエツチが可能であり、
0.1μ以内の精度でギヤツプ１０７の大きさを制
御できる。所定のギヤツプ１０７をつくつた後に
硼素イオン注入法によりシリコン基板にマスク１
０６により選択的に注入し、高濃度Ｐ型領域１０
８がつくられる（第２図ｃ）。次にフオトレジス
ト膜１０６を全面除去して今度は砒素のイオン注
入を行いＮ型高濃度領域１１０をつくる（第２図
ｄ）。即ちＰ型領域１０８はフオトレジスト膜１
０６の端に整合されＮ型領域１１０はシリコン酸
化膜１０２の端に整合されるのでギヤツプ１０７
の幅だけＮ型領域がチヤンネル方向に大きくなつ
ている事になる。又、Ｎ型領域の濃度はＰ型領域
の濃度よりも十分に濃いのでゲート酸化膜１０３
の直下ではＮ型不純物層となつている。メモリー
セル構造にするにはこの後に電極形成があり、こ
れには公知の２層ポリシリゲート技術によつて行
われる。この際に必要な熱処理が加えられるので
領域１０８の硼素は領域１１０の砒素に比較して
拡散係数が大きいのでＰ型領域１０８の端はＮ型
領域１１０の端に追いつく事が可能である。従つ
て前述した様にギヤツプ１０７を所定の値に制御
する事でチヤンネル方向でのＰ型領域端とＮ型領
域端とを略一致させる事ができるわけである。こ
の様に本発明をメモリーセルに適用すると最大面
積のＰ−Ｎ接合が得られメモリーセルの結合容量
を増加させる効果も無駄なく発揮できる。又、他
の実施領としてブートストラツプ容量増加さらに
は基板中に構成された拡散層配線の容量増加等が
考えられる。又、１０４の燐を含んだ酸化膜の他
に多結晶シリコン等のシリコン酸化膜とエツチレ
ートの異なる材料を用いる事ももちろん可能であ
る。尚、第２図ｆは２層ポリシリゲートによる構
成を示すもので、容量ゲート多結晶シリコン電極
１１１の上に、この電極のポリシリコン酸化膜を
介してワードラインゲート多結晶シリコン電極１
１３が延在し、その上にシリコン酸化膜１１４が
設けられている。そしてデイジツトラインＮ型領
域１１５は電極１１３に対して自己整合的に形成
される。
第１図ａ乃至第１図ｃは従来技術による半導体
装置の製造方法を工程順に示した断面図であり、
第２図ａ乃至第２図ｆは本発明の実施例を工程順
に示した断面図である。 尚、図において、１０１はシリコン基板、１０
２はフイルド酸化膜、１０３はゲート酸化膜、１
０４はシリコン窒化膜、１０５は燐を含んだシリ
コン酸化膜、１０６及び１０６′はイオン注入用
のフオトレジスト膜マスク、１０７はギヤツプ、
１０８は高濃度Ｐ型領域、１１０は高濃度Ｎ型領
域、１１１は容量ゲート多結晶シリコン電極、１
１２はポリシリ酸化膜、１１３はワードラインゲ
ート多結晶シリコン電極、１１４は絶縁用シリコ
ン酸化膜そして１１５はデイジツトラインＮ型不
純物拡散層である。
装置の製造方法を工程順に示した断面図であり、
第２図ａ乃至第２図ｆは本発明の実施例を工程順
に示した断面図である。 尚、図において、１０１はシリコン基板、１０
２はフイルド酸化膜、１０３はゲート酸化膜、１
０４はシリコン窒化膜、１０５は燐を含んだシリ
コン酸化膜、１０６及び１０６′はイオン注入用
のフオトレジスト膜マスク、１０７はギヤツプ、
１０８は高濃度Ｐ型領域、１１０は高濃度Ｎ型領
域、１１１は容量ゲート多結晶シリコン電極、１
１２はポリシリ酸化膜、１１３はワードラインゲ
ート多結晶シリコン電極、１１４は絶縁用シリコ
ン酸化膜そして１１５はデイジツトラインＮ型不
純物拡散層である。
Claims (1)
- １ 半導体基板の主表面上に第１の皮膜を形成す
る工程と、前記第１の皮膜上にマスク材となる第
２の皮膜を被着する工程と、前記第２の皮膜を選
択的に除去する工程と、前記第２の皮膜をマスク
として前記第１の皮膜を除去し、かつ前記第２の
皮膜のひさしを形成する工程と、前記第２の皮膜
をマスクとして一導電型の不純物を導入して第１
の不純物領域を形成する工程と、前記第２の皮膜
を除去する工程と、前記第１の皮膜をマスクとし
て逆導電型の不純物を導入して該第１の不純物領
域よりも浅い第２の不純物領域を前記第１及び第
２の不純物領域がほぼ同一平面内に異なる深さで
重なるように位置し両者間にPN接合を形成する
ように形成する工程とを含む事を特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5677180A JPS56153761A (en) | 1980-04-28 | 1980-04-28 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5677180A JPS56153761A (en) | 1980-04-28 | 1980-04-28 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56153761A JPS56153761A (en) | 1981-11-27 |
| JPS6129151B2 true JPS6129151B2 (ja) | 1986-07-04 |
Family
ID=13036734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5677180A Granted JPS56153761A (en) | 1980-04-28 | 1980-04-28 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56153761A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59184556A (ja) * | 1983-04-04 | 1984-10-19 | Nec Corp | 半導体集積回路 |
| JPS62141757A (ja) * | 1985-12-16 | 1987-06-25 | Mitsubishi Electric Corp | 半導体記憶装置の製造方法 |
-
1980
- 1980-04-28 JP JP5677180A patent/JPS56153761A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56153761A (en) | 1981-11-27 |
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