KR890003828B1 - 반도체 매모리장치의 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체 매모리장치의 제조방법

제1도는 1트랜지스터 메모리 셀 어레이의 회로도.

제2도는 1트랜지스터 메모리 셀 어레이의 레이아웃의 평면도.

제3(a)도 ∼ 제3(n)도는 본 발명에 따른 1트랜지스터의 메모리 셀의 제조공정도.

본 발명은 반도체 메모리장치의 제조방법에 관한 것으로 특히 1트랜지스터 1캐패시터 디램(DRAM : Dynamic Random Access Memory)에서 캐패시터의 용량을 증가시키는 반도체 메모리장치의 제방법에 관한 것이다.

고집적 디램에 있어서는 1캐패시터와 결합된 1트랜지스터의 메모리 셀이 사용되고 있으며, 이와같은 1트랜지스터 셀의 메모리 어레이 구성을 제1도에 도시한 바와같은 접힘 비트라인(Folded bit line)방식을 채용하여 사용하고 있다.

제1도에서 트랜지스터(Q)는 엔모오스 트랜지스터이고, 비트라인(B)은 상기 트랜지스터(Q)의 드레인(D)과 접속되고, 워드라인(W)은 상기 트랜지스터(Q)의 게이트(G)와 접속되며, 상기트랜지스터(Q)의 소오스(S)는 스토리지 캐패시터(C)와 접속되고, 상기 캐패시터(C)의 타전극은 실리콘 기판에 접속된다.

제2도는 상기 제1도의 회로도에 대한 레이아수(Layout)을 보인 평면도로서, 제1도의 워드라인(W)은 제2도의 제2폴리실리콘 스트립(1)에 대응하며, 비트라인(B)은 알루미늄 등으로된 메탈스트립(2)에 대응하며, 영역(3)은 스토리지 캐피시터 영역으로 제1폴리실리콘 영역이고, 영역(4)는 N형 불순룰을 이온주입하여 형성한 N⁺소오스 영역이며, 이 소오스영역(4)은 미니필스산화막 영역(5) 하부의 도전층을 통해 제1폴리실리콘형성 영역(3) 하부의 도전층과 접속이 된다.

한편 영역(6)은 N형 불순물을 이온주입하여 형성한 드레인 영역이며, 영역(7)은 게이트 영역으로 전술한 제2폴리실리콘 하부에 게이트 산화막이 형성되고 이 산화막층 하부는 채널층이되고 윈도우(8)는 드레인(6)과 비트라인(2)을 접속하기 위한 메틸-실리콘 접속부이다.

최근 고밀도의 메모리 셀 어레이를 갖는 반도체장치는 칩의 면적을 일정하게 유지하면서 집적도를 계속 증가시키다보면 셀의 단면적이 계속 감소하므로써 캐패시터의 축적용량이 부족하게 되고 이에 따라 디램 동작시 리프레쉬 타임(Refresh time)이 짧아지면서 셀에 축적된 정보상태 변화등으로 제품의 오동작을 유발하게 된다.

따라서 본 발명의 목적은 고집적시에도 대용량의 스토리지 캐패시터를 가지는 대램 메로리장치의 제조방법을 제공함에 있다.

상기와 같은 본 발명의 목적을 달성하기 위한 본 발명은 반도체 기판상에 제1산화막과 제1질화막을 차례로 성장하고 포토레지스터 패턴을 형성하여 소정부위의 질화막을 에칭하는 제1공정과, 상기 제1공정에서 에칭된 부위에 제1스팀 산화막을 성장하는 제2공정과, 상기 제2공정에서 성장된 제1스팀 산화막을 에칭해내는 제3공정과, 상기 제1스팀 산화막을 에칭해 낸 부위에 제2스팀 산화막을 성장하는 제4공정과, 상기 제4공정에서 성장된 제2스팀 산화막을 에칭해내는 제5공정과, 웨이퍼 상부에 제2산화막과 제2질화막을 성장하고 포토레지스터 패턴을 형성하여 메모리 셀간의 채널 스톱층을 형성하는 제6공정과, 상기 채널스톱층 상부에 셀과 셀의 분리를 위한 필드 산화막을 형성하는 제7공정과, 스토리지 캐패시터의 용량을 늘이기 위해 필드 산화막의 가장 자리부분을 희석 불산용액으로 에칭하여 스토리지 캐패시터 영역을 넓히고 스토리지 캐패시터의 하부전극과 트랜지스터의 소오스 영역을 연결시키기 위한 인이온주입을 실시하는 제8공정과, 스토리지 캐패시터의 전극형성을 위해 비소 이온주입을 실시하고 스토리지 캐패시터 절연 산화막을 성장하는 제9공정과, 상기 절연막 상부에 스토리지 캐패시터의 전극형성을 위해 제1폴리실리콘을 형성하는 제10공정과 상기 제1폴리실리콘 전극상부에 제2폴리실리콘과의 절연을 목적으로하는 두꺼운 절연산화막을 형성하고 남아 있는 질화막을 형성하고 남아있는 질화막을 모두 제거하고나서 산화막 전면에 드레쉬 홀드 전압조정을 위한 불순물을 도핑시키는 제11공정과, 상기 산화막의 상부에 워드라인과 트랜지스터의 게이트 전극형성을 위한 제2폴리실리콘을 형성하고 트랜지스터의 소오스(35)와 드레인영역을 형성하는 제12공정과, 보호막층을 형성하고나서 알루미늄 비트라인과 트랜지스터의 접촉을 위한 윈도우를 형성하는 제13공정과, 상기 보호막층 상부에 비트라인을 형성하는 제14공정으로 이루어짐을 특징으로 한다.

상기 보호막층 상부에 비트라인을 형성하는 제14공정으로 이루어짐을 특징으로 한다.

이하 본 발명을 첨부한 도면을 참조하여 실시예를 들어 상세히 설명한다.

제3(a)도-제3(n)도는 제2도의 도면중 a-a′로 절단한 겨우 1트랜지스터 메모리 셀의 제조공정도를 나타낸 도면이다.

출발물질은 불순물농도가 1×10¹⁴∼1×10¹⁵/Cm인 저농도 P형 실리콘 기판이며 (100)결정면을 갖는 직경 4인치 이상의 웨이퍼를 사용한 것이다.

먼저 제3(a)도에 도시한 바와같이 실리콘 기판(10)상에 통상의 열산화법으로 건조산소분위기에서 200∼400Å의 산화막(11)층을 형성하고 이 산화막층의 상부에 감압CVD법으로 약 1000∼4000Å의 질화막층(12)를 형성한 후 포토레지스트(13)를 도포하고 사진식각공정으로 제2도에 도시한 바와같은 금속비트라인(2)과 폴리실리콘 워드라인(1)의 교차하는 스토리지 캐패시터 영역부분의 질화막을 에칭하고 포토레지스트(13)를 제거한다.

제3(b)도에서는 상기에서 에칭된 부위에 950~1050Å의 고온에서 스팀(Steem)분위기에서 3000~4000Å의 제1스팀산화막(14)을 성장시킨다.

제3(c)도의 공정에서는 상기 공정에서 성장된 제1스팀산화막(14)을 NH₄F와 HF의 비율이 7 : 1인 희석불산용액으로 다시 에칭해낸다.

제3(d)도의 공정에서는 상기 공정에서 에칭해 낸 부위에 상기 제3(b)도에서와 같은 조건으로 5000∼6000Å의 두께로 제2스팀산화막(15)을 성장시킨다.

통상적으로 실리콘 기판을 스팀분위기에서 산화시키게 되면 실리콘 기판의 실리콘이 소모되어 산화막을 형성하게 되므로 산화막 성장과 에칭. 다시 산화막을 성장 시키면 실리콘 기판쪽으로 더욱 넓게 산화막이 길러진다.

제3(e)도의 공정에서는 제3(c)도와 같은 방법으로 희석 불산용액으로 제2스팀 산화막 (15)을 에칭해내고 기판상부의 질화막(12)과 산화막(11)을 제거한다.

상기 공정에서와 같이 두버에 걸쳐 스팀산화막을 실시함으로서 캐패시터의 중앙 영역이 되는 질화막이 열려있는 실리콘 기판을 구형으로 소모해가면서 캐패시터의 단면적을 넓히고 또 스팀 산화를 두번에 걸쳐 실시함으로써 스팀산화중 질화막 아래로 횡적 산화가 되면서 질화막의 가장자리를 따라서 실리콘 기판에 주는 스트레스를 완화시켜 줄 수 있어 실리콘 기판의 결정 결함 밀도를 작게하여 셀 캐패시터에 축적되는 전하량의 누설될 수 있는 요인을 감소시킬 수 있다.

제3(f)도의 공정에서는 상기 공정에서 구형의 캐패시터영역(16)이 형성된 기판(10)상부에 디램의 활성영역과 필드영역을 구분하기 위해 제2산화막(17)을 200∼4000Å성장을 하고 선택적 산화로 필드영역 형성시 활성영역을 보존하기 위해 제2질화막(18)을 감압 CVD법으로 1000∼1500Å도포를 한 후 포토레지스트(19)패턴을 형성하여 실리콘 기판과 기판과 동일도전형의 불순물 붕소를 에너지 50kev 도우즈1×10¹²∼1×10¹³/Cm²로 이온주입을 실시하여 채널스톱층(20)을 형성하고 포토레지스트(19)을 제거한다. 제3(g)도의 공정에서는 상기 채널스톱층(20)의 상부에 셀과 셀의 분리를 위한 필드 산화막(21)을 스팀 분위기에서 5000~6000Å 두께로 성장시킨다.

제3(h)도의 공정에서는 포토레지스트(22)패턴을 형성하고 제2질화막(18)을 드라이 에칭하여 스토리지 캐패시터 영역(23)을 형성하며 영역(23)의 제2산화막과 필드 산화막(21)층의 가장자리를 에칭하여 스토리지 캐패시터의 면적을 늘인 후 스토리지 캐패시터의 하부전극과 트랜지스터의 소오스 영역을 연결시키기 위한 인이온을 에너지 50~80kev도우즈×10¹²~1×10¹³/Cm²로 이온주입한다.

제3(i)도의 공정에서는 캐패시터의 정션 캐패시턴스(C_r) 및 캐패시터의 표면 캐패시턴스(C_s)를 향상시키기 위해 실리콘 기판과 반대도전형이면서 원자핵이 큰 비소를 도우즈 1×10¹³~5×10¹⁴/Cm 에너지 70∼80 kev로 이온주입시켜 캐패시터의 표면에 고농도의 n형층(25)을 형성한 후 드라이 산소분위기에서 150∼250Å정도의 캐패시터 산화막(26)을 형성한다.

제3(j)도의 공정에서는 스토리지캐패시터의 제1폴리실리콘 전극(27)을 통상의 CVD법으로 4000∼6000Å정도 형성한다.

제3(k)도의 공정에서는 제1폴리실리콘 전극(27)상에 제2폴리실리콘과의 절연을 목적으로하는 산화막(28)을 통상의 열산화법으로 2500∼45000Å성장시킨 후 남아있는 질화막(18)을 제거하고 산화막 전면에 트랜지스터의 드레쉬홀드 전압조정을 위해 불순물을 도핑시킨다.

이 공정시 스토리지 캐패시터 영역과 트랜지스터 영역사이에 원하지 않는 두꺼운 미니필드산화막층(29)이 형성되어지나 상기 제3(h)도의 공정에서 형성된 인이온주입층(24)의 사이드확산으로 연결이 잘 될 수 있다.

제3(l)도의 공정에서는 워드라인과 트랜지스터의 게이트 전극이 되는 제2폴리실리콘(30)을 형성하고 트랜지스터의 드레인 소오스영역 형성을 위해 비소 이온주입을 실시하고 제2폴리실리콘(30)상에 약 1000∼2500Å의 산화막(31)을 형성시킨다.

이 산화막형성시 상기 이온주입된 비소이온의 확산이 일어나서 트랜지스터의 소오스(32)와 드레인 (33)영역이 형성된다.

제3(m)도의 공정에서는 상기 제3(l)도의 상부에 보호막(34)를 형성한 후 사진식각 공정으로 비트라인과 트랜지스터를 접속할 창을 형성한다.

제3(n)도의 공정에서는 상기 보호막층(34)상부에 알루미늄 비트라인(36)을 형성한다.

전술한 바와같은 본 발명은 스토리지 캐패시터가 형성될 실리콘 기판상의 소종부위에 스팀산화막을 성장시키고 에칭하는 공정을 반복 실시하여 기판 실리콘을 구형으로 형성시키고 또한 필드산화막층의 가장자리를 에칭하여 스토리지 캐패시터의 단면적을 30∼40%정도 넓게 하므로써 스토리지 캐패시터의 축적전하량이 증대되어 디램장치의 전원공급마진 및 리프레쉬타임을 증가시킬 수 있는 이점이 있다.

Claims (1)

1. 반도체 메모리장치의 제조공정에 있어서, 실리콘 기판(10)상에 재1산화막(11)과 제1질화막(12)을 형성하고 포토레지스트 패턴(13)을 형성하여 제1 질화막을 에칭하는 제1공정과, 상기 에칭된 부위에 제1스팀산화막(14)을 성장시키는 제2공정과, 상기 제1스팀산화막(14)을 에칭하는 제3공정과, 상기 제1스팀산화막이 에칭된 부위에 제2스팀산화막(15)을 성장시키는 제4공정과, 상기 제2스팀산화막(15)을 에칭하는 제5공정과, 상기 공정에서 구형의 스토리지 캐패시터 영역(16)이 형성된 기판(10)상에 제2산화막(17)과 제2질화막(18)을 형성한 후 채널스톱영역(20)형성을 위해 붕소이온주입을 하는 제6공정과, 상기 채널스톱층 상부에 셀의 분리를 위한 필드산화막(21)을 형성하는 제7공정과, 소정부위의 제2질화막을 에칭하고 고용량 캐패시터를 형성하기 위해 제2산화막과 필드산화막의 가장자리를 에칭하여 스토리지 캐패시터 영역(23)을 형성하고 이 영역(23)에 인이온주입을 실시하는 제8공정과, 상기 스토리지 캐패시터 영역(23)에 비소 이온주입을 실시하고 캐패시터 산화막(26)을 형성하는 제9공정과, 상기 캐패시터 산화막(26) 상부에 제1폴리실리콘 전극(27)을 형성하는 제10공정과, 상기 제1폴리실리콘(27)상에 산화절연막(28)을 형성하고 제2질화막을 제거한후 트랜지스터의 드레수홀드전압을 조정하기 위해 소정불순물을 도핑시키는 제11공정과, 워드라인 및 트랜지스터의 게이트가 되는 제2폴리실리콘(30)과 트랜지스터의 드레인(33) 소오스(32)영역을 형성하는 제12공정과, 보호막층(34)을 형성하고 비트라인과 트랜지스터의 드레인(33) 접속을 위한 창(35)을 형성하는 제13공정과, 상기 보호막층(34)상부에 비트라인을 형성하는 제14공정으로 이루어짐을 특징으로하는 반도체 메모리장치의 제조방법.

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