JPS6211516B2 - - Google Patents
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- JPS6211516B2 JPS6211516B2 JP54082285A JP8228579A JPS6211516B2 JP S6211516 B2 JPS6211516 B2 JP S6211516B2 JP 54082285 A JP54082285 A JP 54082285A JP 8228579 A JP8228579 A JP 8228579A JP S6211516 B2 JPS6211516 B2 JP S6211516B2
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 32
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 21
- 239000000758 substrate Substances 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 10
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000004020 conductor Substances 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 5
- 229910052782 aluminium Inorganic materials 0.000 claims description 5
- 230000003071 parasitic effect Effects 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims 1
- 230000005669 field effect Effects 0.000 description 29
- 239000012535 impurity Substances 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 10
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 238000005260 corrosion Methods 0.000 description 2
- 230000007797 corrosion Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000006185 dispersion Substances 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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- Element Separation (AREA)
Description
【発明の詳細な説明】
この発明は、MOS型電界効果トランジスター
のチヤネル幅が狭くなつた時に発生するナロー効
果を防止する半導体装置の構造に関するものであ
る。
のチヤネル幅が狭くなつた時に発生するナロー効
果を防止する半導体装置の構造に関するものであ
る。
従来のこの種の装置の説明として、選択酸化法
を用いた多結晶シリコンゲートMOS型電界効果
トランジスタを例として、その製造工程順に説明
する。第１図において、第１図ａに示すようにシ
リコン基板１上に比較的薄い酸化シリコン膜２を
生成し、その上に窒化シリコン膜３を堆積する。
次に第１図ｂに示すように拡散領域およびゲート
領域となる窒化シリコン膜２を残すように感光樹
脂膜をマスクに窒化シリコン膜３を部分的に腐食
除去する。
を用いた多結晶シリコンゲートMOS型電界効果
トランジスタを例として、その製造工程順に説明
する。第１図において、第１図ａに示すようにシ
リコン基板１上に比較的薄い酸化シリコン膜２を
生成し、その上に窒化シリコン膜３を堆積する。
次に第１図ｂに示すように拡散領域およびゲート
領域となる窒化シリコン膜２を残すように感光樹
脂膜をマスクに窒化シリコン膜３を部分的に腐食
除去する。
次に寄生チヤネルを防止する目的により窒化シ
リコン膜３を腐食除去した領域にイオン注入技術
によりシリコン基板１と同じ導電形不純物１ａを
注入する。次に第１図ｃに示すように比較的厚い
酸化シリコン膜（以下フイールド酸化シリコン膜
と記述する）４を生成する。この時、イオン注入
技術により注入されたシリコン基板１と同じ導電
形不純物１ａは拡散され比較的不純物濃度の高い
シリコン基板１と同じ導電形不純物拡散領域５が
形成される。次にこのフイールド酸化シリコン膜
４を生成するときに生成された窒化シリコン膜３
上の比較的薄い酸化シリコン膜を腐食除去した
後、窒化シリコン膜３およびシリコン基板１上に
生成された比較的薄い酸化シリコン膜２を腐食除
去する。
リコン膜３を腐食除去した領域にイオン注入技術
によりシリコン基板１と同じ導電形不純物１ａを
注入する。次に第１図ｃに示すように比較的厚い
酸化シリコン膜（以下フイールド酸化シリコン膜
と記述する）４を生成する。この時、イオン注入
技術により注入されたシリコン基板１と同じ導電
形不純物１ａは拡散され比較的不純物濃度の高い
シリコン基板１と同じ導電形不純物拡散領域５が
形成される。次にこのフイールド酸化シリコン膜
４を生成するときに生成された窒化シリコン膜３
上の比較的薄い酸化シリコン膜を腐食除去した
後、窒化シリコン膜３およびシリコン基板１上に
生成された比較的薄い酸化シリコン膜２を腐食除
去する。
次に第１図ｄに示すようにMOS型電界効果ト
ランジスタのゲート酸化膜となる比較的薄い酸化
シリコン膜６を生成する。このゲート酸化シリコ
ン膜６上にゲート電極および配線に用いられる多
結晶シリコン膜７を堆積する。
ランジスタのゲート酸化膜となる比較的薄い酸化
シリコン膜６を生成する。このゲート酸化シリコ
ン膜６上にゲート電極および配線に用いられる多
結晶シリコン膜７を堆積する。
次に感光樹脂膜マスクにゲート電極および配線
となる領域を残すように多結晶シリコン膜を腐食
除去する。次にこの多結晶シリコン膜を腐食除去
した領域の比較的薄い酸化シリコン膜６を腐食除
去する。次にMOS型電界効果トランジスタのソ
ース、ドレイン領域に、シリコン基板１と反対導
電形不純物拡散領域８を形成する。しかる後、ア
ルミ配線等を行なうことによりMOS型電界効果
トランジスタを形成していた。
となる領域を残すように多結晶シリコン膜を腐食
除去する。次にこの多結晶シリコン膜を腐食除去
した領域の比較的薄い酸化シリコン膜６を腐食除
去する。次にMOS型電界効果トランジスタのソ
ース、ドレイン領域に、シリコン基板１と反対導
電形不純物拡散領域８を形成する。しかる後、ア
ルミ配線等を行なうことによりMOS型電界効果
トランジスタを形成していた。
以上のように形成されたMOS型電界効果トラ
ンジスターを用いている半導体集積回路装置で
は、他のMOS型電界効果トランジスタのソー
ス・ドレイン領域または配線に用いられるシリコ
ン基板１と反対導電形不純物拡散領域との間の寄
生チヤネルを防止し、各MOS型電界効果トラン
ジスタおよびシリコン基板１と反対導電形不純物
拡散領域を独立に動作させるため、比較的厚いフ
イールド酸化シリコン膜４下のシリコン基板１中
には、比較的不純物濃度の高いシリコン基板１と
同じ導電形不純物拡散領域５が形成されている。
ンジスターを用いている半導体集積回路装置で
は、他のMOS型電界効果トランジスタのソー
ス・ドレイン領域または配線に用いられるシリコ
ン基板１と反対導電形不純物拡散領域との間の寄
生チヤネルを防止し、各MOS型電界効果トラン
ジスタおよびシリコン基板１と反対導電形不純物
拡散領域を独立に動作させるため、比較的厚いフ
イールド酸化シリコン膜４下のシリコン基板１中
には、比較的不純物濃度の高いシリコン基板１と
同じ導電形不純物拡散領域５が形成されている。
従来の半導体集積回路装置は以上のように構成
されているので、MOS型電界効果トランジスタ
のチヤネル幅が５μ程度以下になると、フイール
ド酸化シリコン膜４領域に注入されたシリコン基
板１と同じ導電形不純物の横方向への拡散により
MOS型電界効果トランジスタのしきい値電圧が
チヤネル幅が広い場合に比べ大きく変動し、かつ
バラツキも大きくなるなどの欠点があつた。
されているので、MOS型電界効果トランジスタ
のチヤネル幅が５μ程度以下になると、フイール
ド酸化シリコン膜４領域に注入されたシリコン基
板１と同じ導電形不純物の横方向への拡散により
MOS型電界効果トランジスタのしきい値電圧が
チヤネル幅が広い場合に比べ大きく変動し、かつ
バラツキも大きくなるなどの欠点があつた。
この発明は上記のような従来のものの欠点を除
去するためになされたもので、MOS型電界効果
トランジスタのゲート多結晶シリコン膜下に
MOS型電界効果トランジスタのチヤネル幅を決
定するように他の多結晶シリコン膜を形成し、こ
のチヤネル幅を決定する多結晶シリコン膜をシリ
コン基板と同電位とすることにより、ナロー効果
のない半導体装置を提供することを目的としてい
る。
去するためになされたもので、MOS型電界効果
トランジスタのゲート多結晶シリコン膜下に
MOS型電界効果トランジスタのチヤネル幅を決
定するように他の多結晶シリコン膜を形成し、こ
のチヤネル幅を決定する多結晶シリコン膜をシリ
コン基板と同電位とすることにより、ナロー効果
のない半導体装置を提供することを目的としてい
る。
以下この発明の実施例を、選択酸化法を用いた
多結晶シリコンゲートMOS型電界効果トランジ
スタを例にその製造工程順に説明する。
多結晶シリコンゲートMOS型電界効果トランジ
スタを例にその製造工程順に説明する。
従来技術と同様第１図ｃに示したように比較的
不純物濃度の高いシリコン基板と同じ導電形不純
物拡散領域５および比較的厚いフイールド酸化シ
リコン膜４を形成する。但し、この場合MOS型
電界効果トランジスターのチヤネル幅側のフイー
ルド酸化シリコン膜の縁間の幅は、形成しようと
するMOS型電界効果トランジスターのチヤネル
幅より片側３μ程度以上、両側で６μ程度以上広
くする。次に、第２図ａに示すように比較的薄い
酸化シリコン膜９を生成した後、多結晶シリコン
膜１０を堆積する。次に感光樹脂膜をマスクに
MOS型電界効果トランジスタのチヤネル幅を決
めるように多結晶シリコン膜１０を腐食除去した
後比較的薄い酸化シリコン膜９を腐食除去する。
次に比較的薄い酸化シリコン膜９を腐食除去す
る。しかる後第２図ｂに示すようにMOS型電界
効果トランジスタのゲート酸化シリコン膜となる
比較的薄い酸化シリコン膜１１を生成する。次に
MOS型電界効果トランジスタのチヤネル幅を決
める多結晶シリコン膜１０に電極を設ける目的で
感光樹脂膜をマスクに多結晶シリコン膜１０上の
比較的薄いゲート酸化シリコン膜１１を腐食除去
し開孔部１２を設ける。しかる後第２図ｃに示す
ようにゲート電極等になるゲート多結晶シリコン
膜１３を堆積する。次に感光樹脂膜をマスクにゲ
ート電極および配線を残すようにゲート多結晶シ
リコン膜１３を腐食除去する。次にゲート多結晶
シリコン膜１３をマスクに比較的薄いゲート酸化
シリコン膜１１を腐食除去した後、MOS型電界
効果トランジスタのソース・ドレインおよび配線
となるシリコン基板１と反対導電形不純物拡散領
域を形成する。しかる後アルミ配線等を行う。以
上のようにして形成された多結晶シリコンゲート
MOS型電界効果トランジスターの平面図を第３
図に示す。この第３図の点線Ａでの断面図が第２
図ｃである。
不純物濃度の高いシリコン基板と同じ導電形不純
物拡散領域５および比較的厚いフイールド酸化シ
リコン膜４を形成する。但し、この場合MOS型
電界効果トランジスターのチヤネル幅側のフイー
ルド酸化シリコン膜の縁間の幅は、形成しようと
するMOS型電界効果トランジスターのチヤネル
幅より片側３μ程度以上、両側で６μ程度以上広
くする。次に、第２図ａに示すように比較的薄い
酸化シリコン膜９を生成した後、多結晶シリコン
膜１０を堆積する。次に感光樹脂膜をマスクに
MOS型電界効果トランジスタのチヤネル幅を決
めるように多結晶シリコン膜１０を腐食除去した
後比較的薄い酸化シリコン膜９を腐食除去する。
次に比較的薄い酸化シリコン膜９を腐食除去す
る。しかる後第２図ｂに示すようにMOS型電界
効果トランジスタのゲート酸化シリコン膜となる
比較的薄い酸化シリコン膜１１を生成する。次に
MOS型電界効果トランジスタのチヤネル幅を決
める多結晶シリコン膜１０に電極を設ける目的で
感光樹脂膜をマスクに多結晶シリコン膜１０上の
比較的薄いゲート酸化シリコン膜１１を腐食除去
し開孔部１２を設ける。しかる後第２図ｃに示す
ようにゲート電極等になるゲート多結晶シリコン
膜１３を堆積する。次に感光樹脂膜をマスクにゲ
ート電極および配線を残すようにゲート多結晶シ
リコン膜１３を腐食除去する。次にゲート多結晶
シリコン膜１３をマスクに比較的薄いゲート酸化
シリコン膜１１を腐食除去した後、MOS型電界
効果トランジスタのソース・ドレインおよび配線
となるシリコン基板１と反対導電形不純物拡散領
域を形成する。しかる後アルミ配線等を行う。以
上のようにして形成された多結晶シリコンゲート
MOS型電界効果トランジスターの平面図を第３
図に示す。この第３図の点線Ａでの断面図が第２
図ｃである。
以上のようにして形成されたMOS型電界効果
トランジスターでは、比較的厚いフイールド酸化
シリコン膜４の縁からMOS型電界効果トランジ
スタのチヤネルまでの距離は、マスク合わせずれ
を２μとしても１μ以上あるため寄生チヤネル防
止を目的に比較的厚いフイールド酸化シリコン膜
４下に形成されたシリコン基板と同じ導電形不純
物拡散領域５はMOS型電界効果トランジスタの
チヤネル領域まで達しない。また、多結晶シリコ
ン膜１２はアルミ配線などにより外部から基板と
同電位とする。したがつて本発明によるMOS型
電界効果トランジスターではチヤネル幅が狭くな
つてもナロー効果の発生しないMOS型電界効果
トランジスタが形成できる。
トランジスターでは、比較的厚いフイールド酸化
シリコン膜４の縁からMOS型電界効果トランジ
スタのチヤネルまでの距離は、マスク合わせずれ
を２μとしても１μ以上あるため寄生チヤネル防
止を目的に比較的厚いフイールド酸化シリコン膜
４下に形成されたシリコン基板と同じ導電形不純
物拡散領域５はMOS型電界効果トランジスタの
チヤネル領域まで達しない。また、多結晶シリコ
ン膜１２はアルミ配線などにより外部から基板と
同電位とする。したがつて本発明によるMOS型
電界効果トランジスターではチヤネル幅が狭くな
つてもナロー効果の発生しないMOS型電界効果
トランジスタが形成できる。
なお上記実施例ではMOS型電界効果トランジ
スタのゲート電極に多結晶シリコン膜を用いた場
合について説明したがゲート電極にアルミを用い
ても同様の効果が得られる。またMOS型電界効
果トランジスタのチヤネル幅を決めるものに多結
晶シリコン膜を用いているが、比較的高温に耐え
うる導電性物質でもよい。
スタのゲート電極に多結晶シリコン膜を用いた場
合について説明したがゲート電極にアルミを用い
ても同様の効果が得られる。またMOS型電界効
果トランジスタのチヤネル幅を決めるものに多結
晶シリコン膜を用いているが、比較的高温に耐え
うる導電性物質でもよい。
以上のように、この発明によればMOS型電界
効果トランジスタのチヤネル幅を決めるのに比較
的高温に耐えうる導電性物質を用いこれを外部か
ら基板と同電位とすることによりMOS型電界効
果トランジスタのナロー効果を防止できしきい値
電圧の制御がしやすく、かつしきい値電圧のバラ
ツキの少ない電界効果トランジスタが得られる。
効果トランジスタのチヤネル幅を決めるのに比較
的高温に耐えうる導電性物質を用いこれを外部か
ら基板と同電位とすることによりMOS型電界効
果トランジスタのナロー効果を防止できしきい値
電圧の制御がしやすく、かつしきい値電圧のバラ
ツキの少ない電界効果トランジスタが得られる。
第１図は、従来の半導体装置の工程を示す断面
側面図、第２図は、この発明の一実施例による半
導体装置の工程を示す断面側面図、第３図はこの
発明の一実施例を上部から見た正面図である。 図において、１はシリコン基板、４はフイール
ド酸化シリコン膜、９は比較的薄い酸化シリコン
膜、１０は比較的高温に耐えうる導電物質、１１
はゲート酸化シリコン膜、１２は開孔部、１３は
ゲート多結晶シリコン膜である。なお、図中、同
一符号は同一又は相当部分を示す。
側面図、第２図は、この発明の一実施例による半
導体装置の工程を示す断面側面図、第３図はこの
発明の一実施例を上部から見た正面図である。 図において、１はシリコン基板、４はフイール
ド酸化シリコン膜、９は比較的薄い酸化シリコン
膜、１０は比較的高温に耐えうる導電物質、１１
はゲート酸化シリコン膜、１２は開孔部、１３は
ゲート多結晶シリコン膜である。なお、図中、同
一符号は同一又は相当部分を示す。
Claims (1)
- １ シリコン基板上に寄生チヤネルを防止する領
域に比較的厚いフイールド酸化シリコン膜を生成
した後比較的薄い酸化シリコン膜を生成する工
程、次に比較的高温に耐えうる導電性物質を形成
する工程、次に比較的高温に耐えうる導電性物質
および比較的薄い酸化シリコン膜を部分的に腐食
除去する工程、次に比較的薄いゲート酸化シリコ
ン膜を生成する工程、次に比較的高温に耐えうる
導電性物質上のゲート酸化シリコン膜に開孔部を
設ける工程、次にゲート多結晶シリコン膜を堆積
する工程、次にゲート多結晶シリコン膜を部分的
に腐食除去する工程を行つた後、アルミ配線等を
行うことにより比較的高温に耐えうる導電性物質
を外部からシリコン基板と略同電位とすることを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8228579A JPS566474A (en) | 1979-06-27 | 1979-06-27 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8228579A JPS566474A (en) | 1979-06-27 | 1979-06-27 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS566474A JPS566474A (en) | 1981-01-23 |
| JPS6211516B2 true JPS6211516B2 (ja) | 1987-03-12 |
Family
ID=13770241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8228579A Granted JPS566474A (en) | 1979-06-27 | 1979-06-27 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS566474A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61208270A (ja) * | 1985-03-13 | 1986-09-16 | Matsushita Electronics Corp | Ｍｏｓ型トランジスタ |
| US5039621A (en) * | 1990-06-08 | 1991-08-13 | Texas Instruments Incorporated | Semiconductor over insulator mesa and method of forming the same |
| JP3189327B2 (ja) * | 1991-10-08 | 2001-07-16 | ソニー株式会社 | 電荷検出装置 |
-
1979
- 1979-06-27 JP JP8228579A patent/JPS566474A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS566474A (en) | 1981-01-23 |
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