JPH0669507A - パワーmosfet - Google Patents
パワーmosfetInfo
- Publication number
- JPH0669507A JPH0669507A JP13031792A JP13031792A JPH0669507A JP H0669507 A JPH0669507 A JP H0669507A JP 13031792 A JP13031792 A JP 13031792A JP 13031792 A JP13031792 A JP 13031792A JP H0669507 A JPH0669507 A JP H0669507A
- Authority
- JP
- Japan
- Prior art keywords
- interlayer insulating
- type
- source
- gate
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【構成】N+ 型シリコン基板1にN- 型エピタキシャル
層からなるドレイン2を形成する。つぎに深いP型ベー
ス3を形成したのち、ゲート酸化膜6およびゲート電極
7を形成する。つぎにP型ベース4およびN型ソース5
を形成する。つぎに厚い層間絶縁膜8および薄い層間絶
縁膜8aを形成する。つぎにアルミニウムからなるソー
ス電極9を形成する。 【効果】ゲート電極上に厚さの異なる層間絶縁膜を形成
したので、ソース電極に段切れを生じることなく、ゲー
ト・ソース間容量Cgsを低減することができた。
層からなるドレイン2を形成する。つぎに深いP型ベー
ス3を形成したのち、ゲート酸化膜6およびゲート電極
7を形成する。つぎにP型ベース4およびN型ソース5
を形成する。つぎに厚い層間絶縁膜8および薄い層間絶
縁膜8aを形成する。つぎにアルミニウムからなるソー
ス電極9を形成する。 【効果】ゲート電極上に厚さの異なる層間絶縁膜を形成
したので、ソース電極に段切れを生じることなく、ゲー
ト・ソース間容量Cgsを低減することができた。
Description
【0001】
【産業上の利用分野】本発明はパワーMOSFETに関
し、特に入力容量を低減したパワーMOSFETに関す
るものである。
し、特に入力容量を低減したパワーMOSFETに関す
るものである。
【0002】
【従来の技術】従来のパワーMOSFETについて、図
2(a)を参照して説明する。
2(a)を参照して説明する。
【0003】N+ 型シリコン基板1にN- 型エピタキシ
ャル層からなるドレイン2、ゲート酸化膜6、ポリシリ
コンからなるゲート電極7が形成されている。さらにP
SG(phospho−silicate glas
s)からなる層間絶縁膜8およびアルミニウムからなる
ソース電極9が形成されている。
ャル層からなるドレイン2、ゲート酸化膜6、ポリシリ
コンからなるゲート電極7が形成されている。さらにP
SG(phospho−silicate glas
s)からなる層間絶縁膜8およびアルミニウムからなる
ソース電極9が形成されている。
【0004】電流がドレイン2からソース電極9へ、半
導体基板1の縦方向に流れるので、縦型MOSFETと
も呼ばれている。
導体基板1の縦方向に流れるので、縦型MOSFETと
も呼ばれている。
【0005】高速動作を可能にするため、パワーMOS
FETの入力容量Ciss を小さくすることが要請されて
いる。
FETの入力容量Ciss を小さくすることが要請されて
いる。
【0006】入力容量Ciss はゲート・ソース間Cgs容
量と、ゲート・ドレイン間容量Cgd(ミラー容量Cmi)
との和である。
量と、ゲート・ドレイン間容量Cgd(ミラー容量Cmi)
との和である。
【0007】入力容量を低減するには、図2(b)に示
すようにゲート電極7を部分的に取り除いてCgsおよび
Cgdを小さくする方法がある。
すようにゲート電極7を部分的に取り除いてCgsおよび
Cgdを小さくする方法がある。
【0008】また、図2(c)に示すようにドレイン2
表面のベース4にはさまれた領域にドレイン2と逆導電
型のP型拡散層10を形成して、さらにCgdを小さくす
ることできる。
表面のベース4にはさまれた領域にドレイン2と逆導電
型のP型拡散層10を形成して、さらにCgdを小さくす
ることできる。
【0009】
【発明が解決しようとする課題】パワーMOSFETの
入力容量Ciss において、ゲート・ソース間容量Cgsの
占める比率が大きい。このCgsは図2(a),(b),
(c)に示すゲート電極7の面積と、ソース電極9との
間隔によって決まる。
入力容量Ciss において、ゲート・ソース間容量Cgsの
占める比率が大きい。このCgsは図2(a),(b),
(c)に示すゲート電極7の面積と、ソース電極9との
間隔によって決まる。
【0010】したがって入力容量Ciss を低減するため
には、ゲート電極7の面積を縮小して、層間絶縁膜8を
厚くする必要がある。
には、ゲート電極7の面積を縮小して、層間絶縁膜8を
厚くする必要がある。
【0011】しかしゲート電極7を縮小するには微細加
工技術上の制約があり、層間絶縁膜8を厚くすると段差
が大きくなって、ソース電極9の段切れが発生し易くな
るという問題がある。
工技術上の制約があり、層間絶縁膜8を厚くすると段差
が大きくなって、ソース電極9の段切れが発生し易くな
るという問題がある。
【0012】
【課題を解決するための手段】本発明のパワーMOSF
ETは、半導体基板の表面にソース拡散層および網目状
ゲート電極が形成され、前記半導体基板の裏面にドレイ
ン電極が形成されたパワーMOSFETにおいて、前記
ゲート電極と前記ソース電極との間に局部的に厚さが異
なる層間絶縁膜が形成されているものである。
ETは、半導体基板の表面にソース拡散層および網目状
ゲート電極が形成され、前記半導体基板の裏面にドレイ
ン電極が形成されたパワーMOSFETにおいて、前記
ゲート電極と前記ソース電極との間に局部的に厚さが異
なる層間絶縁膜が形成されているものである。
【0013】
【実施例】本発明の一実施例について、図1を参照して
工程順に説明する。
工程順に説明する。
【0014】はじめにアンチモンを2×1018cm-3の
濃度までドープしたN+ 型シリコン基板1に、燐を2×
1014cm-3の濃度にドープした抵抗率25ΩcmのN
- 型エピタキシャル層を厚さ65μm成長させる。この
N- 型エピタキシャル層がドレイン2となる。
濃度までドープしたN+ 型シリコン基板1に、燐を2×
1014cm-3の濃度にドープした抵抗率25ΩcmのN
- 型エピタキシャル層を厚さ65μm成長させる。この
N- 型エピタキシャル層がドレイン2となる。
【0015】つぎに厚さ600nmの酸化シリコン膜
(図示せず)を形成したのち、レジスト(図示せず)を
マスクとして酸化シリコン膜を選択エッチングしてから
レジストを除去する。つぎに残った酸化シリコン膜をマ
スクとして燐をイオン注入したのち熱拡散して、深いP
型ベース3を形成してから酸化シリコン膜を除去する。
(図示せず)を形成したのち、レジスト(図示せず)を
マスクとして酸化シリコン膜を選択エッチングしてから
レジストを除去する。つぎに残った酸化シリコン膜をマ
スクとして燐をイオン注入したのち熱拡散して、深いP
型ベース3を形成してから酸化シリコン膜を除去する。
【0016】つぎに再び厚さ120nmの酸化シリコン
膜を形成したのち、LPCVDにより厚さ600nmの
ポリシリコンを堆積する。つぎにこのポリシリコンに燐
を拡散して層抵抗を11Ω/□にしたのち、レジスト
(図示せず)をマスクとしてポリシリコンおよび酸化シ
リコン膜を選択エッチングすることにより、ゲート電極
7およびゲート酸化膜6を形成してからレジストを除去
する。
膜を形成したのち、LPCVDにより厚さ600nmの
ポリシリコンを堆積する。つぎにこのポリシリコンに燐
を拡散して層抵抗を11Ω/□にしたのち、レジスト
(図示せず)をマスクとしてポリシリコンおよび酸化シ
リコン膜を選択エッチングすることにより、ゲート電極
7およびゲート酸化膜6を形成してからレジストを除去
する。
【0017】つぎにゲート電極7をマスクとしてイオン
注入してP型ベース4を形成したのち、レジスト(図示
せず)をマスクとしてイオン注入することにより、N型
ソース5を形成してからレジストを除去する。
注入してP型ベース4を形成したのち、レジスト(図示
せず)をマスクとしてイオン注入することにより、N型
ソース5を形成してからレジストを除去する。
【0018】つぎにCVDにより厚さ2μmの厚い層間
絶縁膜8を成長したのち、レジスト(図示せず)をマス
クとして1μmだけエッチングして、薄い層間絶縁膜8
aを形成する。再びレジスト(図示せず)をマスクとし
てエッチングすることにより、コンタクトホールを開口
する。
絶縁膜8を成長したのち、レジスト(図示せず)をマス
クとして1μmだけエッチングして、薄い層間絶縁膜8
aを形成する。再びレジスト(図示せず)をマスクとし
てエッチングすることにより、コンタクトホールを開口
する。
【0019】つぎにスパッタ法により厚さ3.5μmの
アルミニウムを形成して、ソース電極9を形成する。
アルミニウムを形成して、ソース電極9を形成する。
【0020】ここで厚い層間絶縁膜8はゲート電極7の
寸法の50〜80%の大きさとし、薄い層間絶縁膜8a
の1.5〜3倍の厚さにすると、ソース電極9に段切れ
を生じることなく、ゲート・ソース間容量Cgsを低減す
ることができる。
寸法の50〜80%の大きさとし、薄い層間絶縁膜8a
の1.5〜3倍の厚さにすると、ソース電極9に段切れ
を生じることなく、ゲート・ソース間容量Cgsを低減す
ることができる。
【0021】本実施例ではNチャネル型について説明し
たが、Pチャネル型に適用しても同様の効果を得ること
ができる。
たが、Pチャネル型に適用しても同様の効果を得ること
ができる。
【0022】
【発明の効果】ゲート電極上の層間絶縁膜を厚くしたに
もかかわらず、2段にして段差を緩和したので、ソース
電極に段切れを生じることなく、ゲート・ソース間容量
を低減することができた。
もかかわらず、2段にして段差を緩和したので、ソース
電極に段切れを生じることなく、ゲート・ソース間容量
を低減することができた。
【0023】厚い層間絶縁膜の寸法をゲート電極の50
%にして、その厚さを薄い層間絶縁膜の1.5倍にする
ことにより、ゲート・ソース間容量を約20%低減する
ことができた。
%にして、その厚さを薄い層間絶縁膜の1.5倍にする
ことにより、ゲート・ソース間容量を約20%低減する
ことができた。
【図1】本発明の一実施例を示す断面図である。
【図2】従来のパワーMOSFETを工程順に示す断面
図である。
図である。
1 N+ 型シリコン基板 2 N- 型ドレイン(エピタキシャル層) 3 深いP型ベース 4 P型ベース 5 N型ソース 6 ゲート酸化膜 7 ゲート電極 8 厚い層間絶縁膜 8a 薄い層間絶縁膜 9 ソース電極 10 P型拡散層
Claims (1)
- 【請求項1】 半導体基板の表面にソース拡散層および
網目状ゲート電極が形成され、前記半導体基板の裏面に
ドレイン電極が形成されたパワーMOSFETにおい
て、前記ゲート電極と前記ソース電極との間に局部的に
厚さが異なる層間絶縁膜が形成されていることを特徴と
するパワーMOSFET。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13031792A JPH0669507A (ja) | 1992-05-22 | 1992-05-22 | パワーmosfet |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13031792A JPH0669507A (ja) | 1992-05-22 | 1992-05-22 | パワーmosfet |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0669507A true JPH0669507A (ja) | 1994-03-11 |
Family
ID=15031442
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13031792A Withdrawn JPH0669507A (ja) | 1992-05-22 | 1992-05-22 | パワーmosfet |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0669507A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010073991A1 (ja) * | 2008-12-23 | 2010-07-01 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
CN102479817A (zh) * | 2010-11-30 | 2012-05-30 | 比亚迪股份有限公司 | 一种垂直双扩散金属氧化物半导体场效应管结构 |
US9842912B2 (en) | 2015-08-19 | 2017-12-12 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
-
1992
- 1992-05-22 JP JP13031792A patent/JPH0669507A/ja not_active Withdrawn
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010073991A1 (ja) * | 2008-12-23 | 2010-07-01 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
CN102479817A (zh) * | 2010-11-30 | 2012-05-30 | 比亚迪股份有限公司 | 一种垂直双扩散金属氧化物半导体场效应管结构 |
US9842912B2 (en) | 2015-08-19 | 2017-12-12 | Fuji Electric Co., Ltd. | Semiconductor device and method of manufacturing semiconductor device |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990803 |